DE102009038702A1 - Halbleiteranordnung und Herstellungsverfahren - Google Patents

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Abstract

Die Erfindung bezieht sich auf ein Verfahren mit den folgenden Schritten: Bereitstellen von mindestens zwei Halbleiterchips (10); Aufbringen eines dielektrischen Materials (11) auf die mindestens zwei Halbleiterchips (10), um die mindestens zwei Halbleiterchips aneinander zu befestigen (10); selektives Entfernen eines Teils des dielektrischen Materials (11) zwischen den mindestens zwei Halbleiterchips (10), um mindestens eine Aussparung (12) in dem dielektrischen Material (11) zu bilden; und Aufbringen einer Metallpartikel umfassenden Paste (13) auf die mindestens eine Aussparung in dem dielektrischen Material (11).

Description

  • Die vorliegende Erfindung betrifft eine elektronische Anordnung und ein Verfahren zum Herstellen einer elektronischen Anordnung.
  • Die Marktnachfrage nach kleineren und funktionsfähigeren elektronischen Anordnungen hat die Entwicklung von Halbleiteranordnungen, darunter Halbleiterkapselungen und gesamte auf einen Chip angeordnete Systeme, angetrieben. Bestimmte elektronische Anordnungen wie etwa Mobiltelefone verwenden vielfältige entwurfsspezifische elektronische Komponenten. Der in den elektronischen Anordnungen verfügbare Platz ist begrenzt, insbesondere wenn die elektronischen Anordnungen kleiner werden. Andere elektronische Anordnungen, wie zum Beispiel die in der Automotive-Industrie verwendeten, sind Leistungsanordnungen, die in schwierigen Umgebungen arbeiten.
  • Sowohl die Hersteller als auch die Verbraucher von elektronischen Anordnungen wünschen Anordnungen, die eine verringerte Größe und dennoch vergrößerte Anordnungsfunktionalität aufweisen.
  • Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung von Halbleiteranordnungen anzugeben. Ferner soll eine entsprechende Halbleiteranordnung geschaffen werden.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die beigefügten Zeichnungen sollen ein weiteres Verständnis von Ausführungsformen gewährleisten und sind in die vorlie gende Beschreibung integriert und bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
  • 1A bis 1D zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 2 zeigt schematisch eine Ausführungsform einer Anordnung.
  • 3A bis 3K zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 4 zeigt schematisch eine Ausführungsform einer Anordnung.
  • 5 zeigt schematisch eine Ausführungsform einer Anordnung.
  • 6 zeigt schematisch eine Ausführungsform einer Anordnung.
  • 7A bis 7C zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 8A bis 8C zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 9A bis 9C zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 10A bis 10N zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Anordnung.
  • 11 zeigt schematisch eine Ausführungsform einer Anordnung.
  • 12 zeigt ein durch ein Rasterelektronenmikroskop erhaltenes Bild einer gesinterten Kupferoberfläche.
  • 13 zeigt ein durch ein optisches Lichtmikroskop erhaltenes Bild eines Querschnitts eines Halbleiterchips.
  • 14 zeigt ein durch ein optisches Lichtmikroskop erhaltenes Bild eines Querschnitts eines Halbleiterchips.
  • In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen verwiesen, die einen Teil dieser bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeübt werden kann. In dieser Hinsicht wird Richtungsterminologie, wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres” usw. mit Bezug auf die Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl verschiedener Orientierungen positioniert werden können, dient die Richtungsterminologie zur Veranschaulichung und ist in keinerlei Weise einschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht im einschränkenden Sinne aufzufassen.
  • Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, soweit es nicht speziell anders angemerkt wird.
  • In der vorliegenden Beschreibung sollen die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen; es können dazwischentretende Elemente zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein.
  • Im Folgenden werden Anordnungen mit Halbleiterchips beschrieben. Die Halbleiterchips können verschiedener Art sein, können durch verschiedene Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Anordnungen umfassen. Die Halbleiterchips können zum Beispiel als Leistungshalbleiterchips ausgelegt werden, wie etwa Leistungs-MOSFET (Metalloxid-Halbleiterfeldeffekttransistoren), IGBT (Bipolartransistoren mit isoliertem Gate), JFET (Sperrschicht-Gate-Feldeffekttransistoren), Leistungs-Bipolartransistoren oder Leistungsdioden. Ferner können die Halbleiterchips Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten enthalten. Bei einer Ausführungsform können Halbleiterchips mit einer Vertikalstruktur auftreten, das heißt, dass die Halbleiterchips so hergestellt werden können, dass elektrische Ströme in einer zu den Hauptseiten der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit Vertikalstruktur kann bei einer Ausführungsform Kontaktelemente auf seinen beiden Hauptseiten aufweisen, das heißt, auf seiner Oberseite und seiner Unterseite. Bei einer Ausführungsform können Leistungshalbleiterchips eine Vertikalstruktur aufweisen. Beispielsweise können sich die Source-Elektrode und die Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptseite befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptseite angeordnet ist. Ferner können die nachfolgend beschriebenen Anordnungen integrierte Schaltungen zum Steuern der integrierten Schaltungen anderer Halbleiterchips, wie zum Beispiel der integrierten Schaltungen von Leistungshalbleiter chips, enthalten. Die Halbleiterchips müssen nicht aus spezifischem Halbleitermaterial wie zum Beispiel Si, SiC, SiGe, GaAs, hergestellt werden und können ferner anorganische und/oder organische Materialien enthalten, die nicht Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle. Darüber hinaus können die Halbleiterchips gekapselt oder ungekapselt sein.
  • Die Halbleiterchips können Kontaktstellen (oder Elektroden) aufweisen, die das Herstellen eines elektrischen Kontakts mit den in den Halbleiterchips enthaltenen integrierten Schaltungen erlauben. Auf die Kontaktstellen der Halbleiterchips können eine oder mehrere Metallschichten aufgebracht werden. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel in Form einer Schicht vorliegen, die einen Bereich überdeckt. Jedes gewünschte Metall oder Metalllegierung, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom oder Nickelvanadium, kann als das Material verwendet werden. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Die Kontaktstellen können sich auf aktiven Hauptoberflächen der Halbleiterchips oder auf anderen Oberflächen der Halbleiterchips befinden.
  • Die nachfolgend beschriebenen Anordnungen enthalten externe Kontaktelemente oder externe Kontaktstellen, die eine beliebige Form und Größe aufweisen können. Die externen Kontaktelemente können von außerhalb der Anordnung aus zugänglich sein und können somit das Herstellen eines elektrischen Kontakts mit den Halbleiterchips von außerhalb der Anordnung aus erlauben. Ferner können die externen Kontaktelemente wärmeleitfähig sein und können als Kühlkörper zum Ableiten der durch die Halbleiterchips erzeugten Wärme dienen. Die exter nen Kontaktelemente können aus einem beliebigen gewünschten elektrisch leitfähigen Material zusammengesetzt sein, wie zum Beispiel aus Metall wie etwa Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitfähigen organischen Material. Lotmaterial, wie etwa Lotkugeln oder Lothügel, können auf den externen Kontaktelementen abgeschieden werden.
  • Die Halbleiterchips oder zumindest Teile der Halbleiterchips können mit einem dielektrischen Material, das elektrisch isolierend sein kann, überdeckt werden. Das dielektrische Material kann zum Beispiel ein Einkapselungsmaterial sein und kann aus einem beliebigen geeigneten Duroplast-, thermoplastischen oder thermisch härtenden Material oder Laminat (Pregpreg) bestehen. Das dielektrische Material kann Füllmaterialien enthalten. Nach seiner Abscheidung kann das dielektrische Material nur teilweise gehärtet werden und kann nach einer Wärmebehandlung vollständig gehärtet sein. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips mit dem dielektrischen Material zu überdecken, zum Beispiel Formpressen, Spritzguss, Pulverschmelzverfahren, Flüssigguss, Abgeben oder Laminieren.
  • Das dielektrische Material kann verwendet werden, um Kapselungen des Fan-Out-Typs zu produzieren. Bei einer Kapselung des Fan-Out-Typs befindet sich mindestens ein Teil der externen Kontaktelemente und/oder Leiterbahnen, die den Halbleiterchip mit den externen Kontaktelementen verbinden, lateral außerhalb des Umrisses des Halbleiterchips oder Schneiden zumindest den Umriss des Halbleiterchips. Bei Kapselungen des Fan-Out-Typs wird somit ein peripherer äußerer Teil der Kapselung des Halbleiterchips typischerweise (zusätzlich) zum elektrischen Bonden der Kapselung mit externen Anwendungen wie etwa Anwendungsboards usw. verwendet. Dieser äußere Teil der Kapselung, der den Halbleiterchip umschließt, vergrößert effektiv den Kontaktbereich der Kapselung in Bezug auf die Grundfläche des Halbleiterchips und führt somit zu geringeren Restriktionen hinsichtlich Kapselungskontaktstellengröße und -rasterabstand mit Bezug auf die spätere Verarbeitung, z. B. Montage der zweiten Ebene.
  • Teile des dielektrischen Materials können entfernt werden, zum Beispiel um eine oder mehrere Aussparungen, Durchgangslöcher oder Gräben in dem dielektrischen Material zu erzeugen. Das Entfernen des dielektrischen Materials kann durch Verwendung eines Laserstrahls oder Wasserjets, mechanisches Sägen unter Verwendung einer Säge oder einer Schleifvorrichtung, chemisches Ätzen, Schleifen oder ein beliebiges anderes geeignetes Verfahren ausgeführt werden. In den Aussparungen, Durchgangslöchern oder Gräben kann elektrisch leitfähiges Material abgeschieden werden, zum Beispiel um eine oder mehrere Durchgangsverbindungen zu erzeugen. Die Durchgangsverbindungen können sich von einer ersten Seite des dielektrischen Materials zu einer zweiten Seite des dielektrischen Materials erstrecken. Die Durchgangsverbindungen sind elektrisch leitfähig und können eine elektrisch leitfähige Schicht auf der ersten Seite mit einer elektrisch leitfähigen Schicht auf der zweiten Seite des dielektrischen Materials elektrisch koppeln. Die Durchgangsverbindungen können zum Beispiel Vias (Vertical Interconnect Access) sein.
  • Die Aussparungen, Durchgangslöcher oder Gräben können zum Beispiel mit einer Paste gefüllt werden, die Metallpartikel enthält. Die Metallpartikel können zum Beispiel aus Silber, Gold Kupfer, Zinn oder Nickel bestehen. Die Ausdehnungen (mittlerer Durchmesser) der Metallpartikel können kleiner als 100 nm und bei einer Ausführungsform kleiner als 50 nm oder 10 nm sein. Es kann auch vorgesehen werden, dass nur ein Teil der Metallpartikel solche Abmessungen aufweist. Zum Beispiel können mindestens 10% oder 20% oder 30% oder 40% oder 50% oder 60% oder 70% der Metallpartikel Abmessungen aufweisen, die kleiner als 100 nm oder 50 nm oder 10 nm sind. Die anderen Metallpartikel können größere Abmessungen aufweisen. Die Metallpartikel können nicht nur in den Aussparungen, Durch gangslöchern und Gräben abgeschieden werden, sondern auch auf einer beliebigen anderen Oberfläche der Anordnung.
  • Die Metallpartikel können mit einer Schicht aus einem organischen Material oder einem Flussmaterial, zum Beispiel Colophon, beschichtet sein. Ferner können die Metallpartikel in einer geeigneten Flüssigkeit oder in einem geeigneten Lösungsmittel dispergiert sein. Nach ihrer Aufbringung können die Metallpartikel erhitzt und dadurch gesintert werden.
  • Über dem dielektrischen Material und/oder den Halbleiterchips können eine oder mehrere Metallschichten platziert werden. Die Metallschichten können zum Beispiel verwendet werden, um eine Umverdrahtungsschicht zu produzieren. Die Metallschichten können als Verdrahtungsschichten verwendet werden, um elektrischen Kontakt mit den Halbleiterchips von außerhalb der Anordnungen aus und/oder elektrischen Kontakt mit anderen Halbleiterchips und/oder Komponenten, die in den Anordnungen enthalten sind, herzustellen. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel aus Leiterbahnen bestehen, können aber auch in Form einer einen Bereich überdeckenden Schicht vorliegen. Es kann jedes gewünschte beliebige Metall als das Material verwendet werden, zum Beispiel Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer- oder Metalllegierungen. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Außerdem können die Metallschichten über oder unter oder zwischen elektrisch isolierenden Schichten angeordnet sein.
  • 1A bis 1D zeigen schematisch ein Verfahren zum Herstellen einer Anordnung. Zuerst werden mindestens zwei Halbleiterchips 10 bereitgestellt (siehe 1A). Auf die Halblei terchips 10 wird ein dielektrisches Material 11 aufgebracht, um die Halbleiterchips 10 aneinander anzubringen (1B). Zwischen den Halbleiterchips 10 wird selektiv ein Teil des dielektrischen Materials 11 entfernt, um mindestens eine Aussparung (Vertiefung) 12 in dem dielektrischen Material 11 zu bilden (siehe 1C). Auf die Aussparung 12 in dem dielektrischen Material 11 wird eine Metallpartikel 14 enthaltende Paste 13 aufgebracht (siehe 1D).
  • 2 zeigt schematisch eine Anordnung 200 im Querschnitt. Die Anordnung 200 enthält einen Halbleiterchip 10, der ein erstes Kontaktelement 15 auf einer ersten Seite 16 des Halbleiterchips 10 sowie ein zweites Kontaktelement 17 und ein drittes Kontaktelement 18 auf einer der ersten Seite 16 gegenüberliegenden zweiten Seite 19 des Halbleiterchips 10 aufweist. Eine erste Metallschicht 20 wird auf die erste Seite 16 des Halbleiterchips 10 aufgebracht. Eine zweite Metallschicht 21 kann auf die zweite Seite 19 des Halbleiterchips 10 aufgebracht werden. Ein Verbindungselement 22 erstreckt sich von der ersten Metallschicht 20 zu der zweiten Seite 19 des Halbleiterchips 10. Das Verbindungselement 22 enthält gesinterte Metallpartikel.
  • 3A bis 3K zeigen schematisch ein Verfahren zum Herstellen einer Anordnung 300, von der in 3K ein Querschnitt dargestellt ist. Das in den 3A bis 3K gezeigte Verfahren ist eine Implementierung des in den 1A bis 1D gezeigten Verfahrens. Die nachfolgend beschriebenen Einzelheiten des Herstellungsverfahrens können deshalb ähnlich auf das Verfahren von 1A bis 1D angewandt werden. Ferner ist die Anordnung 300 eine Implementierung der Anordnung 200. Die nachfolgend beschriebenen Einzelheiten der Anordnung 300 können deshalb ähnlich auch auf die Anordnung 200 angewandt werden.
  • Um die Anordnung 300 herzustellen, kann ein Träger 30 bereitgestellt werden, wie in 3A dargestellt. Der Träger 30 kann eine Platte aus einem starren Material, zum Beispiel ei nem Metall wie etwa Nickel, Stahl oder rostfreiem Stahl, Laminat, Film, Glas oder einem Materialstapel sein. Der Träger 30 kann mindestens eine flache Oberfläche aufweisen, auf der Komponenten der Anordnung 300 platziert werden können. Die Form des Trägers 30 ist nicht auf irgendeine geometrische Form beschränkt, zum Beispiel kann der Träger 30 rund oder rechteckig geformt sein. Der Träger 30 kann eine beliebige geeignete Größe aufweisen. Ein Klebeband 31, zum Beispiel ein doppelseitiges Klebeband, kann auf den Träger 30 auflaminiert werden.
  • Eine Metallschicht 20 kann auf das Klebeband 31 abgeschieden werden, wie in 3B dargestellt. Die Dicke der Metallschicht 20 kann in dem Bereich von 10 μm bis 1 mm liegen oder kann sogar noch dicker sein. Ferner kann die Metallschicht 20 strukturiert sein. Die Metallschicht 20 kann aus Kupfer, Aluminium oder einem beliebigen anderen geeigneten Metall oder einer beliebigen anderen geeigneten Metalllegierung bestehen. Bei Abscheidung kann die Metallschicht 20 die Form einer Folie aufweisen, die auf dem Klebeband 31 fixiert wird. Zur Anbringung der Metallfolie 20 an dem Träger 30 können andere Arten von Anbringmaterialien verwendet werden. Die Metallfolie 20 kann mit einem elektrisch leitfähigen Material, zum Beispiel Kupfer, Silber, Eisennickel oder Nickelphosphor, plattiert werden.
  • Es kann vorgesehen werden, dass die Dicke der Metallschicht 20 nach ihrer Ablösung von dem Träger 30 vergrößert wird, wie nachfolgend weiter beschrieben werden wird. Die Vergrößerung der Dicke der Metallschicht 20 kann zum Beispiel durch galvanische Abscheidung von elektrisch leitfähigem Material, zum Beispiel Kupfer, ausgeführt werden. Die Abscheidung des elektrisch leitfähigen Materials kann bei einer Ausführungsform ausgeführt werden, wenn die Metallschicht 20 eine Dicke von weniger als 50 μm aufweist.
  • Wie in 3C dargestellt, werden mindestens zwei Halblei terchips 10 sowie möglicherweise weitere Halbleiterchips und/oder Komponenten über der Metallschicht 20 platziert. Es kann jedes beliebige geeignete Array der Halbleiterchips 10 auf der Metallschicht 20 platziert werden (in 3C sind nur drei der Halbleiterchips 10 dargestellt).
  • Die Halbleiterchips 10 sowie alle anderen hier beschriebenen Halbleiterchips können auf einem aus einem Halbleitermaterial bestehenden Wafer hergestellt worden sein. Nach dem Zerteilen des Wafers und dadurch dem Auftrennen der einzelnen Halbleiterchips 10 werden die Halbleiterchips 10 auf dem Träger 30 neu in einem größeren Abstand als in dem Waferverbund angeordnet. Die Halbleiterchips 10 können auf demselben Halbleiterwafer hergestellt worden sein, können aber auch auf verschiedenen Wafern hergestellt worden sein. Ferner können die Halbleiterchips 10 physisch identisch sein, können aber auch verschiedene integrierte Schaltungen enthalten und/oder andere Komponenten repräsentieren. Die Dicke der Halbleiterchips 10 kann in dem Bereich von 20 μm bis zu einigen hundert Mikrometern liegen.
  • Die Halbleiterchips 10 können eine erste Elektrode 15 auf einer ersten Seite 16 und eine zweite und eine dritte Elektrode 17 und 18 auf einer zweiten Seite 19 aufweisen, die der ersten Seite 16 gegenüberliegt. Die Halbleiterchips 10 können Leistungshalbleiterchips sein, zum Beispiel IGBT, Vertikal-Leistungsdioden oder Vertikal-Leistungstransistoren, wie etwa Leistungs-MOSFET. Im letzteren Fall, der in 3C beispielhaft dargestellt ist, können die erste und die zweite Elektrode 15 und 17 eine Drain- bzw. Source-Elektrode (Lastelektroden) sein. Die dritte Elektrode 18 kann als Gate-Anschluss (Steuerelektrode) wirken, falls die Halbleiterchips 10 Leistungs-MOSFET sind. Während des Betriebs können Spannungen von bis zu 5, 50, 100, 500 oder 1000 V oder sogar noch mehr zwischen den Lastelektroden 15 und 17 angelegt werden. Die an die Steuerelektrode 18 angelegte Schaltfrequenz kann im Bereich von 1 kHz bis 1 MHz liegen, kann aber auch außer halb dieses Bereichs liegen.
  • Die Halbleiterchips 10 können so auf dem Träger 30 angebracht werden, dass ihre ersten Seiten 16 der planaren oberen Oberfläche der Metallschicht 20 zugewandt sind. Die Drain-Elektroden 15 können elektrisch mit dem Metallträger 20 gekoppelt werden. Die elektrischen Verbindungen zwischen den Drain-Elektroden 15 der Halbleiterchips 10 und der Metallschicht 20 können zum Beispiel durch Rückflusslöten, Vakuumlöten, Diffusionslöten oder Klebebonden durch Verwenden eines elektrisch leitfähigen Klebers hergestellt werden.
  • Wenn Diffusionslöten als Verbindungstechnik verwendet wird, ist es möglich, Lotmaterialien zu verwenden, die nach dem Ende des Lötvorgangs an der Grenzfläche zwischen der Metallschicht 20 und dem jeweiligen Halbleiterchip 10 aufgrund von Grenzflächendiffusionsprozessen zu intermetallischen Phasen führen. In diesem Fall ist die Verwendung von Sn-, AuSn-, AgSn-, CuSn-, AgIn-, AuIn-, CuIn-, AuSi- oder Au-Loten denkbar. Wenn die Halbleiterchips 10 klebend mit der Metallschicht 20 gebondet werden, ist es möglich, elektrisch leitfähige Kleber zu verwenden, die auf Epoxidharzen basieren können und mit Gold, Silber, Nickel oder Kupfer angereichert werden, um die elektrische Leitfähigkeit zu produzieren.
  • Nachdem die Halbleiterchips 10 auf dem Träger 30 angebracht wurden, werden sie mit einem dielektrischen Material 11 überdeckt, um dadurch eine Schicht des dielektrischen Materials 11 zu bilden, wie in 3D dargestellt. Das dielektrische Material 11 kann ein Einkapselungsmaterial sein, darunter Polymere oder Polymerzusammensetzungen. Zum Beispiel kann das dielektrische Material 11 ein Duroplast- oder thermisch härtendes Gussmaterial sein. Die Lücken zwischen den Halbleiterchips 10 werden auch mit dem Gussmaterial 11 gefüllt. Das Gussmaterial 11 kann auf einem Epoxidmaterial basieren und kann ein Füllmaterial enthalten, das aus kleinen Partikeln aus Glas (SiO2) oder anderen elektrisch isolierenden Mineral füllmaterialien wie Al2O3 oder organischen Füllmaterialien besteht. Formpressen, Spritzguss, Pulverschmelzverfahren, Flüssigguss oder andere geeignete Gusstechniken oder andere Formtechniken können verwendet werden, um das Gussmaterial 11 aufzubringen. Die Dicke der Schicht des Gussmaterials 11 über der Metallschicht 20 kann in dem Bereich von 200 bis 1000 μm liegen, kann aber auch außerhalb dieses Bereichs liegen. Das die zweiten Seiten 19 der Halbleiterchips 10 überdeckende Gussmaterial 11 kann eine Dicke von mehr als 150 μm aufweisen.
  • Als Alternative zu dem Gussmaterial kann ein anderes Polymer oder eine andere Polymerzusammensetzung als das dielektrische Material 11 zum Überdecken der Halbleiterchips 10 und der Metallschicht 20 verwendet werden. Das dielektrische Material 11 kann zum Beispiel die Form einer elektrisch isolierenden Folie oder eines elektrisch isolierenden Blatts aufweisen, die bzw. das über den Halbleiterchips 10 und der Metallschicht 20 laminiert wird. Wärme und Druck können für eine geeignete Zeit angewandt werden, um die Polymerfolie bzw. das Polymerblatt 11 an der darunter liegenden Struktur anzubringen. Die Lücken zwischen den Halbleiterchips 10 werden auch mit dem Polymermaterial 11 gefüllt. Das Polymermaterial 11 kann zum Beispiel ein Prepreg (Abkürzung für präimprägnierte Fasern) sein, das eine Kombination aus einer Fasermattte, zum Beispiel Glas- oder Kohlenstofffasern, und einem Harz, zum Beispiel einem Duroplast-Material, ist. Prepreg-Materialien werden gewöhnlich zur Herstellung von PCB (gedruckten Leiterplatten) verwendet. Wohlbekannte Prepreg-Materialien, die in der PCB-Industrie verwendet werden und die hier als das Polymermaterial 11 verwendet werden können, sind: FR-2, FR-3, FR-4, FR-5, FR-6, G-10, CEM-1, CEM-2, CEM-3, CEM-4 und CEM-5. Prepreg-Materialien sind zweistufige Materialien, die bei der Aufbringung über den Halbleiterchips 10 flexibel sind und während einer Wärmebehandlung gehärtet werden. Zur Lamination des Prepreg können dieselben oder ähnliche Prozesse wie bei der PCB-Herstellung verwendet werden.
  • Die Schicht aus dem dielektrischen Material 11 kann durch mechanisches Entfernen des dielektrischen Materials 11 von seiner oberen Oberfläche gedünnt werden (siehe 3E). Es können Schleifmaschinen verwendet werden, die den zum Halbleiter-Waferschleifen verwendeten Maschinen ähnlich oder mit diesen identisch sind. Anstelle des Schleifens kann ein Fräsen oder Polieren, wie etwa chemisch-mechanisches Polieren, verwendet werden, um die Dicke der Schicht des dielektrischen Materials 11 zu verringern.
  • Das Verdünnen kann ausgeführt werden, bis die Elektroden 17 und 18 der Halbleiterchips 10 freigelegt sind. Es ist auch möglich, dass die Höhen der Halbleiterchips 10 beim Dünnen der Schicht aus dem dielektrischen Material 11 verringert werden. Als Ergebnis des Dünnens ist die dem Träger 30 abgewendete Oberfläche der Schicht aus dem dielektrischen Material 11 bündig mit den zweiten Seiten 19 der Halbleiterchips 10. Der Ausdruck „bündig” ist hier nicht mathematisch gemeint und kann Mikroprozesse im Bereich von bis zu mehreren Mikrometern umfassen. Somit bilden die obere Oberfläche der Schicht aus dem dielektrischen Material 11 und die Elektroden 17 und 18 eine gemeinsame planere Oberfläche. Auf diese planere Oberfläche können andere Schichten aufgebracht werden, zum Beispiel eine Umverdrahtungsschicht.
  • Das dielektrische Material 11 kann wie in 3F dargestellt strukturiert werden. Mehrere Aussparungen 12 (oder Vertiefungen oder Ausschnitte oder Durchgangslöcher oder Gräben) werden in dem dielektrischen Material 11 erzeugt, um mindestens Teile der oberen Oberfläche der Metallschicht 20 freizulegen, so dass elektrische Verbindungen mit diesen freigelegten Regionen hergestellt werden können. Die Entfernung des dielektrischen Materials 11 kann durch einen Laserstrahl oder einen Wasserjet, mechanisches Sägen unter Verwendung einer Säge oder einer Schneidvorrichtung, chemisches Ätzen, Fräsen oder ein beliebiges anderes geeignetes Verfahren ausgeführt werden. Wenn das dielektrische Material 11 fotoaktive Komponenten enthält, kann das dielektrische Material 11 auch fotolithografisch strukturiert werden. Die Breiten der Aussparungen 12 können zum Beispiel im Bereich von 20 bis 200 μm liegen.
  • Mindestens einige der Aussparungen 12 können in den Abstandsbereichen zwischen zwei angrenzenden Halbleiterchips 10 gebildet werden. Die Aussparungen 12 können so ausgebildet sein, dass die Seitenflächen der Halbleiterchips 10 immer noch mit dem dielektrischen Material 11 beschichtet sind. Bei der in 3F dargestellten Ausführungsform wird in jedem Abstandsbereich eine Aussparung 12 gebildet. Bei einer Ausführungsform können zwei oder mehr Aussparungen 12 zwischen zwei angrenzenden Halbleiterchips 10 gebildet werden, wie später in Verbindung mit 10H beschrieben werden wird.
  • In den Aussparungen 12 und auf der oberen planaren Oberfläche des dielektrischen Materials 11 und der Halbleiterchips 10 kann wie in 3G dargestellt eine Metallpartikel 14 enthaltende Paste 13 abgeschieden werden. Die Metallpartikel 14 können zum Beispiel aus Kupfer, Silber, Gold, Zinn oder Nickel oder einer Metalllegierung bestehen. Gemäß einer Ausführungsform können die Metallpartikel 14 aus einem reinen Metall bestehen. Die Ausdehnungen (mittlerer Durchmesser) der Metallpartikel 14 können kleiner als 100 mm und bei einer Ausführungsform kleiner als 50 nm oder 10 nm sein. Es kann auch vorgesehen werden, dass nur ein Teil der Metallpartikel 14, die zum Herstellen der Anordnungen 300 verwendet werden, solche Abmessungen aufweist. Zum Beispiel können mindestens 10% oder 20% oder 30% oder 40% oder 50% oder 60% oder 70% der Metallpartikel 14 Abmessungen aufweisen, die kleiner als 100 nm oder 50 nm oder 10 nm sind. Die anderen Metallpartikel 14 können größere Abmessungen aufweisen.
  • Die Metallpartikel 14 können mit einer Schicht 32 aus organischem Material oder einem Flussmaterial, zum Beispiel Kolofo nium, beschichtet werden (siehe den vergrößerten Teil in 3D). Ferner werden die Metallpartikel 14 in einer geeigneten Flüssigkeit oder in einem geeigneten Lösungsmittel 33 dispergiert. Die die Metallpartikel 14 enthaltende Paste 13 kann flüssig, viskos oder wachsartig sein. Pasten 13, die Metallpartikel 14 enthalten, die mit einer Schicht 32 aus einem organischen oder Flussmaterial beschichtet und in einer Flüssigkeit 33 dispergiert sind, werden zum Beispiel von den Firmen Coocson Electronic (Produktname: N 1000), Advanced Nano-Particles (ANP), Harima Chemicals (Produktnamen: NPS-H und NHD-1) oder NBE Technologies (Produktname: NBE Tech) vertrieben. Es können auch andere Produkte von diesen oder anderen Firmen verwendet werden und demselben Zweck wie nachfolgend beschrieben dienen.
  • Die Aufbringung der Paste 13, die die Metallpartikel 14 enthält, die in der Flüssigkeit 33 dispergiert sind, kann durch Schablonendruck, Siebdruck, Inkjet-Druck oder andere Drucktechnologien ausgeführt werden. Darüber hinaus kann die Paste 13 durch einen Gummiabstreifer verteilt werden. Es sind auch andere Techniken zur Aufbringung der Paste 13 möglich, zum Beispiel Abgeben oder Aufschleudern.
  • Eine der Aufgaben der Flüssigkeit 33 kann darin bestehen, eine Aufbringung der Metallpartikel 14 auf die freigelegte Oberfläche der Anordnung 300 zu ermöglichen. Deshalb kann die Flüssigkeit 33 so gewählt werden, dass sie – abhängig von der Aufbringtechnik – während der Aufbringung der Paste 13 flüssig, viskos oder wachsartig ist.
  • Nach der Aufbringung der Paste 13 kann die Paste 13 einer Temperatur ausgesetzt werden, die in dem Bereich von 100 bis 300°C und bei einer Ausführungsform in dem Bereich von 100 bis 200°C liegen kann. Dieser Temperaturprozess bewirkt, dass die Flüssigkeit 33 ohne Reste verdampft und die die Metallpartikel 14 beschichtenden Schichten 32 sublimieren oder verdampfen.
  • Ferner kann die angewandte Temperatur niedriger als die Schmelztemperatur des Metalls (bei Bereitstellung in makroskopischen Dimensionen) sein, aus dem die Metallpartikel 14 bestehen. Aufgrund des Temperaturschritts können die Metallpartikel 14 sintern und somit eine feste Metallschicht 21 bilden, wie in 3H dargestellt. Die Zeitdauer des Sinterns mit der Temperatur kann beliebig sein, bei einer Ausführungsform kann sie lang genug sein, um eine Verdampfung der Flüssigkeit 33 und ein Sintern der Metallpartikel 14 zu erlauben. Um die gesinterte Metallschicht 21 zu produzieren, kann der Träger 30 durch eine heiße Platte erhitzt oder kann in einen Ofen gebracht werden. Die gesinterte Metallschicht 21 kann eine beliebige Dicke aufweisen, bei einer Ausführungsform kann ihre Dicke im Bereich von 1 bis 100 μm liegen. Über die gesinterte Metallschicht 21 können Poren verteilt sein.
  • Die Sintertemperatur kann von dem Material der Metallpartikel 14 und ihren Größen abhängen. Je kleiner die Metallpartikel 14 sind, desto niedriger kann die Sintertemperatur sein. Somit kann die Sintertemperatur verringert werden, indem man die Durchmesser oder Abmessungen der Metallpartikel 14 verringert. Die Sintertemperatur kann so niedrig sein, dass sie sich nicht auf andere Komponenten der Anordnung 300 (bei einer Ausführungsform das dielektrische Material 11) auswirkt oder diese beschädigt.
  • Die die Metallpartikel 14 beschichtenden Schichten 32 können eine Oxidation der Metallpartikel 14 verhindern. Wenn eine äußere Schicht der Metallpartikel 14 oxidiert ist, wäre eine höhere Temperatur erforderlich, um die Metallpartikel 14 zu sintern. Darüber hinaus können die die Metallpartikel 14 beschichtenden Schichten 32 eine zu frühe Agglomeration der Metallpartikel 14 verhindern.
  • Wie in 3I dargestellt, kann die gesinterte Metallschicht 21 strukturiert werden, um die Drain-, Source- und Gate-Elektroden 15, 17 und 18 der Halbleiterchips 10 voneinander elektrisch zu isolieren. Die Strukturierung der gesinterten Metallschicht 21 kann durch fotolithografische Verfahren, Ätzverfahren und/oder Lasertechniken ausgeführt werden. Durch Strukturieren der gesinterten Metallschicht 21 werden die externen Kontaktstellen 34, 35 und 36 erzeugt, die von außerhalb der Anordnung 300 aus zugänglich sind und somit das Herstellen eines elektrischen Kontakts mit den Drain-, Source- bzw. Gate-Elektroden 15, 17 und 18 von außerhalb der Anordnung 300 aus erlauben. Die externen Kontaktstellen 34 bis 36 sind in einer Ebene angeordnet. Aufgrund der gesinterten Metallpartikel 14 in den Aussparungen 12 werden Verbindungselemente 22 gebildet, die sich von der Metallschicht 20 in Richtung der zweiten Seite 19 der Halbleiterchips 10 erstrecken. Die Verbindungselemente 22 koppeln elektrisch die Drain-Elektroden 15 mit den externen Kontaktstellen 34.
  • Auf die externen Kontaktstellen 34 bis 36 können Lotabscheidungen platziert werden (nicht dargestellt). Die Lotabscheidungen können durch „Kugelplatzierung” auf die externen Kontaktstellen 34 bis 36 aufgebracht werden, wobei aus Lotmaterial bestehende vorgeformte Kugeln auf die externen Kontaktstellen 34 bis 36 aufgebracht werden. Als Alternative zur „Kugelplatzierung” können die Lotabscheidungen zum Beispiel durch Schablonendruck mit einer Lotpaste, gefolgt von einem Wärmebehandlungsprozess, aufgebracht werden. Das Lotmaterial kann zum Beispiel aus mindestens einem der folgenden Materialien zusammengesetzt sein: SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi. Die Lotabscheidungen können als externe Kontaktelemente zum elektrischen Koppeln der Anordnung 300 mit anderen Komponenten verwendet werden.
  • Wie in 3J dargestellt, werden die Anordnungen 300 durch Trennen des dielektrischen Materials 11 und der Metallschicht 20 zum Beispiel durch Sägen, Schneiden, Fräsen, Ätzen oder einen Laserstrahl voneinander getrennt.
  • Die Anordnungen 300 werden von dem Träger 300 abgelöst und das Klebeband 31 wird von der Metallschicht 20 abgezogen, wie in 3K dargestellt. Das Klebeband 31 kann Wärmeablöseigenschaften aufweisen, die die Entfernung des Klebebands 31 während einer Wärmebehandlung erlauben. Die Entfernung des Klebebands 31 von dem Träger 30 wird bei einer geeigneten Temperatur ausgeführt, die von den Wärmeablöseigenschaften des Klebebands 31 abhängt und höher als die Sintertemperatur der Metallpartikel 14 sein sollte. Die Temperatur ist gewöhnlich höher als 150°C.
  • Für Fachleute ist offensichtlich, dass die in 3K dargestellte Anordnung 300 und ihre Herstellung wie oben beschrieben lediglich ein Ausführungsbeispiel sein sollen und viele Varianten möglich sind. Zum Beispiel können mehr als ein Halbleiterchip oder passive Anordnungen verschiedener Arten in derselben Anordnung 300 enthalten sein. Die Halbleiterchips und passiven Anordnungen können sich in Bezug auf Funktion, Größe, Herstellungstechnologie usw. unterscheiden.
  • Ferner können die Halbleiterchips 10 so auf der Metallschicht 20 angebracht werden, dass ihre zweiten Seiten 19 der Metallschicht 20 zugewandt sind. In diesem Fall kann die Metallschicht 20 an einem Punkt während des Herstellungsprozesses strukturiert werden.
  • Es kann auch vorgesehen werden, dass nach dem Strukturieren der gesinterten Metallschicht 21 die Lücken zwischen den externen Kontaktstellen 34 bis 36 mit einem dielektrischen Material 37 gefüllt werden. Eine solche Anordnung 400 ist schematisch in 4 dargestellt. Das dielektrische Material 37 kann zum Beispiel ein durch einen geeigneten Vergussprozess aufgebrachtes Gussmaterial oder eine durch Lamination aufgebrachte Folie sein. Während des Herstellungsprozesses werden die Anordnungen 400 nach der Aufbringung des dielektrischen Materials 37 zerteilt.
  • Die durch das oben beschriebene Verfahren hergestellten Anordnungen 300 können Kapselungen (d. h. Packages) des Fan-Out-Typs sein. Die Schicht aus dem dielektrischen Material 11 ermöglicht es den externen Kontaktstellen 34 bis 36, sich über den Umriss des Halbleiterchips 10 hinaus zu erstrecken. Die externen Kontaktstellen 34 bis 36 müssen deshalb nicht innerhalb des Umrisses des Halbleiterchips 10 angeordnet werden, sondern können über einen größeren Bereich verteilt werden. Der als Ergebnis der Schicht aus dem dielektrischen Material 11 verfügbare vergrößerte Bereich für die Anordnung der externen Kontaktstellen 34 bis 36 bedeutet, dass die externen Kontaktstellen 34 bis 36 nicht nur mit größerem Abstand voneinander angeordnet werden können, sondern dass die maximale Anzahl externer Kontaktstellen 34 bis 36, die angeordnet werden können, ähnlich im Vergleich zu der Situation, bei der alle externen Kontaktstellen 34 bis 36 innerhalb des Umrisses der Halbleiterchips 10 angeordnet sind, ebenfalls vergrößert ist.
  • Es ist zu beachten, dass 3K nur ein Beispiel dafür zeigt, wie die externen Kontaktstellen 34 bis 36 geformt und angeordnet werden können. Es kann vorgesehen werden, dass die externen Kontaktstellen 34 bis 36 auf beliebige andere Weise geformt und angeordnet werden. Die Flächeninhalte der externen Kontaktstellen 34 bis 36 können größer als die Flächeninhalte der entsprechenden Elektroden 15, 17 und 18 sein. Ferner können ihre Formen verschieden sein. Anders ausgedrückt, kann die Seite der Anordnung 300, an der sich die externen Kontaktstellen 34 bis 36 befinden, eine beliebige gewünschte Grundfläche für externe Verbindungen aufweisen. Auf diese Weise werden Grundflächengeometrie und Chipkontaktgeometrie voneinander entkoppelt. Ferner ist zu beachten, dass die externen Kontaktstellen 35 und 36, die elektrisch mit den Elektroden 17 und 18 gekoppelt werden, sich über den Halblei terchip 10 hinaus erstrecken und mindestens teilweise außerhalb einer durch die Kontur des Halbleiterchips 10 definierten Region angeordnet werden können. Beispielsweise ist in 5 eine Anordnung 500 schematisch dargestellt, die eine Grundflächengeometrie aufweist, die von der Grundflächengeometrie der Anordnung 300 verschieden ist.
  • Die freigelegten Oberflächen der externen Kontaktstellen 34 bis 36 können verwendet werden, um die Anordnung 300 elektrisch mit anderen Komponenten zu koppeln. Dies ist in 6 beispielhaft dargestellt. Dort ist schematisch ein Ausschnitt einer Anordnung 600 dargestellt, der die Anordnung 300 enthält, die auf eine Leiterplatte 40, zum Beispiel eine PCB (gedruckte Leiterplatte) montiert wird. Lotabscheidungen 41 werden verwendet, und die externen Kontaktstellen 34 bis 36 an Kontaktstellen 42 der Leiterplatte 40 zu löten.
  • Über der Anordnung 300 kann ein Kühlkörper oder Kühlelement 43 angebracht werden. Der Kühlkörper oder das Kühlelement 43 können durch eine elektrisch isolierende Schicht 44 elektrisch von der Metallschicht 20 isoliert werden. Bei einer Ausführungsform kann die elektrisch isolierende Schicht 44 auch weggelassen werden, falls die an die Metallschicht 20 angelegten Spannungen relativ niedrig sind. Im Betrieb ermöglicht die Wärmeleitfähigkeit der Metallschicht 20 eine Übertragung der durch den Halbleiterchip 10 erzeugten Wärme zu dem Kühlkörper oder Kühlelement 43, an dem die Wärme abgeführt wird. Ferner kann die durch den Halbleiterchip 10 erzeugte Wärme auch teilweise zu der Leiterplatte 40 übertragen und dort abgeführt werden.
  • Eine Variante des in 3F bis 3I dargestellten Herstellungsverfahrens ist schematisch in 7A bis 7C dargestellt. Nach der Bildung der Aussparungen 12 in dem dielektrischen Material 11 (siehe 7A) wird die die Metallpartikel 14 enthaltende Paste 13 selektiv auf die Aussparungen 12 und die freigelegten Elektroden 17 und 18 der Halblei terchips 10 aufgebracht, wie in 7B dargestellt. Die selektive Aufbringung der Paste 13 kann zum Beispiel durch Inkjet-Druck ausgeführt werden. Nach dem Sintern der Metallpartikel 14 (siehe 7C) muss die gesinterte Metallschicht 21 nicht strukturiert werden.
  • Eine Variante des in 3C bis 3F dargestellten Herstellungsverfahrens ist schematisch in 8A bis 8C dargestellt. Dort werden die Halbleiterchips 10 auf der Metallschicht 20 angebracht (siehe 8A) und danach mit dem dielektrischen Material 11 eingekapselt (siehe 8B). Im Gegensatz zu 3E wird die gesamte zweite Seite 19 der Halbleiterchips 10 nicht durch Schleifen geöffnet, sondern es werden nur die Elektroden 17 und 18 durch Entfernung von Teilen des dielektrischen Materials 11 freigelegt, wie in 8C dargestellt. Das Entfernen des dielektrischen Materials 11 kann durch Verwendung eines Laserstrahls oder Wasserjets, mechanisches Sägen unter Verwendung einer Säge oder einer Schneidvorrichtung, chemisches Ätzen, Fräsen oder ein beliebiges anderes geeignetes Verfahren ausgeführt werden.
  • Bei noch einer weiteren Variante des in 3C bis 3F dargestellten Herstellungsverfahrens, die schematisch in 9A bis 9C dargestellt ist, wird das dielektrische Material 11 so aufgebracht, dass es die zweiten Seiten 19 der Halbleiterchips 10 nicht überdeckt, wie in 9B dargestellt. Das dielektrische Material 11 kann so aufgebracht werden, dass die obere Oberfläche des dielektrischen Materials 11 und die zweiten Seiten 19 der Halbleiterchips 10 eine gemeinsame planare Oberfläche bilden. Bei dieser Ausführungsform muss das dielektrische Material 11 nicht gedünnt werden.
  • 10A bis 10N zeigen schematisch ein Verfahren zur Herstellung einer Anordnung 1000, von der in 10N ein Querschnitt dargestellt ist. Das in 10A bis 10N dargestellte Verfahren zeigt einige Ähnlichkeiten mit dem in 3A bis 3K dargestellten Verfahren. Deshalb werden ähnliche oder identische Komponenten, die in beiden Verfahren verwendet werden, mit denselben Bezugszahlen bezeichnet. Ferner wird im Folgenden manchmal auf das Verfahren von 3A bis 3K verwiesen, wenn dieselben Verfahrensprozesse wie oben beschrieben ausgeführt werden können.
  • Wie in 10A und 10B dargestellt, wird ein Träger 30 mit einem Klebeband 31 bereitgestellt, und Halbleiterchips 10, die Leistungshalbleiterchips sein können, werden an dem Klebeband 31 angebracht. Bei der vorliegenden Ausführungsform werden die Halbleiterchips 10 so an dem Träger 30 angebracht, dass ihre zweiten Seiten 19, die die Elektroden 17 und 18 enthalten, dem Träger 30 zugewandt sind. Somit sind die ersten Seiten 16, die die Elektroden 15 der Halbleiterchips 15 enthalten, dem Träger 30 abgewandt.
  • Wie in 10C dargestellt, werden die Halbleiterchips 10 und der Träger 30 wie oben in Verbindung mit 3D beschrieben mit dem dielektrischen Material 11 überdeckt.
  • Die Halbleiterchips 10 und die Schicht aus dielektrischem Material 11 werden von dem Träger 30 abgelöst, wie in 10D dargestellt. Die Ablösung von dem Träger 30 kann durch eine geeignete Wärmebehandlung ausgeführt werden, falls das Klebeband 31 Wärmeablöseigenschaften aufweist.
  • Nach dem Ablösen des Trägers 30 und des Klebebands 31 bilden die zweiten Seiten 19 der Halbleiterchips 10 und die untere Oberfläche des dielektrischen Materials 11 eine gemeinsame planare Oberfläche 50. Wie in 10E gezeigt, kann eine Metallschicht 20 auf die Oberfläche 50 aufgebracht werden. Die Metallschicht 20 kann eine Keimschicht mit einer Dicke von weniger als 1 μm sein und kann stromlos, d. h. elektrochemisch, oder durch Sputtern abgeschieden werden. Die Metallschicht 20 kann aus einem beliebigen geeigneten Metall oder einer beliebigen geeigneten Metalllegierung bestehen, wie etwa Palladium, Titan, Kupfer, Aluminium usw.
  • Der die Halbleiterchips 10, das dielektrische Material 11 und die Metallschicht 20 enthaltende Wafer kann auf einem Träger 30 platziert und durch ein Klebeband 31 an dem Träger 30 angebracht werden (siehe 10F). Die Schicht aus dem dielektrischen Material 11 und auch die Halbleiterchips 10 werden dann zum Beispiel durch Schleifen gedünnt. Das Dünnen wird ausgeführt, bis die Halbleiterchips 10 die gewünschte Dicke d1 aufweisen, die in dem Bereich von 70 bis 350 μm und bei einer Ausführungsform in dem Bereich von 250 bis 300 μm liegen kann.
  • Wie in 10G dargestellt kann chemisches Ätzen durchgeführt werden, um die Dicke der Halbleiterchips 10 weiter zu verringern. Die Dicke d2 der Halbleiterchips 10 nach dem Ätzen kann von 1 bis 30 μm und bei einer Ausführungsform von 5 bis 10 μm betragen, kann aber auch außerhalb dieses Bereichs liegen. Der Ätzprozess kann durch eine Ätzstoppschicht, die in die Halbleiterchips 10 integriert werden kann, gestoppt werden. Das Ätzmittel kann so gewählt werden, dass es sich nicht auf das dielektrische Material 11 auswirkt, was bedeutet, dass das dielektrische Material 11 nach dem Ätzprozess eine Dicke d1 aufweist.
  • Nach dem chemischen Ätzen der Halbleiterchips 10 kann eine Metallschicht zum Beispiel auf der oberen Oberfläche der Halbleiterchips 10 abgeschieden werden (in 10G nicht dargestellt). Es kann ein beliebiges gewünschtes Metall oder eine beliebige gewünschte Metalllegierung als das Material verwendet werden, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom- oder Nickelvanadium. Zur Abscheidung der Metallschicht kann Sputtern, Vakuumabscheidung oder eine beliebige andere geeignete Technik verwendet werden.
  • Das dielektrische Material 11 kann strukturiert werden, wie in 10H dargestellt. Mehrere Aussparungen 12 werden in dem dielektrischen Material 11 erzeugt, um mindestens Teile der oberen Oberfläche der Metallschicht 20 freizulegen, so dass elektrische Verbindungen mit diesen freigelegten Regionen hergestellt werden können. Die Entfernung des dielektrischen Materials 11 kann durch Verwendung eines Laserstrahls oder Wasserjets, mechanisches Sägen unter Verwendung einer Säge oder einer Schneidvorrichtung, chemisches Ätzen, Fräsen oder eines beliebigen anderen geeigneten Verfahrens ausgeführt werden. Wenn das dielektrische Material 11 fotoaktive Komponenten enthält, kann das dielektrische Material 11 auch fotolithografisch strukturiert werden. Die Breiten der Aussparungen 12 können zum Beispiel im Bereich von 20 bis 200 μm liegen. Bei der in 10H dargestellten Ausführungsform werden in jedem Zwischenraum zwischen angrenzenden Halbleiterchips 10 zwei Aussparungen 12 gebildet. Bei einer Ausführungsform kann wie oben in Verbindung mit 3F beschrieben nur eine Aussparung 12 zwischen zwei angrenzenden Halbleiterchips 10 gebildet werden.
  • In 10I und 10J sind die Abscheidung einer Metallpartikel 14 enthaltenden Paste 13 und das Sintern der Metallpartikel 14 dargestellt. Diese Prozesse sind den oben in Verbindung mit 3G und 3H beschriebenen Prozessen ähnlich. Es ist zu beachten, dass die Paste 13 auch über dem dielektrischen Material 11 abgeschieden wird, so dass die nach dem Sinterprozess erhaltene gesinterte Metallschicht 21 mit dem dielektrischen Material 11 überlappt.
  • Nach dem Sinterprozess werden die Halbleiterchips 10 und die Schicht aus dielektrischem Material 11 von dem Träger 30 abgelöst, wie in 10K dargestellt. Die Ablösung von dem Träger 30 kann wieder durch eine geeignete Wärmebehandlung ausgeführt werden.
  • Die Dicke der Metallschicht 20 kann durch Abscheiden einer weiteren Metallschicht 51 auf die Metallschicht 20 vergrößert werden, wie in 10L dargestellt. Zu diesem Zweck kann die die Metallpartikel 14 enthaltende Paste 13 auf die Metallschicht 20 abgeschieden werden und die Partikel 14 können gesintert werden. Bei einer Ausführungsform kann die Metallschicht 51 galvanisch unter Verwendung der Metallschicht 20 als Keimschicht abgeschieden werden. Die Metallschicht 51 kann eine beliebige gewünschte Dicke im Bereich von 10 μm bis zu einigen 100 Mikrometern aufweisen.
  • Wie in 10M dargestellt, können die Metallschichten 20 und 51 strukturiert werden, um die Drain-, Source- und Gate-Elektroden 15, 17 und 18 der Halbleiterchips 10 elektrisch voneinander zu isolieren. Die Strukturierung der Metallschichten 20 und 51 kann durch fotolithografische Verfahren, Ätzverfahren und/oder Lasertechniken ausgeführt werden. Durch Strukturieren der Metallschichten 20 und 51 werden die externen Kontaktstellen 34, 35 und 36 erzeugt, die von außerhalb der Anordnung 1000 aus zugänglich sind und somit das Herstellen eines elektrischen Kontakts mit den Drain-, Source- und Gate-Elektroden 15, 17 bzw. 18 erlauben. Auf die externen Kontaktstellen 34 bis 36 können Lotabscheidungen platziert werden (nicht dargestellt).
  • Wie in 10N dargestellt, werden die Anordnungen 1000 durch Trennen des dielektrischen Materials 11 und der Metallschicht 21 zum Beispiel durch Sägen, Schneiden, Fräsen, Ätzen oder einen Laserstrahl voneinander getrennt.
  • Für Fachleute ist offensichtlich, dass die in 10N dargestellte Anordnung 1000 und ihre Herstellung wie oben beschrieben nur ein Ausführungsbeispiel sein sollen und viele Varianten möglich sind. Zum Beispiel sind dieselbe oder eine ähnliche Variante wie in 5 dargestellt und dieselbe oder eine ähnliche Aufbringung wie in 6 dargestellt möglich.
  • Ferner können bei dem in 10B dargestellten Verfahrensprozess die Halbleiterchips 10 so auf dem Träger 30 montiert werden, dass ihre ersten Seiten 16 dem Träger 30 zugewandt sind. In diesem Fall kann an einem Punkt während des Herstellungsprozesses die gesinterte Metallschicht 21 strukturiert werden.
  • Es kann auch vorgesehen werden, dass nach dem Strukturieren der Metallschichten 20 und 51 die Lücken zwischen den externen Kontaktstellen 34 bis 36 mit einem dielektrischen Material 52 gefüllt werden. Eine solche Anordnung 1100 ist schematisch in 11 dargestellt. Das dielektrische Material 52 kann zum Beispiel ein durch einen geeigneten Vergussprozess aufgebrachtes Gussmaterial oder eine durch Lamination aufgebrachte Folie sein.
  • 12 zeigt ein Bild einer Oberfläche gesinterter Partikel, die zur Herstellung der hier beschriebenen Anordnungen verwendet werden können. Die Partikel bestanden aus Kupfer und das Bild wurde durch ein Rasterelektronenmikroskop erhalten.
  • 13 und 14 zeigen Bilder von Querschnitten der Halbleiterchips 60 mit auf ihren oberen Oberflächen angeordneten gesinterten Metallpartikeln 61. Die Bilder wurden durch Verwendung eines optischen Lichtmikroskops erhalten.
  • Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung möglicherweise mit Bezug auf nur eine von mehreren Implementierungen offenbart wurde, kann ein solches Merkmal oder ein solcher Aspekt mit einem oder mehreren Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, so wie es für eine beliebige gegebene oder konkrete Anwendung erwünscht und vorteilhaft sein kann. So wie die Ausdrücke „enthalten”, „aufweisen”, „mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet wurden, sollen ferner solche Ausdrücke auf ähnliche Weise wie der Ausdruck „umfassen” einschließend sein. Ferner versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder vollintegrierten Schaltungen oder in Programmiermitteln implementiert werden können. Außerdem ist der Ausdruck „beispielhaft” lediglich als ein Beispiel gemeint, statt als Bestes oder Optimales. Außerdem versteht sich, dass hier abgebildete Merkmale und/oder Elemente der Klarheit und des leichteren Verständnisses halber mit konkreten Abmessungen relativ zueinander dargestellt werden und dass die tatsächlichen Abmessungen wesentlich von den hier dargestellten abweichen können.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken.

Claims (25)

  1. Verfahren, umfassend: Bereitstellen von mindestens zwei Halbleiterchips (10), Aufbringen eines dielektrischen Materials (11) auf die mindestens zwei Halbleiterchips (10), um die mindestens zwei Halbleiterchips aneinander zu befestigen (10), selektives Entfernen eines Teils des dielektrischen Materials (11) zwischen den mindestens zwei Halbleiterchips (10), um mindestens eine Aussparung (12) in dem dielektrischen Material (11) zu bilden, und Aufbringen einer Metallpartikel (14) umfassenden Paste (13) auf die mindestens eine Aussparung in dem dielektrischen Material (11).
  2. Verfahren nach Anspruch 1, wobei die Metallpartikel (14) umfassende Paste (13) ferner auf die mindestens zwei Halbleiterchips (10) und das dielektrische Material (11) aufgebracht wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei die mindestens zwei Halbleiterchips (10) nach dem Aufbringen der Metallpartikel (14) umfassenden Paste (13) auf die mindestens eine Aussparung (12) in dem dielektrischen Material (11) voneinander getrennt werden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die mindestens zwei Halbleiterchips (10) an einer ersten Metallschicht (20) vor dem Aufbringen des dielektrischen Materials (11) auf die mindestens zwei Halbleiterchips (10) angebracht werden.
  5. Verfahren nach Anspruch 4, wobei die mindestens zwei Halbleiterchips (10) durch Aufteilen der ersten Metallschicht (20) voneinander getrennt werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die mindestens zwei Halbleiterchips (10) über einem Träger (30) vor dem Aufbringen des dielektrischen Materials (11) auf die mindestens zwei Halbleiterchips (10) aufgebracht werden und der Träger (30) nach der Aufbringung des dielektrischen Materials (11) entfernt wird.
  7. Verfahren nach Anspruch 6, wobei eine zweite Metallschicht auf eine Seite des dielektrischen Materials (11), die durch Entfernen des Trägers (30) freigelegt wird, aufgebracht wird.
  8. Verfahren nach Anspruch 7, wobei die zweite Metallschicht strukturiert wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei mindestens 50% der Metallpartikel (14) Abmessungen von weniger als 100 nm aufweisen.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallpartikel (14) nach dem Aufbringen der Metallpartikel (14) umfassenden Paste (13) auf die mindestens eine Aussparung (12) in dem dielektrischen Material (11) erhitzt werden.
  11. Verfahren nach Anspruch 10, wobei die Metallpartikel (14) auf eine Temperatur von unter 300°C erhitzt werden.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Metallpartikel (14) gesintert werden.
  13. Verfahren nach Anspruch 12, wobei ein Teil der Metallpartikel (14) nach dem Sintern der Metallpartikel (14) entfernt wird.
  14. Verfahren nach einem der vorhergehenden Ansprüche, wobei die die Metallpartikel (14) umfassende Paste (13) auf Kontaktelemente der mindestens zwei Halbleiterchips (10) selektiv aufgebracht wird.
  15. Verfahren nach einem der vorhergehenden Ansprüche, wobei jeder der mindestens zwei Halbleiterchips (10) eine erste Seite (16), die ein erstes Kontaktelement (15) umfasst, und eine der ersten Seite (16) gegenüberliegende zweite Seite (19), die ein zweites Kontaktelement (17) umfasst, aufweist.
  16. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Paste (13) eine Flüssigkeit umfasst, in der die Metallpartikel (14) dispergiert werden, wenn sie auf die mindestens eine Aussparung (12) in dem dielektrischen Material (11) aufgebracht werden.
  17. Verfahren nach einem der vorhergehenden Ansprüche, wobei Halbleitermaterial der mindestens zwei Halbleiterchips (10) durch Ätzen nach dem Aufbringen des dielektrischen Materials (11) auf die mindestens zwei Halbleiterchips (10) entfernt wird.
  18. Verfahren nach einem der vorhergehenden Ansprüche, wobei das dielektrische Material (11) durch Vergießen, Dispensieren oder Laminieren aufgebracht wird.
  19. Verfahren, umfassend: Bereitstellen von mindestens zwei Halbleiterchips (10), Aufbringen eines dielektrischen Materials (11) auf die mindestens zwei Halbleiterchips (10), um die mindestens zwei Halbleiterchips (10) aneinander anzubringen, selektives Entfernen eines Teils des dielektrischen Materials (11) zwischen den mindestens zwei Halbleiterchips (10), um mindestens eine Aussparung (12) in dem dielektrischen Material (11) zu bilden, Aufbringen einer Metallpartikel (14) umfassenden Paste (13) auf die mindestens eine Aussparung (12) in dem dielektrischen Material (11), Erhitzen der Metallpartikel (14), und Trennen der mindestens zwei Halbleiterchips (10) voneinander.
  20. Verfahren nach Anspruch 19, wobei die Metallpartikel (14) auf eine Temperatur von unter 300°C erhitzt werden.
  21. Verfahren nach Anspruch 19 oder 20, wobei die Metallpartikel (14) gesintert werden, wenn sie erhitzt werden.
  22. Anordnung (200–1100), umfassend: einen Halbleiterchip (10) mit einem ersten Kontaktelement (15) auf einer ersten Seite (16) des Halbleiterchips (10) und einem zweiten und dritten Kontaktelement (17, 18) auf einer der ersten Seite (16) gegenüberliegenden zweiten Seite (19) des Halbleiterchips (10), eine auf die erste Seite (16) des Halbleiterchips (10) aufgebrachte erste Metallschicht, und ein Verbindungselement, das sich von der ersten Metallschicht in Richtung der zweiten Seite (19) des Halbleiterchips (10) erstreckt, wobei das Verbindungselement gesinterte Metallpartikel (14) umfasst.
  23. Anordnung (200–1100) nach Anspruch 22, wobei die erste Metallschicht gesinterte Metallpartikel (14) umfasst.
  24. Anordnung (200–1100) nach Anspruch 22 oder 23, wobei eine zweite Metallschicht auf die zweite Seite (19) des Halbleiterchips (10) aufgebracht wird und gesinterte Metallpartikel (14) umfasst.
  25. Anordnung (200–1100) nach einem der Ansprüche 22 bis 25, wobei der Halbleiterchip (10) ein Leistungshalbleiterchip ist.
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