DE102007018010A1 - Verfahren zum Plasmaätzen mit Mustermaske - Google Patents

Verfahren zum Plasmaätzen mit Mustermaske Download PDF

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Abstract

Die vorliegende Erfindung liefert ein Verfahren zum Plasmaätzen mit Mustermaske. Es gibt zwei unterschiedliche Vorrichtungen in den zwei Abschnitten eines Wafers, umfassend Silizium und Galliumarsenid (GaAs). Der Siliziumabschnitt ist zur allgemeinen Halbleiterfunktion. Und der GaAs-Abschnitt ist eine RF-Vorrichtung. Das Material des Blocks im Silizium ist gewöhnlicherweise Metall, und Metalloxid wird gewöhnlicherweise auf den Blöcken gebildet. Das Metalloxid ist für das weitere Verfahren unerwünscht; daher sollte es durch Plasmaätzverfahren entfernt werden. Eine Folie wird an der Oberfläche des Substrats angefügt, die den zu ätzenden Bereich exponiert. Dann wird eine Maske an der Folie angefügt und ausgerichtet, was daher den Bereich, der geätzt werden muss, exponiert. Dann wird ein Plasmatrockenätzen auf dem Substrat zum Entfernen des Metalloxids beaufschlagt.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Diese Erfindung betrifft ein Ätzverfahren für einen Baugruppenaufbau (package assembly) und insbesondere ein Verfahren zum Plasmaätzen mit einer Mustermaske.
  • 2. Beschreibung des Stands der Technik
  • Bei Verfahren zur Herstellung von Halbleitern ist es notwendig, die Dünnschichten, die zuvor abgeschieden worden sind, und/oder das Substrat selbst zu ätzen. Im allgemeinen gibt es zwei Klassen von Ätzverfahren, d. h.: Nassätzen und Trockenätzen. Beim Nassätzen wird das Material aufgelöst, wenn es in einer chemischen Lösung eingetaucht wird, während beim Trockenätzen das Material zerstäubt oder aufgelöst wird unter Verwendung von reaktiven Ionen oder Plasma. Ein Nachteil des Nassätzens ist das Unterschneiden, das durch die Isotropie der Ätzung verursacht wird. Der Zweck des Trockenätzens besteht darin, eine anisotrope Ätzung zu erzeugen – was bedeutet, daß die Ätzung unidirektional ist. Eine anisotrope Ätzung ist für einen Mustertransfer hoher Genauigkeit entscheidend.
  • Die Fluorionen werden im elektrischen Feld beschleunigt, was sie veranlaßt, auf die Oberfläche der Probe oder den Ätzbereich zu stoßen, wo sie mit Siliziumdioxid kombinieren und dann verteilt werden. Da das elektrische Feld Ionen in Richtung auf die Oberfläche beschleunigt, ist das durch diese Ionen verursachte Ätzen viel vorherrschender als das Ätzen von Radikalen – Ionen, die sich in verschiedene Richtungen bewegen, so daß das Ätzen anisotrop ist. Beim trockenen Ätzverfahren wird eine harte Maske verwendet, um bestimmte Bereiche gegenüber dem Ätzen zu schützen, lediglich exponierend die Bereiche, die für das Ätzen gewünscht sind. Herkömmlicherweise verwendet RIE oder Plasmaätzen Fotolack als ein Ätzmuster.
  • Das Ätzen für einen Baugruppenaufbau ist ziemlich verschieden von einem Ätzen für die Bildung von Chips. Ein bestimmtes Verfahren kann eingeführt werden, um das auf dem Metallblock (metal pad) gebildete native Oxid zu entfernen. Typischerweise ist es wahrscheinlich, daß unerwünschte Material durch Nassätzen zu entfernen, wenn der Wafer eine im allgemeinen darauf gebildete Vorrichtung auf Siliziumbasis einschließt. Wenn jedoch ein zu montierender Wafer (wafer to be packaged) oder ein Substrat unterschiedliche Vorrichtungsspezies einschließt, schließt beispielsweise einer einen Aluminiumblock und ein anderer einen Goldblock ein. Wie bekannt ist, wird Oxid sehr wahrscheinlich auf dem Aluminiumblock gebildet. Somit ist ein Ätzen notwendig, um das darauf gebildete Oxid zu entfernen. Jedoch wird ein pauschales Ätzen oder ein Nassätzen den Teil des Wafers ohne die Oxidbildung beschädigen, beispielsweise den Goldblock. Das herkömmliche Verfahren wird verursachen, daß der Goldblock beschädigt wird, wenn das pauschale Ätzen für den Baugruppenaufbau durchgeführt wird. Ferner ist es schwierig, die Quantität des Ausstoßes effektiv zu erhöhen. Ein neues Verfahren für den Baugruppenaufbau ist daher erwünscht, um diese Probleme zu überwinden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Der Hauptzweck der vorliegenden Erfindung liegt darin, ein Verfahren zum Plasmaätzen mit Mustermaske zum Montieren (packaging) eines Wafers anstelle eines einzelnen Chips bereitzustellen. Die Mustermaske wird an einer Folie angefügt, die an einem Wafer mit einer ersten Vorrichtung und einer zweiten Vorrichtung gebildet ist, zum Exponieren lediglich der Bereiche, die zum Ätzen gewünscht sind. Es werden keine Expositions- oder Entwicklungsschritte für die Mustermaske benötigt. Daher liegt der Vorteil der vorliegenden Erfindung darin, ein vereinfachtes Verfahren zum Plasma- oder RIE-Ätzen bereitzustellen, welches die Quantität des Ausstoßes effektiv verbessert.
  • Daneben ist ein weiterer Vorteil der vorliegenden Erfindung, daß die vorliegende Erfindung ein Trockenätzsystem mit einem Maskenanfügungsmodul bereitstellt, welches kostengünstiger ist als ein PR-Beschichtungsmodul. Das PR-Beschichtungsverfahren schließt ferner ein schwieriges Backen zum Trocknen des Wassers ein, daher dauert ein herkömmliches PR-Verfahren länger.
  • Die vorliegende Erfindung kann für das Entfernen einer Schicht beaufschlagt werden, aus Material, das auf einem Bereich eines Signalrohchips (signal die) gebildet ist. Ferner ist das zu entfernende Material nicht auf Oxid begrenzt, jedes unerwünschte Material könnte durch die vorliegende Erfindung entfernt werden. Beispielsweise kann die vorliegende Erfindung eingesetzt werden, um eine unerwünschte Beschichtung auf einem CMOS-Sensor zu entfernen.
  • Der Hauptzweck der vorliegenden Erfindung liegt darin, ein Ätzverfahren bereitzustellen, das umfaßt: Bereitstellen einer Maske mit einer darauf gebildeten Pufferfolie, wobei die Maske wenigstens eine Luftöffnung aufweist, die durch die Maske zur Pufferschicht hin gebildet ist; Anfügen der Maske an einem Wafer über die Pufferfolie, um einen Bereich des Wafers abzudecken, damit die wenigstens eine Luftöffnung einen zu ätzenden Bereich exponiert, wobei der Wafer einen Bereich auf Siliziumbasis und einen Bereich auf GaAs-Basis einschließt, und wobei der Wafer einen Rohchip mit wenigstens einem Bereich zum Ätzen einschließt; wobei das Material der Pufferfolie elastisches Material einschließt, beispielsweise Silikonharz, elastisches PU, poröses PU, Acrylkautschuk, Blauband (blue tape), UV-Band, Polyimid (PI), Polyester (PET) oder Polypropylen (BOPP); das Material der Maske kann nichtleitfähiges Material sein; und Durchführen einer Trockenätzung durch die wenigstens eine Luftöffnung, und wobei das Trockenätzen ein Plasmaätzen einschließt.
  • Ein weiterer Zweck der vorliegenden Erfindung liegt darin, ein Trockenätzsystem bereitzustellen, wobei das Trockenätzsystem Plasmaätzsystem oder reaktives Ionenätzsystem (RIE) umfaßt, wobei das Trockenätzsystem umfaßt: Eine Steuereinheit zum Steuern des Trockenätzsystems; eine Energiequelle, die mit der Steuereinheit gekoppelt ist, um eine Vorspannung (bias) zum Erzeugen von Plasma bereitzustellen; einen Eingabe- und Einstellabschnitt, der mit der Steuereinheit zum Eingeben und Einstellen von Verfahrensbedingungen gekoppelt ist; eine Vakuumeinheit, die mit der Steuereinheit gekoppelt ist, um eine Kammer eines verarbeiteten Wafers zu evakuieren; und ein Maskenanfügungsmodul, das mit der Steuereinheit gekoppelt ist, um eine Maske an dem verarbeiteten Wafer anzufügen und auszurichten, und wo bei die Maske nicht-leitfähiges Material einschließt, und wobei die Maske Luftöffnungen und eine darauf gebildete Pufferschicht einschließt.
  • Schließlich liefert die vorliegende Erfindung ebenfalls ein Trockenätzsystem, welches umfaßt: Ein Plasmaätzsystem, wobei das Plasmaätzsystem ein reaktives Ionenätzsystem (RIE) umfaßt; und ein Maskenanfügungsmodul, das mit dem Plasmaätzsystem gekoppelt ist, um eine Maske an einem verarbeiteten Wafer in einer Kammer anzufügen und auszurichten, wobei das Material der Maske nicht-leitfähiges Material einschließt. Daneben schließt die Maske Luftöffnungen und eine darauf gebildete Pufferschicht ein.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen Aufgaben und weitere Merkmale und Vorteile der vorliegenden Erfindung werden nach dem Lesen der folgenden detaillierten Beschreibung offensichtlicher werden, wenn sie in Verbindung mit den Zeichnungen gelesen wird, in denen:
  • 1A1D ein Diagramm eines Trockenätzverfahrens der vorliegenden Erfindung ist;
  • 1E ein Diagramm eines Trockenätzverfahrens einer weiteren Ausführungsform der vorliegenden Erfindung ist;
  • 2 ein Blockdiagramm eines RIE-Ätzsteuersystems der vorliegenden Erfindung ist.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Einige Musterausführungsformen der Erfindung werden nun in größerem Detail beschrieben. Nichtsdestotrotz sollte es erkannt werden, daß die vorliegende Erfindung in einem breiten Bereich anderer Ausführungsformen außer den explizit beschriebenen ausgeführt werden kann, und der Umfang der vorliegenden Erfindung ist ausdrücklich nicht begrenzt, außer auf das, was in den beigefügten Ansprüchen spezifiziert ist. Die Komponenten der unterschiedlichen Elemente sind nicht maßstabsgetreu gezeigt. Einige Abmessungen der in Beziehung stehenden Komponenten sind vergrößert, und bedeutungslose Bereiche sind nicht gezeigt, um eine klarere Beschreibung und ein besseres Verständnis der vorliegenden Erfindung bereitzustellen.
  • Die vorliegende Erfindung offenbart ein Verfahren zum Plasmaätzen. Serielle Schritte des Verfahrens sind in 1A bis 1D separat gezeigt. Zunächst wird ein Wafer wie in 1A gezeigt bereitgestellt, welcher Wafer wenigstens zwei unterschiedliche Bereiche 1 und 2 auf dem Wafer einschließt, wobei die Materialien der Bereiche 1 und 2 Silizium bzw. Galliumarsenid (GaAs) sein können. Die Bereiche 1 und 2 werden zum Bilden von zwei unterschiedlichen Vorrichtungsspezies verwendet. Beispielsweise kann der Siliziumbereich 2 ein herkömmliches Halbleitersubstrat sein, während das GaAs-Substrat 1 gewöhnlicherweise zur Herstellung einer RF-Vorrichtung ist.
  • Das Bindungsblockmaterial (bonding block material) wird ausgewählt gemäß dem Typ der Vorrichtung. Beispielsweise weist die Vorrichtung auf Siliziumbasis einen Aluminiumblock auf, und das Material für die RF-Vorrichtung ist Gold. In der Veranschaulichung sind die Bindungsblöcke 3a, 3b und die Blöcke 4a, 4b auf der Oberseite des GaAs-Bereichs 1 und des Siliziumbereichs 2, getrennt zur Drahtverbindung, gebildet. Typischerweise ist das Material der Blöcke 4a und 4b Metall, wie Aluminium, während das Material der Blöcke 3a und 3b Gold ist. Metalloxid wird wahrscheinlich auf der Oberfläche von Aluminiumblöcken 4a und 4b gebildet. Das native Oxid muß durch Ätzen während des Baugruppenaufbaus entfernt wer den. Wie zuvor erwähnt, werden das pauschale Ätzen und das Nassätzen durch herkömmliche Verfahren Nebeneffekte induzieren.
  • Eine Pufferfolie 5 mit Muster wird anschließend an dem Boden der Maske 6 angefügt, wie es in 1B gezeigt ist. Das Muster der Pufferfolie 5 wird mit dem Muster der Maske 6 ausgerichtet. Die Pufferfolie 5 ist bevorzugt hergestellt aus isolierendem Material, welches einschließt: Silikonharz, elastisches PU, poröses PU, Acrylkautschuk, Blauband oder UV-Band, Polyimid (PI), Polyester (PET) und Polypropylen (BPOPP). Die Pufferfolie 5 weist Viskositäts- oder Hafteigenschaften auf zum Anfügen der Maske 6 an dem Wafer, und die Pufferfolie 5 wird durch ein Druck-, Beschichtungs-, Bohr-(tapping) oder Formungsverfahren gebildet.
  • Die Maske 6 wird an der Oberfläche des Wafers über die Pufferfolie 5 angefügt, wie es in 1C gezeigt ist, wobei die Maske 6 und die Pufferfolie 5 Luftöffnungen aufweisen, um den Bereich auf Siliziumbasis zu exponieren bzw. den Bereich auf GaAs-Basis abzudecken. In der Ausführungsform der vorliegenden Erfindung exponiert die Maske 6 die Aluminiumblöcke 4a und 4b. Die Pufferfolie 5 wird zwischen der Maske 6 und dem Wafer gebildet, daher wird die Maske 6 nicht direkt am Wafer zum Schutz der Oberfläche des Wafers angefügt. Die Pufferfolie 5 kann zum Schutz der Oberfläche des Bereichs auf GaAs-Basis verwendet werden, wo ein Ätzen nicht gewünscht wird. Es sollte erwähnt werden, daß die Maske 6 von der Fotomaske für eine Lithographie verschieden ist. Die Ionen können durch die Maske 6 über die Luftöffnung passieren, nicht wie bei einer herkömmlichen Fotomaske, sie schließt ein transparentes Material ein, das zur Öffnung ausgerichtet ist, damit die Bestrahlung hindurchgelangen kann. Die Luftöffnungen der Mustermaske 6 sind mit den Aluminiumblöcken 4a und 4b in der Ausführungsform der vorliegenden Erfindung ausgerichtet und exponieren diese. Ein Maskenanfügungsmodul 27 (2) wird zum Anfügen der Maske 6 an dem Wafer verwendet.
  • Trockenätzen wird beispielsweise durchgeführt durch Beaufschlagen von Plasma 7 auf die Bereiche 1 und 2, wie es in 1D gezeigt ist, zum Entfernen von Metalloxid auf den Aluminiumblöcken 4a und 4b. Bevorzugt wird das Trockenätzen durch RIE-Ätzer, Elektroncyclotronresonanzplasma, induktiv gekoppelte Plasmaätzer, Heliconwellenplasmaätzer oder Clusterplasmaverfahren bereitgestellt. Die zuvor erwähnte Ätzvorrichtung schließt Maskenanfügungsmodul 27 ein.
  • Die Maske 6 und die Pufferfolie 5 können in einer Ausführungsform der vorliegenden Erfindung ebenfalls auf der Oberfläche eines einzelnen Rohchips 8 gebildet werden, wie es in 1E gezeigt ist. Daher exponiert die Maske 6 den Bereich des Rohchips 8, der durch Plasma 7 zu ätzen ist und deckt den Bereich des Rohchips 8 zum Schutz ab.
  • Daher liefert die vorliegende Erfindung ein Entfernungsverfahren von unerwünschtem Material für einen Baugruppenaufbau. Die Maske 6 mit Luftöffnung ist an dem Substrat angefügt, um den Teil des Substrats zu exponieren, der durch Plasma zu ätzen ist, und um den Teil des Substrats zu schützen, der durch die Maske 6 abgedeckt ist. Alternativ ist das zu entfernende Material nicht auf Oxid begrenzt, jedes unerwünschte Material könnte durch die vorliegende Erfindung entfernt werden. Beispielsweise kann die vorliegende Erfindung in der Anwendung für CMOS-Sensoren eingesetzt werden, um eine unerwünschte Schicht, wie eine Beschichtung auf dem Bereich außer dem Linsenbereich, zu entfernen.
  • 2 zeigt ein Blockdiagramm eines Plasmatrockenätzsystems gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Das Trockenätzsystem umfaßt eine Steuereinheit 20, ein Steuerventil 21, eine Vorspannungshochfrequenzenergiequelle 22, einen Eingabe- und Einstellabschnitt 23, eine Hochfrequenzenergiequelle zur Erzeugung von Plasma 24, eine Vakuumausrüstung 25, ein Vakuumwechselventil 26 und ein Maskenanfügungsmodul 27. Die Steuereinheit 20 umfaßt üblicherweise ein Computersystem. Das Steuerventil 21 wird durch die Steuereinheit 20 gesteuert, um alternierend die Steuergase in der Atmosphäre der Vaku umplasmakammer zwischen einem Ätzgas und einem Abscheidungsgas hin- und herzuschalten, wodurch alternierend das Ätzen des Siliziumsubstrats durchgeführt wird. Und wenn die Prozessgase hin- und hergeschaltet werden, steuert die Steuereinheit 20 das Vakuumwechselventil 26 und die Steuerventile 21, um so die Vakuumplasmakammer durch die Vakuumausrüstung 25 zu evakuieren, wodurch ein Innendruck gleich oder kleiner als 10–2 Pa wird. Im allgemeinen schließt die Vakuumausrüstung 25 eine Trocken- und Turbopumpe ein. Somit wird das Prozessgas (Ätzgas), dessen Verwendung gerade beendet worden ist, in ausreichender Weise abgezogen.
  • Ferner stellt die Steuereinheit 20 die Hochfrequenzenergie 24 (Spannung) und die Vorspannungsenergie (Spannung) 22 zur Erzeugung von Plasmas basierend auf den vorgegebenen Bedingungen ein, die aus dem Eingabe- und Einstellabschnitt 23 eingegeben worden sind, wodurch die Zeit für das Ätzverfahren, das Abscheidungsverfahren und das Evakuierungsverfahren gesteuert werden und ebenso die Flußgeschwindigkeit des Ätzgases und des Abscheidungsgases. Das Trockenätzsystem gemäß der vorliegenden Erfindung umfaßt ferner ein Maskenanfügungsmodul 27, das mit der Steuereinheit 20 gekoppelt ist, zum Anfügen und Ausrichten der Maske auf der Oberfläche der Pufferfolie 5 vor dem Ätzen.
  • Gemäß der obigen Beschreibung liefert die vorliegende Erfindung ein Trockenätzsystem umfassend ein Maskenanfügungsmodul, das mit der Steuereinheit 20 zum Anfügen und Ausrichten der Maske auf der Oberflächenfolie gekoppelt ist, um einen Bereich zum Ätzen zu exponieren. Das Verfahren mit der Mustermaske ist einfacher und leichter als herkömmliche Verfahren. Die Produktionsmenge kann effektiv verbessert werden.
  • Obwohl spezifische Ausführungsformen veranschaulicht und beschrieben worden sind, ist es für Fachleute auf dem Gebiet offensichtlich, daß verschiedene Modifikationen durchgeführt werden können, ohne von dem abzuweichen, was einzig durch die beigefügten Ansprüche als eingrenzend beabsichtigt ist.

Claims (10)

  1. Ätzverfahren, welches umfaßt: Bereitstellen einer Maske mit einer darauf gebildeten Pufferfolie, wobei die Maske wenigstens eine Luftöffnung aufweist, die durch die Maske zur Pufferschicht hin gebildet ist; Anfügen der Maske an einem Wafer über den Pufferfilm, um einen Bereich des Wafers abzudecken, damit die wenigstens eine Luftöffnung einen zu ätzenden Bereich exponiert; und Durchführen einer Trockenätzung durch die wenigstens eine Luftöffnung.
  2. Ätzverfahren nach Anspruch 1, wobei der Wafer einen Bereich auf Siliziumbasis und einen Bereich auf GaAs-Basis einschließt.
  3. Ätzverfahren nach Anspruch 1, wobei die Pufferfolie Silikonharz, elastisches PU, poröses PU, Acrylkautschuk, Blauband, UV-Band, Polyimid (PI), Polyester (PET), Polypropylen (BOPP) oder die Kombinationen derselben einschließt.
  4. Ätzverfahren nach Anspruch 1, wobei das Material der Maske nicht-leitfähiges Material einschließt.
  5. Trockenätzsystem, welches umfaßt: eine Steuereinheit zum Steuern des Trockenätzsystems; eine Energiequelle, die mit der Steuereinheit gekoppelt ist, um Vorspannung zum Erzeugen von Plasma bereitzustellen, einen Eingabe- und Einstellabschnitt, der mit der Steuereinheit gekoppelt ist, zum Eingeben und Einstellen von Verfahrensbedingungen; eine Vakuumeinheit, die mit der Steuereinheit gekoppelt ist, um eine Kammer eines verarbeiteten Wafers zu evakuieren; und ein Maskenanfügungsmodul, das mit der Steuereinheit gekoppelt ist, um eine Maske an dem verarbeiteten Wafer anzufügen und auszurichten.
  6. Trockenätzsystem nach Anspruch 5, wobei das Trockenätzsystem Plasmaätzsystem oder reaktives Ionenätzsystem (RIE) umfaßt.
  7. Trockenätzsystem nach Anspruch 5, wobei die Maske darin gebildete Luftöffnungen und eine darauf gebildete Pufferschicht einschließt, wobei das Material der Maske nichtleitfähiges Material einschließt.
  8. Trockenätzsystem, welches umfaßt: ein Plasmaätzsystem; und ein Maskenanfügungsmodul, das mit dem Plasmaätzsystem gekoppelt ist, um eine Maske an einem verarbeiteten Wafer in einer Kammer anzufügen und auszurichten.
  9. Trockenätzsystem nach Anspruch 8, wobei das Plasmaätzsystem ein reaktives Ionenätzsystem (RIE) umfaßt.
  10. Trockenätzsystem nach Anspruch 8, wobei die Maske darauf gebildete Luftöffnungen und eine darauf gebildete Pufferschicht einschließt.
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TW (1) TW200743153A (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070262051A1 (en) * 2006-05-12 2007-11-15 Advanced Chip Engineering Technology Inc. Method of plasma etching with pattern mask
CN102590924B (zh) * 2011-01-07 2014-08-20 志圣工业股份有限公司 导光板制造方法、导光板及罩板
US8703581B2 (en) * 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
CN102593016A (zh) * 2012-03-20 2012-07-18 中国科学院微电子研究所 一种在柔性基板上安装薄芯片的方法
CN205122531U (zh) * 2014-10-14 2016-03-30 科闳电子股份有限公司 用于等离子反应室元件表面处理的遮蔽装置
US10020262B2 (en) * 2016-06-30 2018-07-10 Intel Corporation High resolution solder resist material for silicon bridge application
KR20210076043A (ko) * 2018-10-23 2021-06-23 에이치제트오 인코포레이티드 코팅된 기판의 플라즈마 애싱
CN115724591B (zh) * 2021-08-31 2024-09-06 广东小天才科技有限公司 基于电场控制的微孔加工方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4938841A (en) 1989-10-31 1990-07-03 Bell Communications Research, Inc. Two-level lithographic mask for producing tapered depth
JP2817664B2 (ja) * 1995-04-24 1998-10-30 日本電気株式会社 半導体装置の製造方法
JPH09306901A (ja) * 1996-05-17 1997-11-28 Nec Corp 半導体装置の製造方法
US7195663B2 (en) * 1996-10-30 2007-03-27 Idatech, Llc Hydrogen purification membranes, components and fuel processing systems containing the same
US6152995A (en) * 1999-03-22 2000-11-28 Idatech Llc Hydrogen-permeable metal membrane and method for producing the same
US5807787A (en) * 1996-12-02 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing surface leakage current on semiconductor intergrated circuits during polyimide passivation
US7591539B2 (en) * 1997-07-15 2009-09-22 Silverbrook Research Pty Ltd Inkjet printhead with narrow printing zone
KR19990018634A (ko) * 1997-08-28 1999-03-15 구본준 반도체 소자 제조방법
US6580035B1 (en) * 1998-04-24 2003-06-17 Amerasia International Technology, Inc. Flexible adhesive membrane and electronic device employing same
US6316289B1 (en) * 1998-11-12 2001-11-13 Amerasia International Technology Inc. Method of forming fine-pitch interconnections employing a standoff mask
US6767389B2 (en) * 1999-03-22 2004-07-27 Idatech, Llc Hydrogen-selective metal membranes, membrane modules, purification assemblies and methods of forming the same
US6449038B1 (en) * 1999-12-13 2002-09-10 Applied Materials, Inc. Detecting a process endpoint from a change in reflectivity
US6417109B1 (en) 2000-07-26 2002-07-09 Aiwa Co., Ltd. Chemical-mechanical etch (CME) method for patterned etching of a substrate surface
US6984576B1 (en) * 2000-10-13 2006-01-10 Bridge Semiconductor Corporation Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip
KR100506663B1 (ko) * 2000-12-26 2005-08-10 마츠시타 덴끼 산교 가부시키가이샤 노광용 마스크, 그 제조방법 및 노광방법
JP2002203851A (ja) * 2001-01-05 2002-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
KR100364814B1 (ko) * 2001-02-28 2002-12-16 주식회사 하이닉스반도체 반도체소자의 트랜치 형성방법
DE10121181B4 (de) * 2001-04-30 2014-12-04 Infineon Technologies Ag Stencilmaske für Hoch- und Ultrahochenergieimplantation und Verfahren zur Herstellung dieser Stencilmaske
US6463633B1 (en) * 2001-05-14 2002-10-15 Avery Dennison Corporation Stretchable tape
WO2003054929A2 (de) * 2001-12-21 2003-07-03 Aixtron Ag Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat
US6899798B2 (en) * 2001-12-21 2005-05-31 Applied Materials, Inc. Reusable ceramic-comprising component which includes a scrificial surface layer
JP4032909B2 (ja) * 2002-10-01 2008-01-16 ソニー株式会社 有機発光表示装置の製造方法
US7700707B2 (en) * 2002-10-15 2010-04-20 Exxonmobil Chemical Patents Inc. Polyolefin adhesive compositions and articles made therefrom
JP2004207385A (ja) * 2002-12-24 2004-07-22 Rohm Co Ltd マスク、その製造方法およびこれを用いた半導体装置の製造方法
EP1517166B1 (de) * 2003-09-15 2015-10-21 Nuvotronics, LLC Vorrichtungsgehäuse und Verfahren zu derer Prüfung und Herstellung
DE102004043737A1 (de) * 2004-09-09 2006-03-30 Siemens Ag Vorrichtung zum Erfassen des Gradienten eines Magnetfeldes und Verfahren zur Herstellung der Vorrichtung
KR20060095668A (ko) * 2005-02-28 2006-09-01 주식회사 코오롱 드라이 필름 포토 레지스트
KR100660604B1 (ko) * 2005-04-21 2006-12-22 (주)웨이브닉스이에스피 금속 박편을 이용한 수동 소자 및 반도체 패키지의제조방법
US20070262051A1 (en) * 2006-05-12 2007-11-15 Advanced Chip Engineering Technology Inc. Method of plasma etching with pattern mask
US7605466B2 (en) * 2007-10-15 2009-10-20 General Electric Company Sealed wafer packaging of microelectromechanical systems

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