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Die
Anmeldung beansprucht den Vorteil der koreanischen Patentanmeldung
Nr. 10-2006-0055800, eingereicht am 21. Juni 2006 beim koreanischen
Patentamt, wovon die Offenbarung hiermit durch Bezugnahme aufgenommen
ist.
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Die
Erfindung betrifft eine Flüssigkristallanzeigevorrichtung
und insbesondere eine Flüssigkristallanzeigevorrichtung
mit einer Funktion zum alleinigen Anzeigen eines Bilds in einem
Teilbereich auf einem Paneel, und ein Ansteuerungsverfahren desselben.
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Als
sich die Informationsgesellschaft entwickelte, erhöhten sich
die Anforderungen an einer Anzeigevorrichtung auf verschiedene Arten.
Folglich wurden verschiedene Flachpaneelanzeigevorrichtungen, wie
zum Beispiel Flüssigkristallanzeigevorrichtungen
(LCD), Plasmaanzeigepaneele (PDP) und Elektrolumineszenz-Anzeigevorrichtungen
(ELD) erforscht und einige werden bereits als Anzeigevorrichtungen
in verschiedenen Ausrüstungsgegenständen verwendet.
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Unter
ihnen werden Flüssigkristallanzeigevorrichtungen
am häufigsten
als tragbare Bildanzeigevorrichtungen verwendet aufgrund ihrer exzellenten
Bildqualität,
ihrem geringen Gewicht, ihrer flachen Bauform und ihrem geringen
Stromverbrauch, wodurch Kathodenstrahlröhren ersetzt werden. Die Flüssigkristallanzeigevorrichtungen
werden sowohl als Fernsehmonitore als auch für portable Zwecke, wie zum
Beispiel einem Monitor eines Notebook-Rechners, entwickelt.
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Kürzlich wurde,
um Herstellungskosten zu reduzieren, eine LCD eines Gate-auf-Glas-Typs (nachstehend
als „GOG" bezeichnet) vorgeschlagen. Hierbei
weist die GOG-LCD ein Flüssigkristallpaneel auf,
auf dem ein Gatetreiber montiert ist. Bei der GOG-LCD wird der Gatetreiber
gleichzeitig mit dem Flüssigkristallpaneel
hergestellt. Zusätzlich
kann die GOG-LCD ein Flüssigkristallpaneel
aufweisen, auf dem ein Datentreiber montiert ist. Die GOG-LCD wird nachstehend
unter Bezugnahme auf 1 beschrieben.
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Unter
Bezugnahme auf 1 weist eine herkömmliche
GOG-LCD-Vorrichtung
ein Flüssigkristallpaneel 2 auf,
auf dem ein Bild angezeigt wird. Das Flüssigkristallpaneel 2 weist
einen Anzeigebereich 22 und einen Gatetreiber 4 auf.
Der Gatetreiber 4 ist an einem Rand (linken Rand) einer
Seite des Anzeigebereichs 22 angeordnet, so dass er dem
Anzeigebereich 22 benachbart ist. Der Anzeigebereich 22 des
Flüssigkristallpaneels 2 weist
Dünnschichttransistoren
TFT auf, die jeweils in Pixelbereichen gebildet sind, die von einer
Mehrzahl von Gateleitungen (nicht gezeigt) und einer Mehrzahl von
Datenleitungen (nicht gezeigt) eingeteilt sind. Jeder der Dünnschichttransistoren
ist mit einer entsprechenden Datenleitung und Gateleitung elektrisch
gekoppelt. Der Gatetreiber 4 ist mit den jeweiligen Gateleitungen
in dem Anzeigebereich 22 elektrisch gekoppelt.
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Die
GOG-LCD aus 1 weist eine Schaltplatine 12 auf,
die mit dem Flüssigkristallpaneel 2 durch
Tape-Carrier-Packages (nachstehend als „TCP" bezeichnet) 7A bis 7C gekoppelt
ist. Entsprechende Datentreiber-IC-Chips (IC = integrierter Schaltkreis) 6A bis 6C sind
auf den TCPs 7A bis 7C montiert. Die Datentreiber-IC-Chips 6A bis 6C steuern
auf Multiplex-Weise eine Mehrzahl von Datenleitungen auf dem Flüssigkristallpaneel 2.
Damit das gemacht werden kann, sind die Datentreiber-IC-Chips 6A bis 6C mit
Teilen einer Mehrzahl von Datenleitungen auf dem Flüssigkristallpaneel 2 durch jeweils
entsprechende TCPs 7A bis 7C elektrisch gekoppelt.
Ein Zeitsteuerungsgerät 8 ist
auf der Schaltplatine 12 montiert. Das Zeitsteuerungsgerät 8 steuert
den Datentreiber 4 und die Datentreiber-IC-Chips 6A bis 6C.
Um das zu machen, sind die Zeitsteuerungsgeräte 8 auf der Schaltplatine 12 mit
den Datentreiber-IC-Chips 6A bis 6C auf den TCPs 7A bis 7C elektrisch
gekoppelt. Ferner ist das Zeitsteuerungsgerät 8 über einen
der TCPs 7A bis 7C mit dem Gatetreiber 4 auf
dem Flüssigkristallpaneel 2 elektrisch gekoppelt.
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Wie
in 2 gezeigt ist, weist der auf dem Flüssigkristallpaneel 2 montierte
Gatetreiber 4 eine Mehrzahl von Schieberegisterstufen S/R1
bis S/Rn auf, die voneinander abhängig miteinander gekoppelt sind.
Die gleiche Anzahl von Gateleitungen ist in dem Flüssigkristallpaneel 2 anwesend,
entsprechend der Anzahl von Schieberegisterstufen S/R1 bis S/Rn.
Ein von jedem der Schieberegisterstufen S/R1 bis S/Rn erzeugtes
Ausgabesignal wird an einen Eingabeanschluss einer nächsten Schieberegisterstufe
angelegt, so dass diese angesteuert wird. Ferner wird ein von jedem
der Schieberegisterstufen S/R1 bis S/Rn erzeugtes Ausgabesignal
an eine entsprechende Gateleitung angelegt. Wie in 3 gezeigt
ist, weisen Ausgabesignale der Schieberegisterstufen S/R1 bis S/Rn
ausschließlich
Freigabesignale auf, die nacheinander verzögert sind.
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Ein
Gatestartpuls GSP wird an einen Eingabeanschluss einer ersten Schieberegisterstufe
S/R1 der Schieberegisterstufen S/R1 bis S/Rn eingegeben, die abhängig voneinander
gekoppelt sind. Ein Schiebevorgang der Schieberegisterstufen S/R1
bis S/Rn wird gemäß dem Gatestartpuls
GSP durchgeführt.
Der Gatestartpuls GSP ist mit einem vertikalen synchronen Signal
synchron und weist eine Breite auf, die einer Zeitspanne eines horizontalen
Synchronsignals entspricht.
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Ferner
wird eines von zwei Taktsignalen C1 und C2 in die Schieberegisterstufen
S/R1 bis S/Rn eingegeben. Ein erstes Taktsignal C1 wird an ungeradzahlige
Schieberegisterstufen S/R1, S/R3, ..., S/Rn-1 eingegeben, während ein
zweites Taktsignal C2 an geradzahlige Schieberegisterstufen S/R2, S/R4,
... S/Rn eingegeben wird. Die beiden Taktsignale C1 und C2 weisen
zueinander invertierte Phasen auf. Im Gegensatz dazu werden wenigstens
3 Taktsignale (zum Beispiel 3 oder 4 Taktsignale) gemeinsam in die
Schieberegisterstufen S/R1 bis S/Rn eingegeben, oder ein Teil von
3 Taktsignalen kann selektiv daran angelegt werden. In diesem Fall
weisen die 3 Taktsignale eine Phase auf, die nacheinander verzögert ist.
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Die
Schieberegisterstufen S/R1 bis S/Rn speichern einen Gatestartpuls
GSP, der an einen Eingabeanschluss oder einen Ausgabeanschluss einer vorhergehenden
Schieberegisterstufe angelegt ist, in Antwort auf ein eingegebenes
Taktsignal C1 oder C2. Durch einen Speichervorgang der Schieberegisterstufen
S/R1 bis S/Rn, wie in 3 gezeigt ist, werden nacheinander
verschobene Gatesignale GL1 bis GLn entsprechend an eine Mehrzahl
von Gateleitungen auf dem Flüssigkristallpaneel 2 angelegt.
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Die
Gatesignale GL1 bis GLn von den Schieberegisterstufen S/R1 bis S/Rn
geben nacheinander die Mehrzahl von Gateleitungen auf dem Flüssigkristallpaneel 2 frei,
so dass nacheinander die Dünnschichttransistoren
Leitung für
Leitung eingeschaltet werden. Folglich werden nacheinander Datenspannungen
auf der Mehrzahl von Datenleitungen Leitung für Leitung an Pixel auf dem
Flüssigkristallpaneel 2 angelegt,
so dass ein Bild angezeigt wird.
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In
der LCD-Vorrichtung wird das Bild oft in einem Teil des Anzeigebereichs 22 des
Flüssigkristallpaneels 2 angezeigt.
Zum Beispiel kann das Bild in der Mitte des Anzeigebereichs 22 des
Flüssigkristallpaneels 2 angezeigt
werden. In diesem Fall sollte die GOG-LCD einen komplexe Steuerung
des Gatetreibers, der Datentreiber-IC-Chips 6A bis 6C und
des Zeitsteuerungsgeräts 8 durchführen, so
dass eine Datenspannung eines Schwarz-Pegels in einen Nicht-Bild-Abschnitt
des Anzeigebereichs 22 in dem Flüssigkristallpaneel 2 geschrieben
wird. Demzufolge erhöht
die GOG-LCD-Vorrichtung unnötigerweise den
Stromverbrauch.
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Folglich
ist die Erfindung auf eine Flüssigkristallanzeigevorrichtung
und ein Ansteuerungsverfahren derselben gerichtet, die eines oder
mehrere der Probleme aufgrund der Beschränkungen und Nachteile des Standes
der Technik im Wesentlichen überwinden.
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Folglich
ist es ein Ziel der Erfindung, eine Flüssigkristallanzeigevorrichtung
und ein Ansteuerungsverfahren davon bereitzustellen, die fähig sind, ein
Bild auf einem Teil eines Schirms leicht anzuzeigen.
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Es
ist ein weiteres Ziel der Erfindung, eine Flüssigkristallanzeigevorrichtung
und ein Ansteuerungsverfahren davon bereitzustellen, die fähig sind, ein
Bild ohne unnötigen
Stromverbrauch auf einem Teil eines Schirms leicht anzuzeigen.
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Zusätzliche
Vorteile, Ziele und Merkmale der Erfindung werden teilweise in der
folgenden Beschreibung erklärt
und werden teilweise für
Fachleute beim Studium des folgenden offensichtlich, oder können durch
Anwenden der Erfindung erlernt werden. Die Ziele und anderen Vorteile
der Erfindung können
durch die Struktur verwirklicht und erreicht werden, auf die insbesondere
in der Beschreibung und Ansprüchen
davon hingewiesen ist, sowie den angefügten Zeichnungen.
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Zum
Erreichen des obengenannten Ziels ist eine Flüssigkristallanzeigevorrichtung
vorgesehen, die aufweist: ein Flüssigkristallpaneel;
einen Gatetreiber, so dass Gatesignale an Gateleitungen auf dem
Flüssigkristallpaneel
angelegt werden; einen Datentreiber, so dass Datenspannungen an
Datenleitungen auf dem Flüssigkristallpaneel
angelegt werden; und ein Teil-Steuerungsgerät, so dass der Gatetreiber
gesteuert wird, dass ein Teil der an die Gateleitungen anzulegenden
Gatesignale abgefangen wird.
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Gemäß einem
weiteren Ausführungsbeispiel der
Erfindung ist eine Flüssigkristallanzeigevorrichtung
vorgesehen, die aufweist: ein Flüssigkristallpaneel;
einen Gatetreiber, so dass Gatesignale an Gateleitungen auf dem
Flüssigkristallpaneel
angelegt werden; einen Datentreiber, so dass Datenspannungen an
Datenleitungen auf dem Flüssigkristallpaneel angelegt
werden; ein Zeitsteuerungsgerät,
so dass Ansteuerungszeitpunkte des Gatetreibers und des Datentreibers
gesteuert werden und ein Pixeldatenstrom an den Datentreiber angelegt
wird; und ein Teil-Steuerungsgerät,
so dass der Gatetreiber gesteuert wird, dass ein Teil der an die
Gateleitungen anzulegenden Gatesignale abgefangen wird.
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Gemäß einem
weiteren Aspekt der Erfindung ist ein Ansteuerungsverfahren für eine Flüssigkristallanzeigevorrichtung
mit einem Gatetreiber zum Anlegen von Gatesignalen an Gateleitungen
auf einem Flüssigkristallpaneel
und einem Datentreiber zum Anlegen von Datenspannung an Datenleitungen auf
dem Flüssigkristallpaneel.
Das Verfahren weist den Schritt Steuern des Gatetreibers auf, so
dass er einen Teil der an die Gateleitungen anzulegenden Gatesignale
abfängt.
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Es
ist verständlich,
dass sowohl die vorangegangene allgemeine Beschreibung als auch
die folgende detaillierte Beschreibung der Erfindung beispielhaft
und erklärend
sind, und beabsichtigen, ein tieferes Verständnis der beanspruchten Erfindung
zu schaffen.
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Die
begleitenden Zeichnungen, die enthalten sind, um ein weiteres Verständnis der
Erfindung zu schaffen, in dieser Anmeldung enthalten sind und einen
Teil davon bilden, stellen Ausführungsbeispiele der
Erfindung dar und dienen zusammen mit der Beschreibung zum Erklären des
Prinzips der Erfindung.
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1 ist
ein Blockdiagramm, das eine herkömmliche
LCD zeigt;
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2 ist
ein Blockdiagramm, das einen in 1 gezeigten
Gatetreiber im Detail zeigt;
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3 ist
ein Zeitablaufdiagramm, das ein Ausgabesignal des in 1 gezeigten
Gatetreibers darstellt;
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4 ist
ein Blockdiagramm, das eine LCD gemäß einem Ausführungsbeispiel
der Erfindung zeigt;
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5 ist
ein Blockdiagramm, das einen in 4 gezeigten
Gatetreiber im Detail zeigt; und
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6 ist
ein Blockdiagramm, das ein in 5 gezeigtes
erstes Schieberegister im Detail zeigt.
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Nachstehend
werden bevorzugte Ausführungsbeispiele
gemäß der Erfindung
unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
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4 ist
ein Blockdiagramm, das eine LCD-Vorrichtung gemäß einem Ausführungsbeispiel der
Erfindung zeigt. Unter Bezugnahme auf 4 weist
die LCD-Vorrichtung gemäß einem
Ausführungsbeispiel
der Erfindung eine Schaltplatine 112 auf, die mit einem
Flüssigkristallpaneel 102 durch TCPs 107A bis 107C gekoppelt
ist.
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Das
Flüssigkristallpaneel 102 weist
einen Anzeigebereich 122 und einen Gatetreiber 104 auf. Ein
Bild wird in dem Anzeigebereich 122 angezeigt. Der Gatetreiber 104 ist
an einem Rand (nämlich
dem linken Rand) einer Seite des Anzeigebereichs 122 angeordnet,
so dass er dem Anzeigebereich 122 benachbart ist. Eine
Mehrzahl von Gateleitungen (nicht gezeigt) und eine Mehrzahl von
Datenleitungen (nicht gezeigt) sind so gebildet, dass sie sich in
dem Anzeigebereich 122 kreuzen. Die Dünnschichttransistoren TFTs
sind in Pixelbereichen gebildet, die von der Mehrzahl von Gateleitungen
und der Mehrzahl von Datenleitungen eingeteilt sind. Die Dünnschichttransistoren
TFTs sind jeweils mit entsprechenden Gateleitungen und Datenleitungen
elektrisch gekoppelt. Eine Datenspannung auf der entsprechenden Datenleitung
wird selektiv in Antwort auf ein Gatesignal auf einer entsprechenden
Gateleitung in ein entsprechendes Pixel geschrieben. Die Gateleitungen auf
dem Anzeigebereich 122 erstrecken sich zu einem linken
Rand des Flüssigkristallpaneels 102,
so dass sie mit dem Gatetreiber 104 elektrisch gekoppelt
sind.
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Datentreiber-IC-Chips 106A bis 106C sind jeweils
auf den TCPs 107A bis 107C montiert. Die Datentreiber-IC-Chips 106A bis 106C treiben
die Datenleitungen auf dem Flüssigkristallpaneel 102 in Multiplex-Weise.
Die TCPs 107A bis 107C koppeln die montierten
Datentreiber-IC-Chip 106 mit der Schaltplatine 112 und
den Datenleitungen auf dem Flüssigkristallpaneel 112 elektrisch
und koppeln die Schaltplatine 112 mit dem Flüssigkristallpaneel 102. Bis
jetzt weist jedes der TCPs 107A bis 107C eine flexible
Isolationsschicht auf, auf der eine Verdrahtungsstruktur gebildet
ist.
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Die
Schaltplatine 112 weist ein Zeitsteuerungsgerät 108 auf,
das einen Gatetreiber 104 und die Datentreiber-IC-Chips 106A bis 106C steuert. Das
Zeitsteuerungsgerät 108 ist
durch die TCPs 107A bis 107C mit dem Gatetreiber 104 und
den Datentreiber-IC-Chips 106A bis 106C elektrisch
gekoppelt. Das Zeitsteuerungsgerät 108 legt
die Gatesteuerungssignale GCS an den Gatetreiber 104 an.
Das Gatesteuerungssignal GCS weist wenigstens ein Taktsignal CLK
und einen Gatestartpuls GSP auf. Das wenigstens eine Taktsignal
CLK weist die gleiche Zeitspanne auf oder wenigstens die doppelte
von derjenigen eines horizontalen Synchronisationssignals. Der Gatestartpuls
GSP wird einmal während
einer Zeitspanne eines vertikalen Synchronisationssignals erzeugt.
Datensteuerungssignale DCS und ein Pixeldatenstrom VDs werden an
die Datentreiber-IC-Chips 106A bis 106C angelegt.
Der Pixeldatenstrom VDs wird seriell an die Datentreiber-IC-Chips 106A bis 106C angelegt,
so dass Pixeldaten für
eine Leitung nach der anderen eingeteilt sind.
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Die
LCD aus 4 weist ein Teil-Steuerungsgerät 110 auf.
Das Teil-Steuerungsgerät 110 ist auf
der Schaltplatine 112 montiert, so dass ein auf nur einem
Teil des Anzeigebereichs 122 des Flüssigkristallpaneels 102 anzuzeigendes
Bild gesteuert wird. Das Teil-Steuerungsgerät 110 stellt ein vertikales
Fenstersteuerungssignal VWS an einem Gatetreiber 104 bereit,
der an einem Rand des Flüssigkristallpaneel 102 positioniert
ist, durch einen der TCPs 107A bis 107C (nämlich dem
ersten TCP 107A). Hierbei wirkt das vertikale Fenstersteuerungssignal
VWS als Steuerung einer Ausgabezeitspanne des Gatetreibers 104.
Das vertikale Fenstersteuerungssignal VWS weist ein vertikales Fensterpulssignal
mit einem Niedrig-Logikpegel auf, so dass eine Ausgabe-Grenzzeitspanne eines
Gatesignals während
einer Zeitspanne eines vertikalen Synchronisationssignals (Zeitspanne,
wenn ein Stück
eines Bilds angezeigt wird) bezeichnet wird.
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In
Antwort auf die vertikalen Fenstersteuerungssignale VWS gibt der
Gatetreiber 104 Gatesignale, die nicht an die entsprechenden
Gateleitungen anzulegen sind, von den Gatesignalen, die an die Mehrzahl
von Gateleitungen anzulegen sind, während einer Zeitspanne eines
vertikalen Fensterpulses frei. Im Gegensatz dazu werden Gatesignale,
die von dem Gatetreiber 104 während einer Freigabezeitspanne
einer spezifischen Logik (zum Beispiel Hoch-Logik) unter den vertikalen
Fenstersteuerungssignalen VWS erzeugt sind, an entsprechende Gateleitungen
bereitgestellt. Nur ein Teil der Mehrzahl von Gateleitungen auf
dem Anzeigebereich 122 des Flüssigkristallpaneels 102 wird
einmal in jeder vertikalen synchronen Zeitspanne angesteuert und
die übrigen davon
werden nicht angesteuert. Folglich wird ein Bild nur auf dem Teil
des Anzeigebereichs des Flüssigkristallpaneels 102 angezeigt.
Eine Breite und eine Position eines vertikalen Fensterpulses, der
in den vertikalen Fenstersteuerungssignalen VWS enthalten ist, kann
sich gemäß einer
Benutzerauswahl oder einem Logikwert eines Fensterdatensatzes durch
ein Bildprogramm ändern.
Die Fensterdaten sind an das Teil-Steuerungsgerät 110 von dem Zeitsteuerungsgerät 108 oder
einem externen System (nicht gezeigt) bereitgestellt, zum Beispiel
einer Grafikkarte eines Computersystems oder einem Bilddemodulationsmoduls
eines Fernsehreceivers. Mit anderen Worten, das Teil-Steuerungsgerät 110 erzeugt ein
vertikales Fenstersteuerungssignal VWS, das einen vertikalen Fensterpuls
mit einer Breite und einer Phase aufweist, das einem Logikwert eines
Fensterdatenwerts von dem Zeitsteuerungsgerät 108 oder dem externen
System entspricht, und stellt das vertikale Fenstersteuerungssignal
VWS an den Gatetreiber 104 auf dem Flüssigkristallpaneel 102 durch
ein erstes TCP 107A bereit. Folglich legt der Gatetreiber 104 die
Gatesignale an Teile der Gateleitungen an, aber nicht die an die
davon Übrigbleibenden
anzulegenden Gatesignale. Konsequenterweise ist eine vertikale Breite
des Anzeigebereichs 122 auf dem Flüssigkristallpaneel 102 herabgesetzt.
Demzufolge wird das Bild in einem Mittelteil, einem oberen Teil oder
einem unteren Teil des Anzeigebereichs in dem Flüssigkristallpaneel angezeigt.
Da Teile der Gateleitungen auf dem Flüssigkristallpaneel, die einer
Zeitspanne des vertikalen Fensterpulses entsprechen, nicht angesteuert
werden, wird während
einer lokalen Anzeige kein Strom unnötig verbraucht. Im Gegensatz
dazu können
während
einer vertikalen Zeitspanne des Anzeigebereichs 122, die
dem vertikalen Fensterpuls entspricht, ein herabgesetztes Bild oder Rauschkomponenten
angezeigt werden.
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Gemäß einem
weiteren Ausführungsbeispiel kann
das von dem Teil-Steuerungsgerät 100 erzeugte
vertikale Fenstersteuerungssignal VWS auch an das Zeitsteuerungsgerät 108 angelegt
werden. In diesem Fall ist weiter ein Frame-Verzögerungsabschnitt 112a zwischen
dem Teil-Steuerungsgerät 110 und
dem Gatetreiber 104 vorgesehen. Der Frame-Verzögerungsabschnitt 110a verzögert das
vertikale Fenstersteuerungssignal VWS, das von dem Teil-Steuerungsgerät 110 an
den Gatetreiber 104 anzulegen ist, um eine Zeitspanne von
einem Frame (nämlich
ein horizontales Synchronisationssignal). Durch den Frame-Verzögerungsabschnitt 110a wird die
vertikale Fensterzeitspanne des Anzeigebereichs auf dem Flüssigkristallpaneel
während
eines ersten Frames (nämlich
einer Zeitspanne eines ersten vertikalen Synchronisationssignals)
initialisiert, in der eine lokale Anzeige beginnt. Während einer
Initialisierungszeitspanne der vertikalen Fensterzeitspanne (das
heißt,
der Zeitspanne eines vertikalen Synchronisationssignals, in der
ein erster vertikaler Fensterpuls erzeugt wird), legt das Zeitsteuerungsgerät 108 Pixeldaten
eines Schwarzpegels und Videoinformationen an die Datentreiber-IC-Chips 106A bis 106C an.
Die Pixeldaten des Schwarzpegels werden an die Datentreiber-IC-Chips 106A bis 106C von
dem Zeitsteuerungsgerät 108 während Zeitspannen
von horizontalen Synchronisationssignalen angelegt, die in einer
Zeitspanne eines vertikalen Fensterpulses des vertikalen Fenstersteuerungssignals
VWS enthalten sind. Im Gegensatz dazu, werden die Pixeldaten von Videoinformationen,
die von dem Zeitsteuerungsgerät 108 während Zeitspannen
von übrigbleibenden horizontalen
Synchronisationssignalen, die in einer Freigabezeitspanne (nämlich spezifischer
Logikzeitspanne) des vertikalen Fenstersteuerungssignals VWS enthalten
sind, an die Datentreiber-IC-Chips 106A bis 106C angelegt
sind. Folglich wird Schwarz während
einer teilweise vertikalen Zeitspanne entsprechend einer Breite
eines vertikalen Fensterpulses des Anzeigebereichs 122 auf
dem Flüssigkristallpaneel 102 angezeigt,
während
ein Videobild während
einer übrigbleibenden
Zeitspanne entsprechend einem Freigabezeitspanne des vertikalen
Fenstersteuerungssignals VWS angezeigt wird. Während einer Zeitspanne (nämlich lokalen
Anzeigezeitspanne) von Frames (nämlich
vertikalen Synchronisationssignalen), in denen ein vertikaler Fensterpuls
in dem vertikalen Fenstersteuerungssignal DVWS enthalten ist, das
nach einer Initialisierung der vertikalen Fensterzeitspanne verzögert ist,
legt das Zeitsteuerungsgerät 108 die
Pixeldaten, die den Videoinformationen entsprechen, an die Datentreiber-IC-Chips 106A bis 106C nur
in einer Freigabezeitspanne des vertikalen Fenstersteuerungssignals
VWS an. Im Gegensatz dazu steuert das Zeitsteuerungsgerät 108 die
Datentreiber-IC-Chips 106A bis 106C während einer
Zeitspanne eines vertikalen Fensterpulses nicht an, um die Pixeldaten
an die Datentreiber-IC-Chips 106A bis 106C anzulegen.
In anderen Worten, das Teil-Steuerungsgerät updatet
Pixeldaten eines Schwarzpegels einer vertikalen Zeitspanne, die
einer Zeitspanne eines vertikalen Fensterpulses des Anzeigebereichs 122 auf
dem Flüssigkristallpaneel 102 entspricht, nicht,
sondern updatet nur Pixeldaten von Videoinformationen einer übrigbleibenden
Zeitspanne, die einer Freigabezeitspanne des vertikalen Fenstersteuerungssignals
VWS des Anzeigebereichs 122 auf dem Flüssigkristallpaneel 102 entsprechen.
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Folglich
wird ein Schwarzbild während
einer vertikalen Zeitspanne angezeigt, die einer Zeitspanne eines
vertikalen Fensterpulses des Anzeigebereichs 122 des Flüssigkristallpaneels 102 entspricht. Ferner
werden Videoinformationen während
einer übrigbleibenden
Zeitspanne, die einer Freigabezeitspanne des vertikalen Fenstersteuerungssignals VWS
des Anzeigebereichs 122 entspricht, auf dem Flüssigkristallpaneel 102 angezeigt.
Andererseits stellt der Gatetreiber 104 nur Gatesignale
bereit, die während
einer Freigabezeitspanne einer spezifischen Logik unter einem angezeigten
vertikalen Fenstersteuerungssignal VWS erzeugt sind, an entsprechende
Gateleitungen bereit. Mit anderen Worten, der Gatetreiber 104 gibt
die Gatesignale während
einer Zeitspanne eines vertikalen Fensterpulses unter den Gatesignale,
die an eine Mehrzahl von Gateleitungen angelegt sind, nicht an entsprechende Gateleitungen
frei. Folglich werden Teil-Gateleitungen aus einer Mehrzahl von
Gateleitungen auf dem Anzeigebereich 122 auf dem Flüssigkristallpaneel 102,
die einer vertikalen Fensterzeitspanne entsprechen, nicht angesteuert,
während
nur übrigbleibende Gateleitungen,
die einer Freigabezeitspanne eines verzögerten vertikalen Fenstersteuerungssignals DVWS
entsprechen, einmal in jeder vertikalen Synchronisationszeitspanne
angesteuert werden. Da die Datentreiber-IC-Chips 106A bis 106C periodisch nicht
angesteuert werden und Teil-Gateleitungen nicht
angesteuert werden, wird ein Stromverbrauch allmählich während einer lokalen Anzeigezeitspanne herabgesetzt.
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Ferner
kann das Teil-Steuerungsgerät 110 ein
horizontales Fenstersteuerungssignal HWS erzeugen und an das Zeitsteuerungsgerät 108 bereitstellen.
Das horizontale Fenstersteuerungssignal HWS, das an das Zeitsteuerungsgerät 108 bereitgestellt
ist, weist einen horizontalen Fensterpuls mit Niedrig-Logikpegel
auf, so dass eine Ausgabe-Grenzzeitspanne eines Pixeldatenwerts
während einer
Zeitspanne eines horizontalen Synchronisationssignals (Zeitspanne,
in der ein Pixel einer Leitung in einen Anzeigebereich 122 des
Flüssigkristallpaneels 102 geschrieben
ist) bezeichnet wird. In Antwort auf das horizontale Fenstersteuerungssignal HWS,
legt das Zeitsteuerungsgerät 108 einen
Pixeldatenwert von einer Leitung, die einen Pixeldatenwert mit Schwarzpegel
aufweist, und einen Pixeldatenwert mit Videoinformationen in jeder
horizontalen synchronen Signalzeitspanne an. Der Pixeldatenwert mit
Schwarzpegel wird von dem Zeitsteuerungsgerät 108 an den Datentreiber-IC-Chips 106A bis 106C angelegt
während
einer Zeitspanne (nämlich
einer Niedrig-Logik-Zeitspanne) eines horizontalen Fensterpulses
des horizontalen Fenstersteuerungssignals HWS. In Gegensatz dazu,
wird der Pixeldatenwert mit Videoinformationen von dem Zeitsteuerungsgerät 108 an
die Datentreiber-IC-Chips 106A bis 106C angelegt
während
einer Freigabezeitspanne (nämlich einer
spezifischen Logikzeitspanne) des horizontalen Fenstersteuerungssignals
HWS. Ein Pixeldatenstrom von einer Leitung, der die Pixeldaten mit Schwarzpegel
und die Pixeldaten mit Videoinformationen aufweist, kann nur während einer
Freigabezeitspanne des vertikalen Fenstersteuerungssignals VWS ausgegeben
werden. Ein Schwarzbild wird während
einer teilweisen Horizontal-Zeitspanne angezeigt, die einer Breite
eines horizontalen Fensterpulses des Anzeigebereichs 122 auf
der Flüssigkristallpaneel 102 entspricht,
während
ein Videobild während
einer übrigbleibenden
Horizontal-Zeitspanne angezeigt wird, die einer Freigabezeitspanne
des horizontalen Fenstersteuerungssignals HWS entspricht. Folglich
kann das Bild lokal nur in einem oberen linken Teil, einem oberen
mittleren Teil, einem oberen rechten Teil, einem unteren linken
Teil, einem unteren mittleren Teil, einem unteren rechten Teil,
einem linken Teil, einem mittleren Teil oder einem rechten Teil
einer Mitte zwischen oberen und unteren Enden im Anzeigebereich 12 auf
dem Flüssigkristallpaneel 102 angezeigt
werden.
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5 ist
ein Blockdiagramm, das einen in 4 gezeigten
Gatetreiber im Detail zeigt. Unter Bezugnahme auf 5 weist
der Gatetreiber 104 eine Mehrzahl von Schieberegisterstufen
S/R1 bis S/R5 und eine Mehrzahl von Ausgabeschaltabschnitten 104a bis 104e auf.
Die Mehrzahl von Schieberegisterstufen S/R1 bis S/R5 ist voneinander
unabhängig
mit einer Eingabeleitung eines Gatestartpulses GSP gekoppelt. Die
Mehrzahl von Ausgabeschaltabschnitten 104a bis 104e ist
mit den Schieberegisterstufen S/R1 bis S/R5 gekoppelt. Eines der
ersten und zweiten Taktsignale CLK1 und CLK2 ist in die Schieberegisterstufen
S/R1 bis S/R5 eingegeben. Die ersten und zweiten Taktsignale CLK1
und CLK2 sind abwechselnd in die Schieberegisterstufen S/R1 bis S/R5
eingegeben. Mit anderen Worten, das erste Taktsignal CLK1 wird an
ungeradzahlige Schieberegisterstufen S/R1, S/R3 und S/R5 eingegeben,
während
das zweite Taktsignal CLK2 an geradzahlige Schieberegisterstufen
S/R2 und S/R4 eingegeben wird. Die ersten und zweiten Taktsignale
CLK1 und CLK2 weisen zueinander inverse Phasen auf und einen Frequenz
(Zeitspanne von zweimal) von der Hälfte eines horizontalen Synchronisationssignals.
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Die
Schieberegisterstufen S/R1 bis S/R5 speichern einen Gatestartpuls
GSP oder ein Gatesignal (eines von Vg1 bis Vg5) von einer vorhergehenden
Schieberegisterstufe (eines von S/R1 bis S/R4) in Antwort auf das
erste Taktsignal CLK1 oder das zweite Taktsignal CLK2 und erzeugen
Gatesignale Vg1 bis Vg5, die an entsprechende Gateleitungen GL1
bis GL5 anzulegen sind. Eine erste Schieberegisterstufe S/R1 speichert
einen Gatestartpuls GSP in Antwort auf das erste Taktsignal CLK1
und erzeugt ein erstes Gatesignal Vg1. Das erste Gatesignal Vg1 ist
an einen ersten Ausgabeschaltabschnitt 104a und eine zweite
Schieberegisterstufe S/R2 angelegt. Eine zweite Schieberegisterstufe
S/R2 speichert das erste Gatesignal Vg1 von dem ersten Schieberegister S/R1,
das eine vorhergehende Stufe ist, in Antwort auf das zweite Taktsignal
CLK2 und erzeugt ein zweites Gatesignal Vg2. Das zweite Gatesignal
Vg2 wird an einen zweiten Ausgabeschaltabschnitt 104b und eine
dritte Schieberegisterstufe S/R3, die eine nächste Stufe ist, angelegt.
Eine dritte Schieberegisterstufe S/R3 speichert das zweite Gatesignal
Vg2 von dem zweiten Schieberegister S/R2, das eine vorhergehende
Stufe ist, in Antwort auf das erste Taktsignal CLK1 und erzeugt
ein drittes Gatesignal Vg3. Das dritte Gatesignal Vg3 ist an einen
dritten Ausgabeschaltabschnitt 104c und eine vierte Schieberegisterstufe
S/R4, die eine nächste
Stufe ist, bereitgestellt. Auf die gleiche Weise speichern vierte
und fünfte Schieberegisterstufen
S/R4 und S/R5 die dritten und vierten Gatesignale Vg3 und Vg4 von
den dritten und vierten Schieberegistern S/R3 und S/R4, die vorhergehende
Stufen sind, jeweils in Antwort auf das erste und zweite Taktsignal
CLK1 und CLK2 und erzeugen vierte und fünfte Gatesignale Vg4 und Vg5.
Die Gatesignale Vg1 bis Vg5, die von den Schieberegisterstufen S/R1
bis S/R5 erzeugt sind, werden nacheinander in einem spezifischen
Logikpegel (zum Beispiel Hoch-Logikpegel) freigegeben von einer
Zeitspanne eines horizontalen Synchronisationssignals.
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Die
Mehrzahl von Ausgabeschaltabschnitten 104a bis 104e ist
elektrisch mit der Mehrzahl von Gateleitungen GL1 bis GL5 auf dem
Anzeigebereich 122 des Flüssigkristallpaneels 102 gekoppelt.
Ferner empfangen die Mehrzahl von Ausgabeschaltabschnitten 104a bis 104e das
vertikale Fenstersteuerungssignal VWS von dem Teil-Steuerungsgerät 110, das
in 4 gezeigt ist, oder das verzögerte vertikale Fenstersteuerungssignal
DVWS von dem Verzögerungsabschnitt 110a gemeinsam.
In Antwort auf das vertikale Fenstersteuerungssignal VWS oder das verzögerte vertikale
Fenstersteuerungssignal DVWS schaltet die Mehrzahl von Ausgabeschaltabschnitten 104a bis 104e Gatesignale
Vg1 bis Vg5, die an die Gateleitungen GL1 bis GL5 anzulegen sind,
von den Schieberegisterstufen S/R1 bis S/R5. Während einer Zeitspanne (mit
Niedrig-Logikpegel) eines vertikalen Fensterpulses des vertikalen
Fenstersteuerungssignals VWS oder des verzögerten vertikalen Fenstersteuerungssignals
DVWS, fangen die Ausgabeschaltabschnitte 104a bis 104e entsprechende
Gatesignale Vg1 bis Vg5, die an entsprechende Gateleitungen GL1
bis GL5 von dem Schieberegisterstufen S/R1 bis S/R5 anzulegen sind,
ab. Im Gegensatz dazu, während
einer Freigabezeitspanne mit einem spezifischen Logikpegel des vertikalen
Fenstersteuerungssignals VWS oder des verzögerten vertikalen Fenstersteuerungssignals
DVWS, die Ausgabeschaltabschnitte 104a bis 104e,
die Gatesignalen Vg1 bis Vg5 entsprechen, von den Schieberegisterstufen
S/R1 bis S/R5 an entsprechende Gateleitungen GL1 bis GL5.
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Zum
Beispiel wenn ein vertikaler Fensterpuls mit einem Niedrig-Logikpegel,
der in dem vertikalen Fenstersteuerungssignal VWS oder dem verzögerten vertikalen
Fenstersteuerungssignal DVWS enthalten ist, Zeitspannen mit zwei
anfänglichen
horizontalen Synchronisationssignalen aus Zeitspannen des vertikalen
Synchronisationssignals aufweist, fangen die ersten und zweiten
Ausgabeschaltabschnitte 104a und 104b die ersten
und zweiten Gatesignale Vg1 und Vg2, die an die ersten und zweiten
Gateleitungen GL1 und GL2 von den ersten und zweiten Schieberegisterstufen
S/R1 und S/R2 anzulegen sind, ab, aber stellen dritte bis fünfte Gatesignale
Vg3 bis Vg5, die in den dritten bis fünften Schieberegisterstufen
S/R3 bis S/R5 erzeugt sind, an dritte bis fünfte Gateleitungen GL3 bis
GL5 bereit. Pixel an den ersten und zweiten Gateleitungen GL1 und
GL2 werden nicht angesteuert, während
Pixel an dritten bis fünften
Gateleitungen GL3 bis GL5 normal angesteuert (angetrieben) werden.
Demzufolge wird ein Bild nur auf einem unteren halben Teil des Anzeigebereichs 122 auf
dem Flüssigkristallpaneel 102 angezeigt.
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Im
Gegensatz dazu, wenn das vertikale Fensterpulssignal mit niedrigem
Logikpegel, das in dem vertikalen Fenstersteuerungssignal VWS oder dem
verzögerten
vertikalen Fenstersteuerungssignal DVWS enthalten ist, Zeitspannen
von zwei letzten horizontalen Synchronisationssignalen aus Zeitspannen
von dem vertikalen Synchronisationssignal aufweist, fangen die vierten
und fünften
Ausgabeschaltabschnitte 104d und 104e die vierten
und fünften Gatesignale
Vg4 und Vg5, die von den vierten und fünften Schieberegisterstufen
S/R4 und S/R5 an die vierten und fünften Gateleitungen GL4 und
GL5 anzulegen sind, ab, aber stellen erste bis dritte Gatesignale
Vg1 bis Vg3, die in den ersten bis dritten Schieberegisterstufen
S/R1 bis S/R3 erzeugt werden, an erste bis dritte Gateleitungen
GL1 bis GL3 bereit. Pixel an der vierten und fünften Gateleitung GL4 und GL5
werden nicht angesteuert, während
Pixel an ersten bis dritten Gateleitungen GL1 bis GL3 normal angesteuert
werden. Demzufolge wird ein Bild nur auf einem oberen halben Teil
des Anzeigebereichs 122 auf dem Flüssigkristallpaneel 102 angezeigt.
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Durch
eine Position und eine Breite eines vertikalen Fensterpulses des
vertikalen Fenstersteuerungssignals VWS oder des verzögerten vertikalen Fenstersteuerungssignals
DVWS mit einem Teil einer Zeitspanne des vertikalen Synchronisationssignals,
wird ein Bild auf einem oberen Teil, einem unteren Teil oder einem
mittleren Teil des Anzeigebereichs 122 auf dem Flüssigkristallpaneel 102 angezeigt.
Die Mehrzahl von Ausgabeschaltabschnitten 104a bis 104e zum
Schalten der entsprechenden Gatesignale Vg1 bis Vg5 kann einen Steuerungsschalter
aufweisen, der von dem vertikalen Fenstersteuerungssignal VWS oder
dem verzögerten
vertikalen Fenstersteuerungssignal DVWS gesteuert werden kann. Gemäß einer
anderen Weise kann die Mehrzahl von Ausgabeschaltabschnitten 104a bis 104e einen
Puffer aufweisen, der selektiv von dem vertikalen Fenstersteuerungssignal
VWS oder dem verzögerten
vertikalen Fenstersteuerungssignal DVWS angesteuert ist. In diesem
Fall ist der Steuerungsschalter oder der Puffer zwischen eine entsprechende
Schieberegisterstufe und eine entsprechende Gateleitung gekoppelt.
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Wie
in 5 gezeigt ist, wurde die Erfindung auf eine Weise
beschrieben, dass der Gatetreiber 104 erste bis fünfte Schieberegisterstufen
S/R1 bis S/R5 und erste bis fünfte
Ausgabeschaltabschnitte 104a bis 104e aufweist.
Jedoch ist zur Vereinfachung der Beschreibung nur ein Teil des Gatetreibers
in 5 gezeigt. Es wird für Fachleute offensichtlich sein,
dass die Anzahl der Schieberegisterstufen und der Ausgabeschaltabschnitte
größer sein
kann. Obwohl 2-Phasen-Taktsignale mit den ersten und zweiten Taktsignalen
CLK1 und CLK2 in dem Gatetreiber 104 aus 5 verwendet
sind, stellt das außerdem nur
ein Ausführungsbeispiel
dar. Der Fachmann kann leicht mehr Taktsignale als 2 (zum Beispiel
ein 3-Phasen-Taktsignal oder ein 4-Phasen-Taktsignal) verwenden.
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6 ist
ein Blockdiagramm, das ein in 5 gezeigtes
erstes Schieberegister im Detail zeigt. Unter Bezugnahme auf 6 weist
die erste Schieberegisterstufe S/R1 erste bis siebte Transistoren
TR1 bis TR7 auf. Der erste Transistor TR1 weist einen Gateanschluss
auf, der mit einer Eingabeleitunge eines Gatestartpulses GSP gekoppelt
ist, einen Sourceanschluss, der mit einer Eingabeleitung einer ersten
Versorgungsspannung Vdd gekoppelt ist, und einen Drainanschluss,
der mit einem Gateanschluss des dritten Transistors TR3 gekoppelt
ist. In einem Fall von Schieberegisterstufen, die andere sind als
die erste Schieberegisterstufe S/R1, ist ein Gateanschluss des ersten
Transistor TR1 mit einer Ausgabeleitung einer vorhergehenden Schieberegisterstufe
gekoppelt. Ein Gateanschluss und ein Sourceanschluss eines zweiten
Transistors TR2 sind mit einer Eingabeleitung einer ersten Versorgungsspannung
Vdd gekoppelt. Ein Drainanschluss des zweiten Transistors TR2 ist
mit einem Invertiererknoten QB gekoppelt. Wie oben beschrieben ist,
ist ein Gateanschluss des dritten Transistors TR3 mit dem Drainanschluss
des ersten Transistors TR1 gekoppelt. Der dritte Transistor TR3
weist einen Sourceanschluss auf, der mit dem Invertiererknoten QB
gekoppelt ist und einen Drainanschluss, der mit Drainanschlüssen der
vierten, fünften
und siebten Transistoren TR4, TR5 und TR7 und einer Eingabeleitung
einer zweiten Versorgungsspannung Vss gekoppelt ist. Mit anderen
Wörtern,
der Drainanschluss des zweiten Transistors TR2 und der Sourceanschluss
sind gemeinsam mit dem Invertiererknoten QB gekoppelt. Der vierte
Transistor TR4 weist einen Gateanschluss auf, der mit der Eingabeleitung
des Startpulses GSP gekoppelt ist und einen Sourceanschluss, der
mit dem Invertiererknoten QB gekoppelt ist. In einem Fall von verbleibenden
Schieberegisterstufen S/R2 bis S/R5, mit Außnahme der ersten Schieberegisterstufe
S/R1, ist ein Gateanschluss des vierten Transistors TR4 mit Eingabeleitungen
der Gatesignale Vg1 bis Vg4 von vorhergehenden Schieberegisterstufen
S/R1 bis S/R4 gekoppelt. Der fünfte
Transistor TR5 weist einen Gateanschluss auf, der mit dem Invertiererknoten
QB gekoppelt ist, und einen Sourceanschluss, der mit einem nicht
invertierenden Knoten Q gekoppelt ist. Ein Sourceanschluss eines
sechsten Transistors TR6 ist mit einer Eingabeleitung des ersten
Taktsignals CLK1 gekoppelt. Im Fall ungeradzahliger Schieberegisterstufen
S/R3 und S/R5 sowie der ersten Schieberegisterstufe S/R1, ist ein
Sourceanschluss des sechsten Transistors TR6 mit der Eingabeleitung
des ersten Taktsignals CLK1 gekoppelt.
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Auf
andere Weise ist in geradzahligen Schieberegisterstufen S/R2 und
S/R4 ein Sourceanschluss eines sechsten Transistors TR6 mit einer Eingabeleitung
eines zweiten Taktsignals CLK2 gekoppelt. Ein Drainanschluss des
sechsten Transistors TR6 ist mit einem Eingabeanschluss eines ersten
Ausgabeschaltabschnitts 104a und einem Eingabeanschluss
einer vorhergehenden Schieberegisterstufe S/R2 gekoppelt. Ein Gateanschluss
eines siebten Transistors TR7 ist mit einem Invertiererknoten QB
gekoppelt. Ein Sourceanschluss des siebten Transistors TR7 ist mit
dem Drainanschluss des sechsten Transistors TR6, einem Eingabeanschluss des
ersten Ausgabeschaltabschnitts 104a und einem Eingabeanschluss
einer vorhergehenden Schieberegisterstufe S/R2 gekoppelt.
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Der
Betrieb der ersten Schieberegisterstufe S/R1 mit der oben beschriebenen
Konstruktion wird jetzt beschrieben. Das erste Taktsignal CLK1 und
das zweite Taktsignal CLK2 weisen gegeneinander invertierte Phasen
auf. Ein Gatestartpuls GSP kann einem Niedrig-Logikpegel-Intervall
des ersten Taktsignals CLK1 entsprechen oder teilweise einen Startteil
eines Hoch-Logikpegel-Intervalls
des ersten Taktsignals CLK1 überlappen.
Wenn ein Gatestartpuls GSP mit einem Hoch-Logikpegel erzeugt wird,
werden der erste und vierte Transistor TR1 und TR4 eingeschaltet.
Eine erste Versorgungsspannung Vdd mit einem Hoch-Pegelwert wird
in den nicht invertierenden Knoten Q durch den ersten Transistor
TR1 geladen, der eingeschaltet ist, so dass eine Spannung auf dem nicht
invertierenden Knoten Q erhöht
wird. Wenn die Spannung auf dem nicht invertierenden Knoten Q gleich
oder größer als
eine Schwellenspannung ist, verbindet der sechste Transistor TR6
die Eingabeleitung des ersten Taktsignals CLK1 mit einer vorhergehenden
Schieberegisterstufe und einer Eingabeleitung eines entsprechenden
Ausgabeschaltabschnitts (nämlich
einem ersten Ausgabeschaltabschnitt 104a).
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Andererseits,
in Antwort auf einen Gatestartpuls mit einem Hoch-Pegelwert, entlädt der vierte Transistor
TR4 eine Spannung, die in den Invertiererknoten QB geladen ist,
in die Richtung der Eingabeleitung der zweiten Versorgungsspannung
Vss, so dass die Spannung auf dem Invertiererknoten QB verringert
wird. Zusätzlich,
wenn die Spannung auf dem nicht invertierenden Knoten Q gleich oder
größer als
die Schwellenspannung ist, wird der dritte Transistor TR3 eingeschaltet,
so dass die Spannung auf dem nicht invertierenden Knoten Q in eine
Richtung der Eingabeleitung der zweiten Versorgungsspannung Vss
entladen wird. Folglich wird die Spannung auf dem Invertiererknoten
QB von dem dritten und vierten Transistor TR3 und TR4 schnell verringert.
Wenn die Spannung auf dem Invertiererknoten QB auf einen Wert reduziert
ist, der kleiner ist oder gleich der Schwellenspannung, wird der
fünfte
Transistor TR5 ausgeschaltet, so dass die Spannung auf dem nicht
invertierenden Knoten Q nicht entladen wird. In Antwort auf die
Spannung auf dem Invertiererknoten QB, der auf den Wert reduziert
ist, der kleiner oder gleich der Schwellenspannung ist, wird der
siebte Transistor TR7 ausgeschaltet, so dass eine Eingabeleitung
der zweiten Versorgungsspannung Vss elektrisch von Eingabeanschlüssen einer vorhergehenden
Schieberegisterstufe S/R2 und einem entsprechenden Ausgabeschaltabschnitt 104A isoliert
ist.
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Ein
Zustand, in dem der nicht invertierende Knoten Q eine Spannung aufrechterhält, die
gleich oder größer als
die Schwellenspannung ist und die Spannung des Invertiererknoten
QB auf weniger oder gleich der Schwellenspannung reduziert ist, wird
aufrechterhalten, bis sich das erste Taktsignal CLK1 in einen Niedrig-Logikpegel-Zustand ändert, nachdem
es auf einen Hoch-Logikpegel-Zustand steigt, obwohl der Gatestartpuls
GSP sich in einen Niedrig-Logikpegel-Zustand ändert. In diesem Zustand, wenn
das erste Taktsignal CLK1 auf einen Hoch-Logikpegel-Zustand steigt,
wird ein Gatesignal Vg1 mit Hoch-Logikpegel an Eingabeanschlüssen einer
nächsten
Schieberegisterstufe S/R2 und einem entsprechenden Ausgabeschaltabschnitt 104a erzeugt.
Aufgrund der Hoch-Logikpegel-Spannung an Eingabeanschlüssen der
nächsten
Schieberegisterstufe S/R2 und einem entsprechenden Ausgabeschaltabschnitt 104a,
ist eine Spannung auf dem nicht invertierenden Knoten Q erhöht, so dass
eine Hoch-Logikpegel-Spannung des ersten Taktsignals CLK1 ohne Abschwächung an
die Eingabeanschlüsse
der nächsten
Schieberegisterstufe S/R2 und einen entsprechenden Ausgabeschaltabschnitt 104a angelegt
wird. Konsequenterweise wird ein Gatesignal Vg mit Hoch-Logikpegel mit der
gleichen Breite (Zeitspanne eines horizontalen Synchronisationssignals),
wie der des Hoch-Logikpegel-Intervalls des ersten Taktsignals CLK
an die nächste
Schieberegisterstufe S/R2 und den entsprechenden Ausgabeschaltabschnitt 104a bereitgestellt.
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Wenn
sich der Gatestartpuls GSP in einen Niedrig-Zustand ändert, werden
der erste und vierte Transistor TR1 und TR4 ausgeschaltet. Folglich
wird die erste Versorgungsspannung Vdd, die an den nicht invertierenden
Knoten Q angelegt ist, von dem ersten Transistor TR1 abgefangen,
aber ein Entladungspfad ist von dem Invertiererknoten QB zu einer Eingabeleitung
der zweiten Versorgungsspannung Vss durch den vierten Transistor
TR4 offen. Folglich wird die Spannung in dem Invertiererknoten QB
von einer ersten Versorgungsspannung Vdd erhöht, die durch den zweiten Transistor
TR2 angelegt ist. Wenn die Spannung an dem Invertiererknoten QB
die Schwellenspannung erreicht, werden der fünfte und siebte Transistoren
TR5 und TR7 eingeschaltet. Die Spannung des nicht invertierenden
Knotens Q wird in eine Eingabeleitungs-Richtung der zweiten Versorgungsspannung
Vss geladen und langsam reduziert. Eine zweite Versorgungsspannung
mit einem Niedrig-Pegel wird an die Eingabeanschlüsse der
nächsten
Schieberegisterstufe S/R2 und einen entsprechenden Ausgabeschaltabschnitt 104a durch
den siebten Transistor TR7 bereitgestellt. Wenn die Spannung des
nicht invertierenden Knotens Q auf einen Wert reduziert wird, der
kleiner oder gleich der Schwellenspannung ist, werden der dritte
und sechste Transistor TR3 und TR6 ausgeschaltet. Da der sechste
Transistor TR6 ausgeschaltet wird, wird eine Eingabeleitung des
ersten Taktsignals CLK1 von den Eingabeanschlüssen der nächsten Schieberegisterstufe
S/R2 und einem entsprechenden Ausgabeschaltabschnitt 104a elektrisch
isoliert. Ferner wird ein Entladungspfad, der von dem Invertiererknoten QB
zu einer Eingabeleitung der zweiten Versorgungsspannung Vss durch
den dritten Transistor TR3 gebildet ist, geöffnet, so dass die Spannung
des Invertiererknotens QB nicht entladen wird. Folglich werden die
Spannung des nicht invertierenden Knotens Q, die kleiner oder gleich
der Schwellenspannung ist, und die Spannung des Invertiererknotens QB,
die gleich oder größer als
die Schwellenspannung ist, aufrechterhalten, bis der Gatestartpuls
GSP mit einem Hoch-Logikpegel daran angelegt wird.
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Die
erste Schieberegisterstufe S/R1 führt den Vorgang des Erzeugens
des Gatesignals einem in jedem Frame (in jeder Zeitspanne eines
vertikalen Synchronisationssignals) durch. Ferner, nach dem Vorgang
des Erzeugens des Gatesignals durch das erste Schieberegister S/R1,
führen
die übrigen Schieberegisterstufen
S/R2 bis S/R5 nacheinander einen Vorgang des Erzeugens des Gatesignals durch.
Folglich gibt die Mehrzahl von Schieberegisterstufen S/R1 bis S/R5
nacheinander verschobene Gatesignale einmal in jedem Frame (in jeder
Zeitspanne eines vertikalen Synchronisationssignals) aus.
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Durch
diese Anordnung fängt
die LCD gemäß der Erfindung
Teile von Gatesignalen durch einen vertikalen Fensterpuls mit einem
Teil einer Zeitspanne eines vertikalen Synchronisationssignals ab, damit
ein Teil eines Anzeigebereichs auf einem Flüssigkristallpaneel nicht angesteuert
wird. Folglich kann ein Bild nur auf einem oberen Teil, einem unteren
Teil oder einem mittleren Teil des Anzeigebereichs auf dem Flüssigkristallpaneel
sein. Ferner kann ein unnötiger
Stromverbrauch während
einer lokalen Anzeige verhindert werden. In der LCD gemäß der Erfindung
kann ein Betrieb eines Datentreibers gemäß einem vertikalen Fensterpulses
periodisch anhalten. Folglich kann ein unnötiger Stromverbrauch weiter
während
einer lokalen Anzeige verhindert werden.
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Ferner
kann in der LCD-Vorrichtung gemäß der Erfindung,
wenn die lokale Anzeige beginnt, ein Bild auf einem Teilabschnitt
eines Anzeigebereichs, der einer Zeitspanne eines vertikalen Fensterpulses entspricht,
Schwarz initialisiert werden. Folglich kann ein Rauschen in einem
nicht angesteuerten Intervall unter dem Anzeigebereich auf dem Flüssigkristallpaneel
entfernt werden.
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Ferner
kann in der LCD-Vorrichtung gemäß der Erfindung,
da ein Teil der Datenspannung einen Schwarzpegel aufweist, gemäß einem
horizontalen Fensterpuls mit einem Teil einer Zeitspanne eines horizontalen
Synchronisationssignals, ein Bild nur auf einem linken Teil, einem
rechten Teil oder einem mittleren Teil eines Anzeigebereichs auf
dem Flüssigkristallpaneel
angezeigt werden.
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Zusätzlich kann
die LCD-Vorrichtung gemäß der Erfindung
einen Teil von Gateleitungen unter Verwendung vertikaler und horizontaler
Fensterpulse ansteuern und einen Teil der Datenspannung anzeigen,
die an Pixel auf den Gateleitungen angelegt sind, mit Schwarz ansteuern.
Folglich kann das Bild lokal auf einem oberen linken Teil, einem
oberen mittleren Teil, einem oberen rechten Teil, einem unteren linken
Teil, einem unteren mittleren Teil, einem unteren rechten Teil,
einem linken Teil, einem mittleren Teil oder einem rechten Teil
einer Mitte zwischen oberen und unteren Enden in dem Anzeigebereich
auf dem Flüssigkristallpaneel
angezeigt werden.
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Obwohl
bevorzugte Ausführungsbeispiele der
Erfindung gezeigt und beschrieben wurden, wird von Fachleuten anerkannt
werden, dass Änderungen in
diesen Ausführungsbeispielen
gemacht werden können,
ohne von den Prinzipien und dem Geist der Erfindung abzurücken, wovon
der Umfang in den Patentansprüchen
und ihren Äquivalenten
definiert ist.