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Die
Erfindung betrifft ein Halbleiterspeicherbauelement gemäß dem Oberbegriff
des Patentanspruchs 1.
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Ein
Halbleiterspeicherbauelement kann einen Speicherzellenfeldbereich
und einen peripheren Schaltungsbereich umfassen und Signalleitungen können auf
zwei Schichten über
diesen Bereichen angeordnet sein. Eine Elektrode zum Anschließen einer
Spannung für
die Speicherzellen kann zwischen dem Speicherzellenbereich und den
Signalleitungen angeordnet sein. Wortleitungen sind über der
Elektrode und Spaltenauswahlleitungen sind über den Wortleitungen angeordnet.
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Ein
herkömmliches
Halbleiterspeicherbauelement kann jedoch eine Spannungsdifferenz
zwischen einer Spannung, welche an die Elektrode angelegt wird,
und einer Spannung aufweisen, welche an die Wortleitungen angelegt
wird. Entsprechend kann ein Leckstrom von der Elektrode zu den Wortleitungen
fließen,
wenn Defekte in einem Dielektrikum zwischen der Elektrode und den
Wortleitungen auftreten.
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1 zeigt ein Blockdiagramm,
das ein Speicherzellenfeld eines herkömmlichen Halbleiterspeicherbauelements
und ein Verfahren zum Anordnen von Signalleitungen desselben veranschaulicht. In 1 bezeichnet 10 ein
Speicherzellenfeld, CJ bezeichnet Übergangsbereiche, SWD bezeichnet Unterwortleitungstreiberbereiche,
SA bezeichnet Abtastverstärkerbereiche
und SMCA bezeichnet Unterspeicherfeldbereiche. MC bezeichnet Speicherzellen,
BL bezeichnet eine Bitleitung, PXL bezeichnet Wortleitungsauswahlsignalleitungen,
NWL bezeichnet Hauptwortleitungen, SWL bezeichnet Unterwortleitungen,
CSL bezeichnet Spaltenauswahlsignalleitungen, LIO bezeichnet lokale
Dateneingabe-/Datenausgabeleitungen
und GIO bezeichnet globale Dateneingabe-/Datenausgabeleitungen.
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Im
Speicherzellenfeld 10 gemäß 1 sind Blöcke wiederholend in transversaler
und vertikaler Richtung angeordnet, welche den Übergangsbereich CJ, den Unterwortleitungstreiberbereich
SWD, den Abtastverstärkerbereich
SA und den Unterspeicherzellenfeldbereich SMCA umfassen. Ein Unterspeicherzellenfeld
ist im Unterspeicherzellenfeldbereich SMCA angeordnet. Eine Steuersignalgeneratorschaltung,
welche einen Unterwortleitungstreiber steuert, und eine Steuersignalgeneratorschaltung, welche
einen Abtastverstärker
steuert, sind im Übergangsbereich
CJ angeordnet. Unterwortleitungstreiber sind im Unterwortleitungstreiberbereich
SWD angeordnet und der Abtastverstärker ist im Abtastverstärkerbereich
SA angeordnet. Funktionen der Komponenten und Signalleitungsanordnungen
des Halbleiterspeicherbauelements gemäß 1 werden nachfolgend beschrieben.
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Jeder
Unterspeicherzellenfeldbereich SMCA umfasst eine Speicherzelle MC,
welche zwischen einer Unterwortleitung SWL und einer Bitleitung
BL angeordnet ist, um Daten in die ausgewählte Speicherzelle MC zu schreiben
oder aus ihr zu lesen. Der Abtastverstärker des Abtastverstärkerbereichs
SA verstärkt
Daten der Bitleitung. Der Unterwortleitungstrei berbereich SWD kombiniert
Signale, welche zu einer Wortleitungsauswahlsignalleitung PXL und
einer Hauptwortleitung NWL übertragen
werden, um die Unterwortleitung auszuwählen.
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Die
Unterwortleitung ist in vertikaler Richtung angeordnet und die Bitleitung
BL ist in transversaler Richtung angeordnet. Die Spaltenauswahlsignalleitung
CSL ist in der gleichen Richtung wie die Bitleitung angeordnet,
um den Abtastverstärkerbereich SA
und den Unterspeicherzellenfeldbereich SMCA zu überkreuzen, und die Hauptwortleitung
ist in der gleichen Richtung wie die Unterwortleitung SWL angeordnet,
um den Unterwortleitungstreiberbereich SWD und den Unterspeicherzellenfeldbereich
SMCA zu überkreuzen.
Die Wortleitungsauswahlsignalleitung PXL ist in der gleichen Richtung
wie die Unterwortleitung SWL angeordnet, um den Übergangsbereich CJ und den
Abtastverstärkerbereich
SA zu überkreuzen.
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2A zeigt ein Blockdiagramm,
welches eine Ausführungsform
des Unterspeicherzellenfeldbereichs SMCA und des Abtastverstärkerbereichs SA
des herkömmlichen
Speicherbauelements gemäß 1 darstellt. 2A zeigt, dass zwei Wortleitungsauswahlsignalleitungen
PX1 und PX2 und zwei Wortleitungsauswahlsignalleitungen PX3 und
PX4 auf einer linken bzw. rechten Seite des Unterspeicherzellenfeldbereichs
SMCA angeordnet sind. Zwei Zeilenadressen mit niederwertigsten Bits
(LSB) unter den Zeilenadressen werden decodiert, um die Wortleitungsauswahlsignalleitungen
PX1 bis PX4 auszuwählen,
und die verbleibenden Zeilenadressen mit niederwertigsten Bits unter
den Zeilenadressen werden decodiert, um die Hauptwortleitungen NWL1
bis NWLi usw. auszuwählen.
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2B zeigt ein Blockdiagramm,
welches einen alternativen Unterspeicherzellenfeldbereich SMCA und
den Abtastverstärkerbereich
SA des herkömmlichen
Speicherbauelements gemäß 1 darstellt. Die Konfi guration
gemäß 2B ist die gleiche wie in 2A, außer dass ein Bitleitungspaar BL1,
BL1B, welches angeordnet ist, um den Unterspeicherzellenfeldbereich
SMCA zu überkreuzen, verschränkt ist.
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In 2A und 2B werden jeweilige Unterwortleitungen
SWL11 bis SWL14 durch Kombinieren entsprechender Signale, welche über die
Wortleitungsauswahlsignalleitungen PX1 bis PX4 übertragen werden, und einem
Signal ausgewählt,
welches zur Hauptwortleitung NWL1 übertragen wird, und jeweilige
Unterwortleitungen SWLi1 bis SWLi4 werden durch Kombinieren entsprechender
Signale, welche über
die Wortleitungsauswahlsignalleitungen PX1 bis PX4 übertragen
werden, und einem Signal ausgewählt,
welches zur Hauptwortleitung NWLi übertragen wird. Jede der Speicherzellen
MC11 bis MC14 ist zwischen einer der Unterwortleitungen SWL11 bis SWL14
und einer Leitung des Bitleitungspaars BL1, BL1B eingeschleift.
Jede der Speicherzellen MCi1 bis MCi4 ist zwischen einer der Unterwortleitungen SWLi1
bis SWLi4 und einer Leitung des Bitleitungspaars BL1, BL1B eingeschleift.
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Vorladeschaltungen
PRE1 und PRE2, Bitleitungsisoliergatter ISOG1 und ISOG2 und ein
Bitleitungsabtastverstärker
BLSA sind zwischen den Leitungen des Bitleitungspaares BL1, BL1B
eingeschleift. Ein Eingabe-/Ausgabegatter
IOG ist zwischen dem Bitleitungspaar BL1, BL1B und einem lokalen
Dateneingabe-/Datenausgabeleitungspaar LIO1, LIO1B eingeschleift.
Ein lokales globales Eingabe-/Ausgabegatter LGIOG ist zwischen dem
lokalen Dateneingabe-/Datenausgabeleitungspaar LIO1, LIO1B und einem
globalen Dateneingabe-/Datenausgabeleitungspaar GIO1, GIO1B eingeschleift. Funktionen
der Komponenten aus 2A und 2B werden nachfolgend beschrieben.
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Die
Vorladeschaltungen PRE1 und PRE2 laden das Bitleitungspaar BL1,
BL1B vor. Jedes der Bitleitungsisolationsgatter ISO1 und ISO2 trennt
das Bitleitungspaar BL1, BL1B. Wenn eine Speicherzelle auf der linken Seite
des Bitleitungspaars BL1, BL1B ausgewählt wird, wird das Bitleitungsisolationsgatter ISO1
leitend geschaltet und das Bitleitungsisolationsgatter ISO2 wird
sperrend geschaltet. Wenn eine Speicherzelle auf der rechten Seite
des Bitleitungspaars BL1, BL1B ausgewählt wird, wird das Bitleitungsisolationsgatter
ISO1 sperrend geschaltet und das Bitleitungsisolationsgatter ISO2
wird leitend geschaltet. Der Bitleitungsabtastverstärker BLSA
tastet Daten auf dem Bitleitungspaar BL1, BL1B ab und verstärkt sie.
Das Eingabe-/Ausgabegatter IOG überträgt Daten
zwischen dem Bitleitungspaar BL1, BL1B und dem lokalen Dateneingabe-/Datenausgabeleitungspaar
LIO1, LIO1B und das globale Eingabe-/Ausgabedatengatter LGIOG überträgt Daten
zwischen dem lokalen Dateneingabe-/Datenausgabeleitungspaar LIO1,
LIO1B und dem globalen Dateneingabe-/Datenausgabeleitungspaar GIO1,
GIO1B.
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Obwohl
das lokale Datenleitungspaar LIO1, LIO1B so erscheint, als wenn
es über
dem Speicherzellenfeld 10 in transversaler Richtung angeordnet ist,
ist es wirklich in einer Einheit einer vorbestimmten Anzahl von
Unterspeicherzellenfeldbereichen SMCA angeordnet, welche in vertikaler
Richtung angeordnet sind.
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3A zeigt eine Signalleitungsanordnung des
Halbleiterspeicherbauelements gemäß 2A. In 3A deckt
eine Plattenpolylage PP (plate poly PP) die gesamte Oberfläche des
Speicherzellenfelds 10 ab. Die Wortleitungsauswahlsignalleitungen
PX1 bis PX4 sind in vertikaler Richtung angeordnet, die Hauptwortleitungen
NWL1 bis NWLi usw. und die lokalen Dateneingabe-/Datenausgabeleitungen
LIO sind auf einer ersten Schicht angeordnet und die Versorgungsleitungen
P1 sind zwischen den Wortleitungsauswahlsignalleitungen PX1 bis
PX4 angeordnet. Spaltenauswahlsignalleitungen CSL1 sind in transversaler
Richtung angeordnet und die globalen Dateneingabe-/Datenausgabeleitungen
GIO1 sind auf einer zweiten Schicht angeordnet. Eine Versorgungsleitung
P2 ist zwi schen der Spaltenauswahlsignalleitung CSL1 und der globalen
Dateneingabe-/Datenausgabeleitung GIO angeordnet.
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3B zeigt eine Signalleitungsanordnung des
Halbleiterspeicherbauelements gemäß 2B. In 3B ist
zusätzlich
eine Versorgungsleitung P1 in einem zentralen Bereich angeordnet,
in welchem das in vertikaler Richtung angeordnete Bitleitungspaar
des Unterspeicherzellenfeldbereichs SMCA verschränkt ist.
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Das
bedeutet, dass im Halbleiterspeicherbauelement gemäß 2B die Hauptwortleitungspaare
NWL1 bis NWLi usw. nicht in einem zentralen Bereich angeordnet sind,
in welchem das verschränkte
Bitleitungspaar angeordnet ist. Entsprechend ist die Versorgungsleitung
in diesem Bereich zusätzlich
angeordnet. Eine Signalleitung kann ebenfalls in diesem Bereich
angeordnet sein.
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Eine
dynamische Speicherzelle MC gemäß 2A und 2B umfasst einen Kondensator und einen
Transistor. Eine Seite des Kondensators ist mit dem Transistor verbunden
und die andere Seite ist mit der Plattenpolylage PP verbunden. Eine
Hälfte
einer feldinneren Versorgungsspannung ist an die Plattenpolylage
PP angelegt, eine hohe Spannung VPP ist an eine der Wortleitungsauswahlsignalleitungen PX1
bis PX4 und an eine der Hauptwortleitungen NWL1 bis NWLi usw. angelegt,
welche ausgewählt sind,
wenn sie in einem aktiven Zustand sind, und eine Massespannung oder
eine Spannung mit einem niedrigeren Pegel als eine Massespannung
wird an die verbleibenden Wortleitungsauswahlsignalleitungen PX1
bis PX4 und die verbleibenden Hauptwortleitungen NWL1 bis NWLi usw.
angelegt, welche nicht ausgewählt
sind. In einem Bereitschaftsmodus wird eine Massespannung oder eine
Spannung mit einem niedrigeren Pegel als eine Massespannung an alle
Wortleitungsauswahlsignalleitungen PX1 bis PX4 und an alle Hauptwortleitungen
NWL1 bis NWLi usw. angelegt.
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Daher
sind die Plattenpolylage PP und die Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und die Hauptwortleitungen NWL1 bis NWLi usw. eng angeordnet
und ein zwischen diesen Leitungen angeordnetes Dielektrikum kann
relativ dünn
sein. Daher kann ein Leckstrom zwischen der Plattenpolylage PP und
den Wortleitungsauswahlsignalleitungen PX1 bis PX4 und den Hauptwortleitungen
NWL1 bis NWLi usw. aufgrund von Dielektrikumdefekten fließen.
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Das
bedeutet, dass ein Leckstrom von der Plattenpolylage PP, an welche
eine Spannung von (feldinnere Versorgungsspannung)/2 in einem aktivierten
oder einem Bereitschaftszustand angelegt ist, zu den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und den Hauptwortleitungen NWL1 bis NWLi usw. fließen kann,
an die eine Massespannung oder eine Spannung mit einem niedrigeren
Pegel als die Massespannung angelegt ist. Eine Spannung, welche
an die Plattenpolylage PP angelegt ist, kann daher niedriger sein
als die Spannung mit dem Wert (feldinnere Versorgungsspannung)/2,
wodurch der Betrieb des Halbleiterspeicherbauelements ungünstig beeinflusst
wird.
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Der
Erfindung liegt das technische Problem zugrunde, ein Halbleiterspeicherbauelement
vom eingangs erwähnten
Typ bereitzustellen, welches in der Lage ist, die oben erwähnten Schwierigkeiten
des Standes der Technik wenigstens teilweise zu vermeiden und insbesondere
die oben erwähnten
Leckstromschwierigkeiten zu reduzieren und eine relativ stabile
Leistung zuzuführen.
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Die
Erfindung löst
dieses Problem durch Bereitstellung eines Halbleiterspeicherbauelements
mit den Merkmalen des Patentanspruchs 1 oder 2. Vorteilhafte Weiterbildungen
der Erfindung sind in den abhängigen
Ansprüchen
angegeben.
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Erfindungsgemäß können Halbleiterspeicherbauelemente
mit einem reduzierten Abfall des Spannungspegels zur Verfügung gestellt
werden, welcher an die Plattenpolylage angelegt wird. In weiteren
Ausgestaltungen der Erfindung kann ein Signalleitungsanordnungsverfahren
für ein
Halbleiterspeicherbauelement zur Verfügung gestellt werden, welches
den Abfall des an die Plattenpolylage angelegten Spannungspegels
reduziert.
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Gemäß spezieller
Ausführungsformen
der Erfindung kann die Elektrode ein ganzes Speicherzellenfeld bedecken
und eine Spannung anwenden, welche von den Speicherzellen verwendet
wird, wobei die lokalen Datenleitungspaare und/oder die Wortleitungsauswahlsignalleitungen
auf einer ersten Schicht über
der Elektrode in der gleichen Richtung wie die Unterwortleitung
angeordnet sind. Die Spaltenauswahlsignalleitungen und die globalen
Datenleitungspaare können
auf einer zweiten Schicht über der
Elektrode in der gleichen Richtung wie die Bitleitung angeordnet
sein und die Wortleitungsauswahlsignalleitungen und/oder die Hauptwortleitungen
können
auf einer dritten Schicht über
der Elektrode in der gleichen Richtung wie die Unterwortleitung
angeordnet sein.
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Die
ersten Versorgungsleitungen können eine
vorbestimmte Anzahl von Plattenelementen umfassen, welche den Unterspeicherzellenfeldbereich bedecken.
Ein Leckstrom, der von einigen der vorbestimmten Anzahl von Plattenelementen,
die den Bereich bedecken, in welchem der Unterspeicherzellenfeldbereich
angeordnet ist, zu der Elektrode fließt und ein Leckstrom, der von
der Elektrode zu den restlichen Plattenelementen fließt, kann
relativ gleichförmig
sein. Eine Spannung, welche um eine vorbestimmte Spannung höher als
eine an die Elektrode angelegte Spannung ist, kann an einige der
Plattenelemente angelegt werden und eine Spannung, welche um eine
vorbestimmte Spannung niedriger als eine an die Elektrode angelegte
Spannung ist, wird an die restlichen Plattenelemente angelegt.
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Gemäß zusätzlichen
Ausführungsformen
der Erfindung kann eine Signalleitungsanordnung für ein Halbleiterspeicherbauelement
zur Verfügung
gestellt werden, welches ein Speicherzellenfeld mit einem Unterspeicherzellenfeldbereich,
einem Abtastverstärkerbereich
und einem Unterwortleitungstreiberbereich sowie eine Elektrode auf
dem Speicherzellenfeld umfasst. Der Unterspeicherzellenfeldbereich kann
ein Unterspeicherzellenfeld umfassen, welches zwischen Unterwortleitungen
und Bitleitungspaaren eingeschleift ist und Speicherzellen umfasst,
welche in Reaktion auf ein Signal ausgewählt werden, welches zu den
Unterwortleitungen und Spaltenauswahlsignalleitungen übertragen
wird. Der Abtastverstärkerbereich
kann einen Bitleitungsabtastverstärker umfassen, welcher ausgeführt ist,
um Daten auf dem Bitleitungspaar abzutasten und zu verstärken. Der
Unterwortleitungstreiberbereich kann einen Unterwortleitungstreiber
umfassen, welcher ausgeführt ist,
um Signale, welche von Wortleitungsauswahlsignalleitungen übertragen
werden, und Signale zu kombinieren, welche von Hauptwortleitungen übertragen
werden, um die Unterwortleitungen auszuwählen. Das Speicherzellenfeld
kann Daten zwischen den Bitleitungspaaren und lokalen Datenleitungspaaren übertragen
und kann Daten zwischen den lokalen Datenleitungspaaren und globalen
Datenleitungspaaren übertragen.
Die Elektrode kann das gesamte Speicherzellenfeld bedecken und eine Spannung
anwenden, welche von den Speicherzellen verwendet wird. Insbesondere
können
die lokalen Datenleitungspaare auf einer ersten Schicht über der Elektrode
in der gleichen Richtung wie die Unterwortleitung angeordnet sein.
Die Spaltenauswahlsignalleitungen und die globalen Datenleitungspaare
können
auf einer zweiten Schicht über
der Elektrode in der gleichen Richtung wie die Bitleitung angeordnet sein.
Die Wortleitungsauswahlsignalleitungen und die Hauptwortleitungen
können
auf einer dritten Schicht über
der Elektrode in der gleichen Richtung wie die Unterwortleitung
angeordnet sein.
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Gemäß nach weiteren
Ausführungsformen der
Erfindung wird eine Signalleitungsanordnung für ein Halbleiterspeicherbauelement
zur Verfügung
gestellt, welches ein Speicherzellenfeld mit einem Unterspeicherzellenfeldbereich,
einem Abtastverstärkerbereich
und einem Unterwortleitungstreiberbereich sowie eine Elektrode auf
dem Speicherzellenfeld umfasst. Der Unterspeicherzellenfeldbereich kann
ein Unterspeicherzellenfeld umfassen, welches zwischen Unterwortleitungen
und Bitleitungspaaren eingeschleift ist und Speicherzellen umfasst,
welche in Reaktion auf ein Signal ausgewählt werden, welches zu den
Unterwortleitungen und den Spaltenauswahlsignalleitungen übertragen
wird. Der Abtastverstärkerbereich
kann einen Bitleitungsabtastverstärker umfassen, welcher ausgeführt ist,
um Daten auf den Bitleitungspaaren abzutasten und zu verstärken. Der
Unterwortleitungstreiberbereich kann einen Unterwortleitungstreiber
umfassen, welcher ausgeführt ist,
um Signale, welche von Wortleitungsauswahlsignalleitungen übertragen
werden, und Signale zu kombinieren, welche von Hauptwortleitungen übertragen
werden, um die Unterwortleitungen auszuwählen. Des Weiteren kann das
Speicherzellenfeld Daten zwischen den Bitleitungspaaren und lokalen Datenleitungspaaren übertragen
und kann Daten zwischen den lokalen Datenleitungspaaren und globalen
Datenleitungspaaren übertragen.
Die Elektrode kann das gesamte Speicherzellenfeld bedecken und eine
Spannung anwenden, welche von den Speicherzellen verwendet wird.
Insbesondere können
die lokalen Datenleitungspaare und die Wortleitungsauswahlsignalleitungen
auf einer ersten Schicht über
der Elektrode in der gleichen Richtung wie die Unterwortleitung
angeordnet werden. Die Spaltenauswahlsignalleitungen und die globalen
Datenleitungspaare können
auf einer zweiten Schicht über
der Elektrode in der gleichen Richtung wie die Bitleitung angeordnet
sein. Die Hauptwortleitungen können
auf einer dritten Schicht über
der Elektrode in der gleichen Richtung wie die Unterwortleitung
angeordnet sein.
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Zusätzlich können erste
Versorgungsleitungen auf der ersten Schicht über der Elektrode in der gleichen
Richtung wie die Wortleitungsauswahlsignalleitungen angeordnet sein
und zweite Versorgungsleitungen können auf der zweiten Schicht über der
Elektrode in der gleichen Richtung wie die Spaltenauswahlsignalleitungen
angeordnet sein. Die ersten Versorgungsleitungen können in
der gleichen Richtung wie die Wortleitungsauswahlsignalleitungen
angeordnet sein, um den Abtastverstärkerbereich zu überkreuzen.
Die ersten Versorgungsleitungen können zusätzlich in der gleichen Richtung
wie die Wortleitungsauswahlsignalleitungen angeordnet sein, um den
Unterspeicherzellenfeldbereich zu überkreuzen.
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Die
ersten Versorgungsleitungen können
in Form einer vorbestimmten Anzahl von Plattenelementen angeordnet
sein, welche den Unterspeicherzellenfeldbereich bedecken. Ein Leckstrom,
der von einigen der vorbestimmten Anzahl von Plattenelementen, die
den Unterspeicherzellenfeldbereich bedecken, zu der Elektrode fließt und ein
Leckstrom, der von der Elektrode zu den restlichen Plattenelementen
fließt,
kann relativ gleichförmig
sein. Eine Spannung, die um eine vorbestimmte Spannung höher als
eine an die Elektrode angelegte Spannung ist, kann an einige der
Plattenelemente angelegt werden und eine Spannung, die um eine vorbestimmte
Spannung niedriger als eine an die Elektrode angelegte Spannung
ist, wird an die restlichen Plattenelemente angelegt.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt. Es zeigen:
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1 ein
Blockdiagramm, welches ein Speicherzellenfeld eines herkömmlichen
Halbleiterspeicherbauelements und ein Verfahren zum Anordnen von
Signalleitungen desselben darstellt,
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2A ein
Blockdiagramm, welches einen Unterspeicherzellenfeldbereich und
einen Abtastverstärkerbereich
des herkömmlichen
Speicherbauelements gemäß 1 darstellt,
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2B ein
Blockdiagramm, welches einen alternativen Unterspeicherzellenfeldbereich
und einen alternativen Abtastverstärkerbereich des herkömmlichen
Speicherbauelements gemäß 1 darstellt,
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3A und 3B Signalleitungsanordnungen
der Halbleiterspeicherbauelemente gemäß den 2A und 2B,
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4A und 4B Signalleitungsanordnungen
für Halbleiterspeicherbauelemente
gemäß einer
ersten Ausführungsform
der Erfindung,
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5A und 5B Signalleitungsanordnungen
für Halbleiterspeicherbauelemente
gemäß einer
zweiten Ausführungsform
der Erfindung,
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6A und 6B Signalleitungsanordnungen
für Halbleiterspeicherbauelemente
gemäß einer
dritten Ausführungsform
der Erfindung,
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7A und 7B Signalleitungsanordnungen
für Halbleiterspeicherbauelemente
gemäß einer
vierten Ausführungsform
der Erfindung und
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8A und 8B Signalleitungsanordnungen
für Halbleiterspeicherbauelemente
gemäß einer
fünften
Ausführungsform
der Erfindung.
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Die
Erfindung wird nun unter Bezugnahme auf die zugehörigen Zeichnungen
detaillierter beschrieben, in welchen Ausführungsformen der Erfindung
dargestellt sind. In den Zeichnungen können die Dicke und/oder Breiten
von Schichten, Bereichen und/oder Linien zur Klarheit vergrößert dargestellt sein.
Zudem versteht sich, dass ein Element, wie eine Schicht, ein Bereich
oder ein Substrat, welches als auf einem anderen Element angeordnet
beschrieben wird, direkt auf dem anderen Element angeordnet sein
kann, oder ein oder mehrere Zwischenelemente vorhanden sein können. Im
Gegensatz dazu sind, wenn ein Element, wie eine Schicht, ein Bereich oder
ein Substrat, als direkt auf einem anderen Element angeordnet beschrieben
wird, keine Zwischenelemente vorhanden.
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Die 4A und 4B zeigen
Signalleitungsanordnungen eines Halbleiterspeicherbauelements gemäß einer
ersten Ausführungsform
der Erfindung. Bei Signalleitungsanordnungen gemäß den 4A und 4B sind
Wortleitungsauswahlsignalleitungen PX1 bis PX4 und Hauptwortleitungen NWL1
bis NWLi auf einer von einer ersten Schicht verschiedenen dritten
Schicht angeordnet. Insbesondere sind im Halbleiterspeicherbauelement
gemäß den 4A und 4B Signalleitungen
auf einer von einer zweiten Schicht verschiedenen dritten Schicht
angeordnet, und die Wortleitungsauswahlsignalleitungen PX1 bis PX4
und die Hauptwortleitungen NWL1 bis NWLi, welche zu einer Plattenpolylage PP
benachbart sind, sind auf der dritten Schicht angeordnet. Elektrische
und/oder logische Funktionalitäten
von Leitungen und/oder Elektroden der 4A und 4B können die
gleichen sein, wie oben im Zusammenhang mit den 1, 2A bis 2B und 3A bis 3B beschrieben
sind.
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Da
die Plattenpolylage PP nicht eng bezüglich der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und/oder der Hauptwortleitungen NWL1 bis NWLi angeordnet
ist, kann ein Leckstrom von der Plattenpolylage PP zu den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und/oder den Hauptwortleitungen NWL1 bis NWLi in einem
aktivierten Zustand und/oder einem Bereitschaftszustand reduziert
werden, wodurch der Abfall eines Spannungspegels reduziert wird,
welcher an die Plattenpolylage PP angelegt wird.
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In
den 4A und 4B kann
eine erste Isolationsschicht auf der Plattenpolylage PP ausgebildet
sein und lokale Datenleitungen LIO und Versorgungsleitungen P1 können auf
der ersten Isolationsschicht gebildet sein. Entsprechend kann die
erste Isolationsschicht zwischen den lokalen Datenleitungen und
der Plattenpolylage PP und zwischen den Versorgungsleitungen P1
und der Plattenpolylage PP angeordnet sein. Eine zweite Isolationsschicht
kann auf der ersten Isolationsschicht, auf den lokalen Datenleitungen
LIO und auf den Versorgungsleitungen P1 ausgebildet sein, und Spaltenauswahlsignalleitungen
CSL, globale Datenleitungen GIO und Versorgungsleitungen P2 können auf
der zweiten Isolationsschicht gebildet sein. Entsprechend kann sich
die zweite Isolationsschicht zwischen den lokalen Datenleitungen
und globalen Datenleitungen GIO an Kreuzungen derselben, zwischen
den lokalen Datenleitungen LIO und Spaltenauswahlsignalleitungen
CSL an Kreuzungen derselben, zwischen den Versorgungsleitungen P1
und globalen Datenleitungen GIO an Kreuzungen derselben und zwischen
den Versorgungsleitungen P1 und Spaltenauswahlsignalleitungen CSL
an Kreuzungen derselben angeordnet sein. Eine dritte Isolationsschicht
kann auf der zweiten Isolationsschicht, auf den Spaltenauswahlsignalleitungen
CSL, auf den globalen Datenleitungen GIO und auf den Versorgungsleitungen
P2 ausgebildet sein, und die Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und die Hauptwortleitungen NWL1 bis NWLi können auf
der dritten Isolationsschicht gebildet sein. Entsprechend kann die
dritte Isolati onsschicht zwischen den Spaltenauswahlsignalleitungen
CSL und Wortleitungsauswahlsignalleitungen PX1 bis PX4 an Kreuzungen
derselben, zwischen den Spaltenauswahlsignalleitungen CSL und Hauptwortleitungen NWL1
bis NWLi an Kreuzungen derselben, zwischen den globalen Datenleitungen
GIO und Wortleitungsauswahlsignalleitungen PX1 bis PX4 an Kreuzungen derselben
und zwischen den globalen Datenleitungen GIO und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben angeordnet sein.
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Entsprechend
befindet sich an Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den Spaltenauswahlsignalleitungen CSL die Spaltenauswahlsignalleitung
zwischen der Wortleitungsauswahlsignalleitung und der Plattenpolylage PP.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den Spaltenauswahlsignalleitungen CSL
befindet sich die Spaltenauswahlsignalleitung zwischen der Hauptwortleitung
und der Plattenpolylage PP. An Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den globalen Datenleitungen GIO befindet sich die
globale Datenleitung zwischen der Wortleitungsauswahlsignalleitung
und der Plattenpolylage PP. An Kreuzungen der Hauptwortleitungen
NWL1 bis NWLi mit den globalen Datenleitungen GIO befindet sich
die globale Datenleitung zwischen der Hauptwortleitung und der Plattenpolylage
PP.
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Die 5A und 5B zeigen
Signalleitungsanordnungen von Halbleiterspeicherbauelementen gemäß einer
zweiten Ausführungsform
der Erfindung. Bei Signalleitungsanordnungen gemäß den 5A und 5B sind
die Hauptwortleitungen NWL1 bis NWLi auf einer von der ersten Schicht
verschiedenen dritten Schicht angeordnet.
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Entweder
können
die Wortleitungsauswahlsignalleitungen PX1 bis PX4 und die Hauptwortleitungen
NWL1 bis NWLi auf einer dritten Schicht angeordnet sein oder die
Hauptwortleitungen NWL1 bis NWLi können auf einer dritten Schicht
angeordnet sein (wobei die Wortleitungsauswahlsignalleitungen auf
einer ersten Schicht angeordnet sind). Daher kann ein Leckstrom
von der Plattenpolylage PP zu den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und/oder zu den Hauptwortleitungen NWL1 bis NWLi im
aktivierten Zustand und/oder im Bereitschaftszustand reduziert werden,
wodurch der Abfall eines Spannungspegels reduziert wird, welcher
an die Plattenpolylage PP angelegt wird. Daraus resultiert, dass
der Energieverbrauch des Halbleiterspeicherbauelements reduziert
werden kann. Elektrische und/oder logische Funktionalitäten von
Leitungen und/oder Elektroden der 5A und 5B können die
gleichen sein wie oben im Zusammenhang mit den 1, 2A bis 2B und 3A bis 3B erörtert.
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Obwohl
nicht dargestellt, können
im Halbleiterspeicherbauelement gemäß den 4B und 5B die
Versorgungsleitungen P1, welche auf einer ersten Schicht über den
Unterspeicherzellenfeldbereichen SMCA angeordnet sind, auf einer
dritten Schicht angeordnet sein, oder die Versorgungsleitungen P1,
welche auf einer ersten Schicht über
den Unterspeicherzellenfeldbereichen SMCA angeordnet sind, können auf
einer ersten Schicht und einer dritten Schicht angeordnet sein.
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In
den 5A und 5B kann
eine erste Isolationsschicht auf der Plattenpolylage PP ausgebildet
sein und lokale Datenleitungen LIO, Versorgungsleitungen P1 und
Wortleitungsauswahlsignalleitungen PX1 bis PX4 können auf der ersten Isolationsschicht
gebildet sein. Entsprechend kann die erste Isolationsschicht zwischen
den lokalen Datenleitungen LIO und der Plattenpolylage PP, zwischen den
Versorgungsleitungen P1 und der Plattenpolylage PP und zwischen
den Wortleitungsauswahlsignalleitungen PX1 bis PX4 und der Plattenpolylage
PP angeordnet sein. Eine zweite Isolationsschicht kann auf der ersten
Isolationsschicht, auf den lokalen Datenleitungen LIO, auf den Versorgungsleitungen
P1 und auf den Wortleitungsauswahlsignalleitungen PX1 bis PX4 ausgebildet sein,
und Spaltenauswahlsignalleitungen CSL, globale Datenleitungen GIO und
Versorgungsleitungen P2 können
auf der zweiten Isolationsschicht gebildet sein. Entsprechend kann
die zweite Isolationsschicht zwischen den lokalen Datenleitungen
LIO und globalen Datenleitungen GIO an Kreuzungen derselben, zwischen
den lokalen Datenleitungen LIO und Spaltenauswahlsignalleitungen
CSL an Kreuzungen derselben, zwischen den Versorgungsleitungen P1
und globalen Datenleitungen GIO an Kreuzungen derselben, zwischen
den Versorgungsleitungen P1 und Spaltenauswahlsignalleitungen CSL
an Kreuzungen derselben, zwischen den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und globalen Datenleitungen GIO an Kreuzungen derselben
und zwischen den Wortleitungsauswahlsignalleitungen PX1 bis PX4
und den Spaltenauswahlsignalleitungen CSL an Kreuzungen derselben
angeordnet sein. Eine dritte Isolationsschicht kann auf der zweiten
Isolationsschicht, auf den Spaltenauswahlsignalleitungen CSL, auf
den globalen Datenleitungen GIO und auf den Versorgungsleitungen
P2 ausgebildet sein und die Hauptwortleitungen NWL1 bis NWLi können auf
der dritten Isolationsschicht gebildet sein. Entsprechend kann die
dritte Isolationsschicht zwischen den Spaltenauswahlsignalleitungen
CSL und Hauptwortleitungen NWL1 bis NWLi an Kreuzungen derselben
und zwischen den globalen Datenleitungen GIO und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben angeordnet sein.
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Entsprechend
befindet sich an Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den Spaltenauswahlsignalleitungen CSL die Wortleitungsauswahlsignalleitung
zwischen der Spaltenauswahlsignalleitung und der Plattenpolylage PP.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den Spaltenauswahlsignalleitungen CSL
ist die Spaltenauswahlsignalleitung zwischen der Hauptwortleitung
und der Plattenpolylage PP angeordnet. An Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den globalen Datenleitungen GIO ist die Wortleitungsauswahlsignalleitung
zwischen der globalen Datenlei tung und der Plattenpolylage PP angeordnet.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den globalen Datenleitungen
GIO ist die globale Datenleitung zwischen der Hauptwortleitung und
der Plattenpolylage PP angeordnet.
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Die 6A und 6B zeigen
Signalleitungsanordnungen von Halbleiterspeicherbauelementen gemäß einer
dritten Ausführungsform
der Erfindung. 6A zeigt Signalleitungsanordnungen, bei
welchen Wortleitungsauswahlsignalleitungen PX1 bis PX4 und Hauptwortleitungen
NWL1 bis NWLi auf einer von einer ersten Schicht verschiedenen dritten
Schicht angeordnet sind, und Versorgungsleitungen P1 sind zusätzlich in
einem leeren Bereich einer ersten Schicht über einem Unterwortleitungstreiberbereich
SWD und einem Unterspeicherzellenfeldbereich SMCA angeordnet, um
diese Bereiche zu überkreuzen. 6B zeigt
Signalleitungsanordnungen, bei welchen die Hauptwortleitungen NWL1
bis NWLi auf einer von einer ersten Schicht verschiedenen dritten
Schicht angeordnet sind, und Versorgungsleitungen P1 sind zusätzlich analog
zu 6A auf einer ersten Schicht angeordnet (wobei
Wortleitungsauswahlsignalleitungen auf einer ersten Schicht angeordnet
sind). Elektrische und/oder logische Funktionalitäten von
Leitungen und/oder Elektroden der 6A und 6B können die
gleichen sein wie oben im Zusammenhang mit den 1, 2A bis 2B und 3A bis 3B beschrieben.
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In 6A kann
eine erste Isolationsschicht auf der Plattenpolylage PP ausgebildet
sein und lokale Datenleitungen LIO und die Versorgungsleitungen P1
können
auf der ersten Isolationsschicht gebildet sein. Entsprechend kann
die erste Isolationsschicht zwischen den lokalen Datenleitungen
LIO und der Plattenpolylage PP und zwischen den Versorgungsleitungen
P1 und der Plattenpolylage PP angeordnet sein. Eine zweite Isolationsschicht
kann auf der ersten Isolationsschicht, auf den lokalen Datenleitungen LIO
und auf den Versorgungsleitungen P1 ausgebildet sein, und Spaltenauswahlsignalleitungen
CSL, globale Datenlei tungen GIO und Versorgungsleitungen P2 können auf
der zweiten Isolationsschicht gebildet sein. Entsprechend kann die
zweite Isolationsschicht zwischen den lokalen Datenleitungen LIO und
globalen Datenleitungen GIO an Kreuzungen derselben, zwischen den
lokalen Datenleitungen LIO und Spaltenauswahlsignalleitungen CSL
an Kreuzungen derselben, zwischen den Versorgungsleitungen P1 und
globalen Datenleitungen GIO an Kreuzungen derselben und zwischen
den Versorgungsleitungen P1 und Spaltenauswahlsignalleitungen CSL an
Kreuzungen derselben angeordnet sein. Eine dritte Isolationsschicht
kann auf der zweiten Isolationsschicht, auf den Spaltenauswahlsignalleitungen
CSL, auf den globalen Datenleitungen GIO und auf den Versorgungsleitungen
P2 ausgebildet sein, und die Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und die Hauptwortleitungen NWL1 bis NWLi können auf
der dritten Isolationsschicht gebildet sein. Entsprechend kann die
dritte Isolationsschicht zwischen den Spaltenauswahlsignalleitungen
CSL und Wortleitungsauswahlsignalleitungen PX1 bis PX4 an Kreuzungen
derselben, zwischen den Spaltenauswahlsignalleitungen CSL und Hauptwortleitungen NWL1
bis NWLi an Kreuzungen derselben, zwischen den globalen Datenleitungen
GIO und Wortleitungsauswahlsignalleitungen PX1 bis PX4 an Kreuzungen derselben
und zwischen den globalen Datenleitungen GIO und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben angeordnet sein.
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Entsprechend
befindet sich an Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den Spaltenauswahlsignalleitungen CSL die Spaltenauswahlsignalleitung
zwischen der Wortleitungsauswahlsignalleitung und der Plattenpolylage PP.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den Spaltenauswahlsignalleitungen CSL
befindet sich die Spaltenauswahlsignalleitung zwischen der Hauptwortleitung
und der Plattenpolylage PP. An Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den globalen Datenleitungen GIO befindet sich die
globale Datenleitung zwischen der Wortleitungsaus wahlsignalleitung
und der Plattenpolylage PP. An Kreuzungen der Hauptwortleitungen
NWL1 bis NWLi mit den globalen Datenleitungen GIO befindet sich
die globale Datenleitung zwischen der Hauptwortleitung und der Plattenpolylage
PP.
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In 6B kann
eine erste Isolationsschicht auf der Plattenpolylage PP ausgebildet
sein und lokale Datenleitungen LIO, die Versorgungsleitungen P1 und
die Wortleitungsauswahlsignalleitungen PX1 bis PX4 können auf
der ersten Isolationsschicht gebildet sein. Entsprechend kann die
erste Isolationsschicht zwischen den lokalen Datenleitungen LIO
und der Plattenpolylage PP, zwischen den Versorgungsleitungen P1
und der Plattenpolylage PP und zwischen den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und der Plattenpolylage PP angeordnet sein. Eine zweite
Isolationsschicht kann auf der ersten Isolationsschicht, auf den
lokalen Datenleitungen LIO, auf den Versorgungsleitungen P1 und
auf den Wortleitungsauswahlsignalleitungen PX1 bis PX4 ausgebildet
sein, und Spaltenauswahlsignalleitungen CSL, globale Datenleitungen
GIO und Versorgungsleitungen P2 können auf der zweiten Isolationsschicht
gebildet sein. Entsprechend kann die zweite Isolationsschicht zwischen
den lokalen Datenleitungen LIO und globalen Datenleitungen GIO an
Kreuzungen derselben, zwischen den lokalen Datenleitungen LIO und
Spaltenauswahlsignalleitungen CSL an Kreuzungen derselben, zwischen
den Versorgungsleitungen P1 und globalen Datenleitungen GIO an Kreuzungen
derselben, zwischen den Versorgungsleitungen P1 und Spaltenauswahlsignalleitungen
CSL an Kreuzungen derselben, zwischen den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und globalen Datenleitungen an Kreuzungen derselben
und zwischen den Wortleitungsauswahlsignalleitungen PX1 bis PX4
und Spaltenauswahlsignalleitungen CSL an Kreuzungen derselben angeordnet
sein. Eine dritte Isolationsschicht kann auf der zweiten Isolationsschicht,
auf den Spaltenauswahlsignalleitungen CSL, auf den globalen Datenleitungen
GIO und auf den Versorgungsleitungen P2 ausgebildet sein, und die Hauptwort leitungen
NWL1 bis NWLi können
auf der dritten Isolationsschicht gebildet sein. Entsprechend kann
die dritte Isolationsschicht zwischen den Spaltenauswahlsignalleitungen
CSL und Hauptwortleitungen NWL1 bis NWLi an Kreuzungen derselben
sowie zwischen den globalen Datenleitungen GIO und den Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben angeordnet sein.
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Entsprechend
befindet sich an Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den Spaltenauswahlsignalleitungen CSL die Wortleitungsauswahlsignalleitung
zwischen der Spaltenauswahlsignalleitung und der Plattenpolylage PP.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den Spaltenauswahlsignalleitungen CSL
befindet sich die Spaltenauswahlsignalleitung zwischen der Hauptwortleitung
und der Plattenpolylage PP. An Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den globalen Datenleitungen GIO befindet sich die
Wortleitungsauswahlsignalleitung zwischen der globalen Datenleitung
und der Plattenpolylage PP. An Kreuzungen der Hauptwortleitungen
NWL1 bis NWLi mit den globalen Datenleitungen GIO befindet sich
ist die globale Datenleitung zwischen der Hauptwortleitung und der
Plattenpolylage PP.
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Die 7A und 7B zeigen
Signalleitungsanordnungen von Halbleiterspeicherbauelementen gemäß einer
vierten Ausführungsform
der Erfindung. 7A zeigt Signalleitungsanordnungen, bei
welchen Wortleitungsauswahlsignalleitungen PX1 bis PX4 und Hauptwortleitungen
NWL1 bis NWLi auf einer von einer ersten verschiedenen dritten Schicht
angeordnet sind und zwei Versorgungsleitungen P11 und P12 sind zusätzlich auf
der linken bzw. rechten Seite, d.h. vertikal, angeordnet, um den gesamten
leeren Bereich einer ersten Schicht über dem Unterwortleitungstreiberbereich
SWD und dem Unterspeicherzellenfeldbereich SMCA abzudecken. 7B zeigt
Signalleitungsanordnungen, bei welchen die Hauptwortleitungen NWL1
bis NWLi auf einer von einer dritten Schicht verschiedenen ersten Schicht
angeordnet sind (wobei Wortleitungsauswahlsignalleitungen auf einer
ersten Schicht angeordnet sind), und zwei Versorgungsleitungen P11
und P12 sind analog zur 7A auf
der ersten Schicht angeordnet. In den 7A und 7B können die beiden
Versorgungsleitungen P11 und P12 als breite Plattenelemente ausgeführt sein.
Die 7A und 7B zeigen
Anordnungen mit zwei Versorgungsleitungen P11 und P12, es können aber
zwei oder mehr Versorgungsleitungen P11 und P12 angeordnet werden.
Elektrische und/oder logische Funktionalitäten von Leitungen und/oder
Elektroden der 7A und 7B können die
gleichen sein wie oben im Zusammenhang mit den 1, 2A bis 2B und 3A bis 3B beschrieben.
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In 7A kann
eine erste Isolationsschicht auf der Plattenpolylage PP ausgebildet
sein und lokale Datenleitungen LIO und Versorgungsleitungen P1, P11,
P12 können
auf der ersten Isolationsschicht gebildet sein. Entsprechend kann
sich die erste Isolationsschicht zwischen den lokalen Datenleitungen
LIO und der Plattenpolylage PP und zwischen den Versorgungsleitungen
P1, P11 und P12 und der Plattenpolylage PP befinden. Eine zweite
Isolationsschicht kann auf der ersten Isolationsschicht, auf den
lokalen Datenleitungen LIO und auf den Versorgungsleitungen P1,
P11 und P12 ausgebildet sein, und Spaltenauswahlsignalleitungen
CSL, globale Datenleitungen GIO und Versorgungsleitungen P2 können auf
der zweiten Isolationsschicht gebildet sein. Entsprechend kann die
zweite Isolationsschicht zwischen den lokalen Datenleitungen LIO
und globalen Datenleitungen GIO an Kreuzungen derselben, zwischen den
lokalen Datenleitungen LIO und Spaltenauswahlsignalleitungen CSL
an Kreuzungen derselben, zwischen den Versorgungsleitungen P1, P11,
P12 und globalen Datenleitungen GIO an Kreuzungen derselben und
zwischen den Versorgungsleitungen P1, P11, P12 und Spaltenauswahlsignalleitungen CSL
an Kreuzungen derselben angeordnet sein. Eine dritte Isolationsschicht
kann auf der zweiten Isolationsschicht, auf den Spaltenauswahlsignalleitungen
CSL, auf den globalen Datenleitungen GIO und auf den Versorgungsleitungen
P2 ausgebildet sein, und die Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und die Hauptwortleitungen NWL1 bis NWLi können auf
der dritten Isolationsschicht gebildet sein. Entsprechend kann die
dritte Isolationsschicht zwischen den Spaltenauswahlsignalleitungen
CSL und Wortleitungsauswahlsignalleitungen PX1 bis PX4 an Kreuzungen
derselben, zwischen den Spaltenauswahlsignalleitungen CSL und Hauptwortleitungen NWL1
bis NWLi an Kreuzungen derselben, zwischen den globalen Datenleitungen
GIO und Wortleitungsauswahlsignalleitungen PX1 bis PX4 an Kreuzungen derselben
und zwischen den globalen Datenleitungen GIO und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben angeordnet sein.
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Entsprechend
befindet sich an Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den Spaltenauswahlsignalleitungen CSL die Spaltenauswahlsignalleitung
zwischen der Wortleitungsauswahlsignalleitung und der Plattenpolylage PP.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den Spaltenauswahlsignalleitungen CSL
ist die Spaltenauswahlsignalleitung zwischen der Hauptwortleitung
und der Plattenpolylage PP angeordnet. An Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den globalen Datenleitungen GIO ist die globale
Datenleitung zwischen der Wortleitungsauswahlsignalleitung und der
Plattenpolylage PP angeordnet. An Kreuzungen der Hauptwortleitungen
NWL1 bis NWLi mit den globalen Datenleitungen GIO ist die globale
Datenleitung zwischen der Hauptwortleitung und der Plattenpolylage PP
angeordnet.
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In 7B kann
eine erste Isolationsschicht auf der Plattenpolylage PP ausgebildet
sein und lokale Datenleitungen LIO, Versorgungsleitungen P1, P11,
P12 und die Wortleitungsauswahlsignalleitungen PX1 bis PX4 können auf
der ersten Isolationsschicht gebildet sein. Entsprechend kann sich
die erste Isolationsschicht zwischen den lokalen Datenleitungen
LIO und der Plattenpolylage PP, zwischen den Versorgungsleitun gen
P1, P11, P12 und der Plattenpolylage PP und zwischen den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und der Plattenpolylage PP befinden. Eine zweite Isolationsschicht kann
auf der ersten Isolationsschicht, auf den lokalen Datenleitungen
LIO, auf den Versorgungsleitungen P1, P11, P12 und auf den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 ausgebildet sein, und Spaltenauswahlsignalleitungen
CSL, globale Datenleitungen GIO und Versorgungsleitungen P2 können auf der
zweiten Isolationsschicht gebildet sein. Entsprechend kann die zweite
Isolationsschicht zwischen den lokalen Datenleitungen LIO und globalen
Datenleitungen GIO an Kreuzungen derselben, zwischen den lokalen
Datenleitungen LIO und Spaltenauswahlsignalleitungen CSL an Kreuzungen
derselben, zwischen den Versorgungsleitungen P1, P11, P12 und globalen
Datenleitungen GIO an Kreuzungen derselben, zwischen den Versorgungsleitungen
P1, P11, P12 und Spaltenauswahlsignalleitungen CSL an Kreuzungen
derselben, zwischen den Wortleitungsauswahlsignalleitungen PX1 bis
PX4 und globalen Datenleitungen an Kreuzungen derselben und zwischen
den Wortleitungsauswahlsignalleitungen PX1 bis PX4 und Spaltenauswahlsignalleitungen CSL
an Kreuzungen derselben angeordnet sein. Eine dritte Isolationsschicht
kann auf der zweiten Isolationsschicht, auf den Spaltenauswahlsignalleitungen
CSL, auf den globalen Datenleitungen GIO und auf den Versorgungsleitungen
P2 ausgebildet sein, und die Hauptwortleitungen NWL1 bis NWLi können auf
der dritten Isolationsschicht gebildet sein. Entsprechend kann die
dritte Isolationsschicht zwischen den Spaltenauswahlsignalleitungen
CSL und Hauptwortleitungen NWL1 bis NWLi an Kreuzungen derselben,
zwischen den globalen Datenleitungen GIO und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben und zwischen den Versorgungsleitungen
P2 und Hauptwortleitungen NWL1 bis NWLi an Kreuzungen derselben
angeordnet sein.
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Entsprechend
befindet sich an Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den Spaltenauswahlsignalleitungen CSL die Wortleitungsauswahlsignalleitung
zwischen der Spaltenauswahlsignalleitung und der Plattenpolylage PP.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den Spaltenauswahlsignalleitungen CSL
ist die Spaltenauswahlsignalleitung zwischen der Hauptwortleitung
und der Plattenpolylage PP angeordnet. An Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den globalen Datenleitungen GIO ist die Wortleitungsauswahlsignalleitung
zwischen der globalen Datenleitung und der Plattenpolylage PP angeordnet.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den globalen Datenleitungen
GIO ist die globale Datenleitung zwischen der Hauptwortleitung und
der Plattenpolylage PP angeordnet.
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Die 8A und 8B zeigen
Signalleitungsanordnungen von Halbleiterspeicherbauelementen gemäß einer
fünften
Ausführungsform
der Erfindung. 8A zeigt eine Signalleitungsanordnung,
bei welcher Wortleitungsauswahlsignalleitungen PX1 bis PX4 und Hauptwortleitungen
NWL1 bis NWLi auf einer von einer ersten Schicht verschiedenen dritten
Schicht angeordnet sind, und Versorgungsleitungen P11 und P12 sind
zusätzlich
auf der oberen bzw. unteren Seite, d.h. horizontal, angeordnet,
um einen leeren Bereich einer ersten Schicht über einem Unterspeicherzellenfeldbereich
SMCA ganz zu bedecken. 8B zeigt Signalleitungsanordnungen,
bei welchen Hauptwortleitungen NWL1 bis NWLi auf einer von einer
ersten Schicht verschiedenen dritten Schicht angeordnet sind, wobei
die Wortleitungsauswahlsignalleitungen auf einer ersten Schicht
angeordnet sind, und die zwei Versorgungsleitungen P11 und P12 sind
zusätzlich
wie diejenigen von 8A angeordnet.
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Die 8A und 8B zeigen,
dass die zwei Versorgungsleitungen P11 und P12 an einer oberen bzw.
unteren Seite angeordnet sind, um den gesamten leeren Bereich einer
ersten Schicht über dem
Unterspeicherzel lenfeldbereich SCMA zu bedecken, aber die beiden
Versorgungsleitungen P11 und P12 können auch so angeordnet sein,
dass sie den gesamten leeren Bereich einer ersten Schicht über einem
Unterwortleitungstreiberbereich SWD und dem Unterspeicherzellenfeldbereich
SMCA bedecken. Elektrische und/oder logische Funktionalitäten von
Leitungen und/oder Elektroden der 8A und 8B können die
gleichen sein, wie sie oben im Zusammenhang mit den 1, 2A bis 2B und 3A bis 3B beschrieben
sind.
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In 8A kann
eine erste Isolationsschicht auf der Plattenpolylage PP ausgebildet
sein und lokale Datenleitungen LIO und Versorgungsleitungen P1, P11,
P12 können
auf der ersten Isolationsschicht gebildet sein. Entsprechend kann
sich die erste Isolationsschicht zwischen den lokalen Datenleitungen
LIO und der Plattenpolylage PP und zwischen den Versorgungsleitungen
P1, P11 und P12 und der Plattenpolylage PP befinden. Eine zweite
Isolationsschicht kann auf der ersten Isolationsschicht, auf den
lokalen Datenleitungen LIO und auf den Versorgungsleitungen P1,
P11 und P12 ausgebildet sein, und Spaltenauswahlsignalleitungen
CSL, globale Datenleitungen GIO und Versorgungsleitungen P2 können auf
der zweiten Isolationsschicht gebildet sein. Entsprechend kann sich
die zweite Isolationsschicht zwischen den lokalen Datenleitungen
LIO und globalen Datenleitungen GIO an Kreuzungen derselben, zwischen
den lokalen Datenleitungen LIO und Spaltenauswahlsignalleitungen
CSL an Kreuzungen derselben, zwischen den Versorgungsleitungen P1,
P11, P12 und globalen Datenleitungen GIO an Kreuzungen derselben
und zwischen den Versorgungsleitungen P1, P11, P12 und Spaltenauswahlsignalleitungen
CSL an Kreuzungen derselben befinden. Eine dritte Isolationsschicht
kann auf der zweiten Isolationsschicht, auf den Spaltenauswahlsignalleitungen CSL,
auf den globalen Datenleitungen GIO und auf den Versorgungsleitungen
P2 ausgebildet sein, und die Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und Hauptwortleitungen NWL1 bis NWLi können auf der
dritten Isolationsschicht gebildet sein.
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Entsprechend
kann sich die dritte Isolationsschicht zwischen den Spaltenauswahlsignalleitungen CSL
und Wortleitungsauswahlsignalleitungen PX1 bis PX4 an Kreuzungen
derselben, zwischen den Spaltenauswahlsignalleitungen CSL und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben, zwischen den globalen Datenleitungen
GIO und Wortleitungsauswahlsignalleitungen PX1 bis PX4 an Kreuzungen
derselben und zwischen den globalen Datenleitungen GIO und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben befinden.
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Entsprechend
befindet sich an Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den Spaltenauswahlsignalleitungen CSL die Spaltenauswahlsignalleitung
zwischen der Wortleitungsauswahlsignalleitung und der Plattenpolylage PP.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den Spaltenauswahlsignalleitungen CSL
ist die Spaltenauswahlsignalleitung zwischen der Hauptwortleitung
und der Plattenpolylage PP angeordnet. An Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den globalen Datenleitungen GIO ist die globale
Datenleitung zwischen der Wortleitungsauswahlsignalleitung und der
Plattenpolylage PP angeordnet. An Kreuzungen der Hauptwortleitungen
NWL1 bis NWLi mit den globalen Datenleitungen GIO ist die globale
Datenleitung zwischen der Hauptwortleitung und der Plattenpolylage PP
angeordnet.
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In 8B kann
eine erste Isolationsschicht auf der Plattenpolylage PP ausgebildet
sein und lokale Datenleitungen LIO, Versorgungsleitungen P1, P11,
P12 und Wortleitungsauswahlsignalleitungen PX1 bis PX4 können auf
der ersten Isolationsschicht gebildet sein. Entsprechend kann sich
die erste Isolationsschicht zwischen den lokalen Datenleitungen LIO
und der Plattenpolylage PP, zwischen den Versorgungsleitungen P1,
P11, P12 und der Plattenpolylage PP und zwischen den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und der Plattenpolylage PP befinden. Eine zweite Isolationsschicht
kann auf der ersten Isolations schicht, auf den lokalen Datenleitungen
LIO, auf den Versorgungsleitungen P1, P11, P12 und auf den Wortleitungsauswahlsignalleitungen PX1
bis PX4 ausgebildet sein, und Spaltenauswahlsignalleitungen CSL,
globale Datenleitungen GIO und Versorgungsleitungen P2 können auf
der zweiten Isolationsschicht gebildet sein. Entsprechend kann sich
die zweite Isolationsschicht zwischen den lokalen Datenleitungen
LIO und globalen Datenleitungen GIO an Kreuzungen derselben, zwischen
den lokalen Datenleitungen LIO und Spaltenauswahlsignalleitungen
CSL an Kreuzungen derselben, zwischen den Versorgungsleitungen P1,
P11, P12 und globalen Datenleitungen GIO an Kreuzungen derselben,
zwischen den Versorgungsleitungen P1, P11, P12 und Spaltenauswahlsignalleitungen
CSL an Kreuzungen derselben, zwischen den Wortleitungsauswahlsignalleitungen
PX1 bis PX4 und globalen Datenleitungen an Kreuzungen derselben
und zwischen den Wortleitungsauswahlsignalleitungen PX1 bis PX4
und Spaltenauswahlsignalleitungen CSL an Kreuzungen derselben befinden.
Eine dritte Isolationsschicht kann auf der zweiten Isolationsschicht, auf
den Spaltenauswahlsignalleitungen CSL, auf den globalen Datenleitungen
GIO und auf den Versorgungsleitungen P2 ausgebildet sein, und die
Hauptwortleitungen NWL1 bis NWLi können auf der dritten Isolationsschicht
gebildet sein. Entsprechend kann sich die dritte Isolationsschicht
zwischen den Spaltenauswahlsignalleitungen CSL und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben, zwischen den globalen Datenleitungen
GIO und Hauptwortleitungen NWL1 bis NWLi an Kreuzungen derselben
und zwischen den Versorgungsleitungen P2 und Hauptwortleitungen
NWL1 bis NWLi an Kreuzungen derselben befinden.
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Entsprechend
befindet sich an Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den Spaltenauswahlsignalleitungen CSL die Wortleitungsauswahlsignalleitung
zwischen der Spaltenauswahlsignalleitung und der Plattenpolylage PP.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den Spaltenauswahlsignalleitungen CSL
ist die Spaltenauswahlsignalleitung zwischen der Hauptwortleitung
und der Plattenpolylage PP angeordnet. An Kreuzungen der Wortleitungsauswahlsignalleitungen
PX1 bis PX4 mit den globalen Datenleitungen GIO ist die Wortleitungsauswahlsignalleitung
zwischen der globalen Datenleitung und der Plattenpolylage PP angeordnet.
An Kreuzungen der Hauptwortleitungen NWL1 bis NWLi mit den globalen Datenleitungen
GIO ist die globale Datenleitung zwischen der Hauptwortleitung und
der Plattenpolylage PP angeordnet.
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Wie
die Halbleiterspeicherbauelemente gemäß der ersten und zweiten Ausführungsform,
welche in den 4A-B und 5A-B dargestellt
sind, können
die Halbleiterspeicherbauelemente gemäß den 6A-B, 7A-B
und 8A-B einen Spannungsabfall der Plattenpolylage
PP reduzieren und eine relativ stabile Leistung durch Hinzufügen der Versorgungsleitungen
P1 zuführen,
um einen Kontakt zwischen Leitungen herzustellen, welche Energie
mit dem gleichen Pegel unter den Versorgungsleitungen P1, welche
auf einer ersten Schicht angeordnet sind, und den Versorgungsleitungen
P2 übertragen,
welche auf einer zweiten Schicht angeordnet sind.
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Die
Halbleiterspeicherbauelemente gemäß den 6A bis 6B, 7A bis 7B und/oder 8A bis 8B können den
Vorteil aufweisen, dass die Versorgungsleitungen P1, P11 und P12
zusätzlich
angeordnet sind und daher eine relativ stabile Leistung zugeführt werden
kann, jedoch kann ein Leckstrom zwischen der Plattenpolylage PP
und den Versorgungsleitungen P1, P11 und/oder P12 auftreten, da
die Versorgungsleitungen P1, P11 und/oder P12 relativ dicht an der
Plattenpolylage PP angeordnet sind, wodurch ein Spannungsabfall
an der Plattenpolylage PP verursacht wird.
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Aus
dem genannten Grund können
die Halbleiterspeicherbauelemente gemäß den 6A bis 6B mit
einer gleichen Anzahl von Versorgungslei tungen P1, an welche die
Zellenfeldversorgungsspannung angelegt wird, und von Versorgungsleitungen
P1 ausgeführt
sein, an welche eine Massespannung angelegt wird, um einen Abfall
des an die Plattenpolylage PP angelegten Spannungspegels zu reduzieren,
und die Halbleiterspeicherbauelemente gemäß den 7A bis 7B und/oder 8A bis 8B können mit
gleich großer
Fläche
für die
Versorgungsleitung P11, an welche eine Versorgungsspannung angelegt
wird, und für
die Versorgungsleitung P12 ausgeführt sein, an welche eine Massespannung
angelegt wird.
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Durch
die oben beschriebene Anordnung der Signalleitungen können Halbleiterspeicherbauelemente
gemäß Ausführungsformen
der Erfindung einen Spannungsabfall der Plattenpolylage reduzieren, auch
wenn eine Möglichkeit
besteht, dass ein Leckstrom durch die zusätzlichen Versorgungsleitungen entsteht.
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Die
oben beschriebenen Ausführungsformen haben
gezeigt, dass die Wortleitungsauswahlsignalleitungen und die Hauptwortleitungen
auf einer dritten Schicht angeordnet werden können, und die Spaltenauswahlsignalleitungen
und die globalen Datenleitungspaare auf einer zweiten Schicht angeordnet
werden können.
Gemäß anderen
Ausführungsformen
können
die Wortleitungsauswahlsignalleitungen auf einer zweiten Schicht
und die Spaltenauswahlsignalleitungen und die globalen Datenleitungspaare
können
auf einer dritten Schicht angeordnet werden.
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Die
oben beschriebenen Ausführungsformen haben
weiter gezeigt, dass das Halbleiterspeicherbauelement der Erfindung
eine Unterwortleitungsstruktur aufweisen kann. Zudem können Ausführungsformen
der Erfindung auf Halbleiterspeicherbauelemente angewendet werden,
welche keine Unterwortleitungsstruktur aufweisen.
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Wie
oben ausgeführt
ist, können
Halbleiterspeicherbauelemente und Signalleitungsanordnungsverfahren
gemäß Ausführungsformen
der Erfindung Leckströme
reduzieren, welche von der Plattenpolylage zu den Wortleitungsauswahlsignalleitungen
und zu den Hauptwortleitungen fließen können, wodurch ein Abfall der
an die Plattenpolylage angelegten Spannung reduziert wird. Dadurch
kann eine verlässlichere
Betriebsweise des Halbleiterspeicherbauelements gemäß der Erfindung
ermöglicht
werden.
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Zudem
können
Halbleiterspeicherbauelemente und Signalleitungsanordnungsverfahren
gemäß der Erfindung
zusätzliche
Versorgungsleitungen anordnen um dadurch eine relativ stabile Leistung zuzuführen.