DE102005011299A1

DE102005011299A1 - Programmierverfahren und Schreibtreiberschaltung für Phasenänderungsspeicherzellen

Info

Publication number: DE102005011299A1
Application number: DE200510011299
Authority: DE
Inventors: Byung-Gil Choi; Du-Eung Kim; Choong-Keun Kwak; Beak-Hyung Cho
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-03-05
Filing date: 2005-03-04
Publication date: 2005-09-29
Anticipated expiration: 2025-03-05
Also published as: DE102005011299B4; CN1697082A; US20050195633A1; KR20050089500A; JP2005251383A; US7274586B2; JP4767559B2; CN1697082B; KR100574975B1

Abstract

Die Erfindung bezieht sich auf ein Verfahren zur Programmierung eines Phasenänderungsspeicherfeldes mit einer Mehrzahl von Phasenänderungsspeicherzellen in einen Setzwiderstandszustand und auf eine Schreibtreiberschaltung für ein Phasenänderungspeicherbauelement mit einer Mehrzahl von Phasenänderungsspeicherzellen, die darauf ausgelegt sind, in Reaktion auf einen angelegten Stromimpuls zwischen einem Rücksetzwiderstandszustand und einem Setzwiderstandszustand zu wechseln.
Erfindungsgemäß wird ein Setzstromimpuls mit einer ersten bis n-ten Stufe (ST1 bis STn) an die Phasenänderungsspeicherzellen angelegt, um diese in den Setzwiderstandszustand zu bringen, wobei ein minimaler Strompegel in allen Stufen des Setzstromimpulses höher als ein vorgebbarer Referenzstrompegel ist und der Strompegel des Seztstromimpulses sequentiell von Stufe zu Stufe verringert wird.
Verwendung z. B. für Direktzugriffsspeicher vom Phasenänderungstyp (PRAM).

Description

Die Erfindung bezieht sich auf ein Verfahren zur Programmierung eines Phasenänderungsspeicherfeldes, d.h. eines Feldes von Speicherzellen mit einem Phasenänderungsmaterial, und einer zugehörigen Schreibtreiberschaltung für ein Phasenänderungsspeicherbauelement.

Phasenänderungs-Direktzugriffsspeicher (PRAM) sind nichtflüchtige Speicherbauelemente mit Phasenänderungsspeicherzellen, die Daten unter Verwendung eines Phasenänderungsmaterials speichern, wie eines Chalkogenids, z.B. Ge-Sb-Te (GST). Der elektrische Widerstand eines solchen Phasenänderungsmaterials ändert sich bei einem Phasenübergang zwischen zwei Zuständen, wie er durch eine Temperaturänderung verursacht wird. PRAM-Bauelemente zeigen viele Vorteile sowohl von flüchtigen Speichern, wie dynamischen Direktzugriffsspeichern (DRAM), als auch nichtflüchtigen Speichern, wobei sie im allgemeinen einen niedrigeren Energieverbrauch haben.

Wenn beispielsweise Strom durch ein Phasenänderungsmaterial während eines Schreibvorgangs fließt, kann das Phasenänderungsmaterial zwischen einem kristallinen Zustand und einem amorphen Zustand hin und her wechseln. Als Beispiel kann ein Phasenänderungsmaterial dadurch auf seinen Schmelzpunkt erhitzt werden, dass ein relativ hoher Stromimpuls an das Phasenänderungsmaterial für eine relativ kurze Zeitspanne angewendet wird. Wenn das Phasenänderungsmaterial von diesem Anfangszustand aus rasch abgekühlt wird, geht es in einen hochohmigen, amorphen Zustand über. Wenn es hingegen langsamer abgekühlt wird, geht es in einen kristallinen Zustand mit geringerem elektrischem Widerstand über.

Deshalb hängt der Endzustand des Phasenänderungsmaterials von der Stärke und/oder Dauer des Stroms ab, der durch das Phasenänderungsmaterial fließt. Ein für eine relativ kurze Zeitspanne durch das Phasenänderungsmaterial fließender, relativ hoher Strom, auch als Rücksetzstrom oder Rücksetzstromimpuls bezeichnet, bringt das Phasenänderungsmaterial von einem kristallinen in einen amorphen Zustand. Der amorphe Zustand wird auch als Rücksetzzustand bezeichnet und kann z.B. mit einem hohen logischen Datenpegelwert "1" in Beziehung gesetzt werden. Wenn ein Strom niedriger als der Rücksetzstrom durch das Phasenänderungsmaterial für eine relativ längere Zeitspanne fließt, wechselt das Phasenänderungsmaterial vom amorphen in den kristallinen Zustand zurück. Der kristalline Zustand wird auch als Setzzustand bezeichnet und kann z.B. mit einem niedrigen logischen Datenpegelwert "0" in Beziehung gesetzt werden.

Der elektrische Widerstand des Phasenänderungsmaterials ist somit im Rücksetzzustand höher als im Setzzustand. Eine Phasenänderungs-Speicherzelle, die sich ursprünglich im Setzzustand befindet, kann in den Rücksetzzustand gebracht werden, indem ein Rücksetzstrom durch ihr Phasenänderungsmaterial geführt wird, um dieses über dessen Schmelztemperatur zu erhitzen und dann rasch abzuschrecken, wie oben erläutert. Umgekehrt geht die anfänglich im Rücksetzzustand be findliche Speicherzelle in den Setzzustand über, wenn ein Setzstrom durch ihr Phasenänderungsmaterial geführt wird, so dass dieses über seine Kristallisationstemperatur erwärmt wird, wobei dieser Strom für eine gewisse Zeitspanne aufrechterhalten wird, wonach dann das Phasenänderungsmaterial abgekühlt wird.

1 veranschaulicht in Diagrammform einen herkömmlichen Stromimpuls zum Schreiben von Daten in eine solche Speicherzelle bzw. in ein Phasenänderungsmaterial derselben, wobei im Diagramm von 1 auf der Abszisse die Zeit und auf der Ordinate die Stromstärke bzw. äquivalent dazu die Temperatur abgetragen sind. Bei dem herkömmlichen Datenschreibverfahren gemäß 1 wird ein relativ höherer Stromimpuls für eine relativ kurze Zeitdauer an das Phasenänderungsmaterial angelegt, um dieses auf seine Schmelztemperatur TM zu bringen. Das Phasenänderungsmaterial wird dann rasch abgekühlt, so dass es in einen amorphen Zustand, d.h. einen Rücksetzzustand, wechselt. Um das Phasenänderungsmaterial umgekehrt in einen kristallinen Zustand, d.h. einen Setzzustand, zu bringen, wird ein relativ niedrigerer Stromimpuls an das Phasenänderungsmaterial für eine relativ längere Zeitdauer angelegt, wie in 1 veranschaulicht, um das Phasenänderungsmaterial auf eine Temperatur aufzuheizen, die höher als seine Kristallisationstemperatur TX ist.

In einem Speicherfeld mit einer Vielzahl von Phasenänderungsspeicherzellen tritt jedoch typischerweise der Fall auf, dass parasitäre Widerstände zwischen den individuellen Phasenänderungsspeicherzellen oder Gruppen derselben abhängig von der Zellenanordnung innerhalb des Speicherfeldes variieren. Außerdem können Signallasten auf Leitungen, die mit den Phasenänderungsspeicherzellen verbunden sind, variieren, und Rücksetzströme können ebenfalls zwischen den Phasenänderungsspeicherzellen variieren, beispielsweise aufgrund von Unterschieden im Herstellungsprozess, insbesondere mit steigender Flächenausdehnung des Speicherfeldes. Wenn die Rücksetzströme zwischen verschiedenen Speicherzellen variieren, variieren üblicherweise auch die Setzströme.

Dementsprechend kann der Pegel bzw. der Betrag der Setzstromimpulse, die dazu verwendet werden, die Phasenänderungsspeicherzellen in einen Setzzustand zu bringen, zwischen den Speicherzellen des Phasenänderungsspeicherfeldes variieren. Dies kann unerwünscht sein, da es dann nicht mehr ohne weiteres möglich ist, alle Speicherzellen im Speicherfeld unter Verwendung einer einzigen Setzstrombeaufschlagung in den Setzzustand zu bringen. Mit anderen Worten kann der Fall auftreten, dass bei Anlegen eines einzigen Setzstroms einige Speicherzellen in den Setzzustand übergehen, andere jedoch in den Rücksetzzustand gehen bzw. dort verbleiben.

Eine weitere Problematik von Phasenänderungsspeicherzellen besteht darin, dass die Widerstandswerte der Speicherzellen, die nach Anlegen eines Setzstroms in den Setzzustand übergegangen sind, von Speicherzelle zu Speicherzelle variieren können. Dies kann zu Fehlern im Betrieb des Phasenänderungsspeicherfeldes führen.

2 veranschaulicht graphisch die Beziehung zwischen dem an Phasenänderungsspeicherzellen angelegten Strom und deren elektrischem Widerstand. Dazu werden in 2 exemplarisch drei Speicherzellen A, B und C mit zugehörigen Kennlinien betrachtet. Die Speicherzellen A, B und C zeigen sämtlich unterschiedliche Rücksetz-/Setzstromkennlinien. Die Speicherzelle A ist eine Zelle mit relativ hohem Setzstrom, die Speicherzelle B ist eine Zelle mit mittlerem Setzstrom, und die Speicherzelle C ist eine Zelle mit relativ niedrigem Setzstrom. Aus 2 ist ersichtlich, dass die Höhe bzw. die Stärke an Stromfluss, die dazu benötigt wird, die Speicherzellen A, B und C in einen Setzzustand, auch Setzwiderstandszustand bezeichnet, zu bringen, zwischen den drei Speicherzellen A, B und C variiert.

Wenn ein Strom entsprechend einer Spannung (i) gemäß 2 an die Speicherzellen angelegt wird, kann die Speicherzelle A in den Setzwiderstandszustand wechseln, da sie sich innerhalb eines in 2 markierten Setzfensters befindet, während die Speicherzellen B und C in einem Rücksetzzustand bzw. in einem Zustand mit für den Setzzustand zu hohem elektrischem Widerstand verbleiben. Zudem zeigen die Speicherzellen B und C unterschiedliche Rücksetzwiderstände. Wie daraus deutlich wird, reicht in der Regel ein einziger Setzstrom nicht aus, alle Speicherzellen eines Phasenänderungs-Speicherzellenfeldes in den Setzzustand zu bringen, vielmehr benötigen die Phasenänderungs-Speicherzellen des Speicherzellenfeldes unterschiedliche Ströme, um in den Setzzustand überzugehen.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Programmierverfahrens für ein Phasenänderungsspeicherfeld und einer zugehörigen Schreibtreiberschaltung für ein Phasenänderungsspeicherbauelement zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeiden lassen und mit denen es insbesondere möglich ist, alle Speicherzellen eines Phasenänderungsspeicherfeldes mit relativ geringem Aufwand in einen gewünschten Setz- oder Rücksetzzustand zu bringen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Programmierverfahrens mit den Merkmalen des Anspruchs 1 oder 2 und einer Schreibtreiberschaltung mit den Merkmalen des Anspruchs 7.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte her kömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Diagramm zur Veranschaulichung herkömmlicher Setz- und Rücksetzstromimpulse für Phasenänderungsspeicherzellen,
2 ein Kennliniendiagramm zur Veranschaulichung der Beziehung zwischen angelegtem Strom und elektrischem Widerstand von typischen Phasenänderungsspeicherzellen,
3 ein Diagramm zur Veranschaulichung der Anwendung eines Setzstromimpulses für ein Phasenänderungsspeicherfeld gemäß der Erfindung,
4 ein Kennliniendiagramm zur vergleichenden Erläuterung des Defektverhaltens von Phasenänderungsspeicherzellen bei Anlegen eines einzelnen Setzstromimpulses oder bei erfindungsgemäßem Anlegen eines mehrstufigen Setzstromimpulses,
5 ein Schaltbild einer erfindungsgemäßen Schreibtreiberschaltung für Phasenänderungsspeicherzellen,
6 ein Blockschaltbild einer in der Schreibtreiberschaltung von 5 verwendbaren Impulserzeugungseinheit und
7 ein Zeitsteuerungsdiagramm zur Erläuterung der Betriebsweise der Schreibtreiberschaltung von 5.
3 veranschaulicht in Diagrammform den Verlauf eines Setzstroms, der gemäß der Erfindung an ein Phasenänderungsspeicherfeld angelegt wird. Allgemein dient das Anlegen eines Setzstroms an Phasenänderungsspeicherzellen des Speicherzellenfeldes dazu, das Phasenände rungsspeicherfeld in einen Setzzustand zu programmieren. Im gezeigten Beispiel umfasst ein hierzu benutzter Setzstrom bzw. Setzstromimpuls I_SET eine vorgebbare Anzahl n von Stufen bzw. Einzelimpulsen ST1 bis STn. In jeder Stufe ST1 bis STn bleibt die Stromstärke größer als ein vorgebbarer Referenzstromwert. Das Stromniveau des Setzstromimpulses I_SET wird Stufe um Stufe sequentiell reduziert. Die Stromstärke des Setzstromimpulses I_SET kann von Speicherzelle zu Speicherzelle des Phasenänderungsspeicherfeldes eventuell etwas variieren, der Strom wird jedoch so gewählt, dass der Strompegel des Setzstromimpulses in der ersten Stufe ST1 denjenigen höchsten Stromwert darstellt, der dazu führt, dass jede der Phasenänderungsspeicherzellen im Speicherzellenfeld in einen Setzwiderstandszustand übergeht.
Mit anderen Worten kann es zwar sein, dass eine bestimmte Phasenänderungsspeicherzelle im Zellenfeld einen höheren Strom als alle anderen Speicherzellen benötigt, um in einen Setzzustand überzugehen. Der Pegel des Setzstromimpulses in der ersten Stufe ST1 ist jedoch auf diesen "höchsten" Strom eingestellt, so dass sichergestellt ist, dass alle Speicherzellen in den Setzzustand übergehen. Andererseits ist der Pegel des Setzstromimpulses in der ersten Stufe ST1 so gewählt, dass er nicht wesentlich über diesen Strompegel hinausgeht, der gerade ausreicht, jede der Phasenänderungsspeicherzellen im Zellenfeld auf ihre Schmelztemperatur aufzuheizen.
Wie in 3 ersichtlich, wird in diesem Beispiel der Strompegel des Setzstromimpulses I_SET sequentiell von Stufe zu Stufe verringert. Der Strompegel während der ersten Stufe ST1 ist am höchsten, der Strompegel des Impulses in der n-ten Stufe STn am niedrigsten. Jedoch bleibt der Strom in der n-ten Stufe STn, der einen minimalen Strompegel repräsentiert, welcher an die Speicherzellen im Zellenfeld angelegt wird, um diese in einen Setzzustand zu bringen, höher als ein Referenzstrompegel, der als ein Stromwert vorgegeben wird, welcher ausreicht, die Pha senänderungsspeicherzellen über einer Kristallisationstemperatur TX zu halten, bei der das Phasenänderungsmaterial der Speicherzellen zu kristallisieren beginnt.
Die erfindungsgemäße Vorgehensweise zum Programmieren des Phasenänderungsspeicherfeldes in den Setzzustand basiert auf dem Prinzip, dass die Phasenänderungsspeicherzellen des Zellenfeldes, nachdem sie durch die erste Stufe ST1 des Setzstromimpulses I_SET aufgeheizt werden, durch die nachfolgenden Stufen ST2 bis STn in einen niedrigen Widerstandszustand gelangen und dort verbleiben, ohne dass ihr Widerstand wieder ansteigt, da diese nachfolgenden Setzstromeinzelimpulse ST2 bis STn mit Strömen verknüpft sind, die niedriger als der Strompegel der ersten Stufe ST1 sind.
Wenn dementsprechend der Strompegel für den Setzstromimpuls I_SET in allen n Stufen sämtlich größer als der Referenzstrompegel ist und sequentiell mit jeder Stufe reduziert wird, haben alle damit beaufschlagten Phasenänderungsspeicherzellen im Speicherzellenfeld den im Wesentlichen gleichen Setzwiderstand. Da zudem in jeder Stufe, in welcher der Setzstromimpuls I_SET an die jeweiligen Phasenänderungsspeicherzellen angelegt wird, der Strompegel höher als der Referenzstrompegel ist, kann die zur Programmierung aller Phasenänderungsspeicherzellen im Zellenfeld in einen Setzzustand benötigte Zeitspanne beträchtlich verringert werden.
Wie erläutert, hat der Setzstromimpuls I_SET somit mehrere Stufen. Die Anzahl n an Stufen, in welchen alle Phasenänderungsspeicherzellen in einen Setzwiderstandzustand übergehen können, kann in Abhängigkeit von der Größe des Speicherfeldes und/oder vom Strompegel der ersten Stufe ST1 festgelegt werden.
4 veranschaulicht graphisch ein Defektverhalten von Phasenänderungsspeicherzellen, wenn der Setzstromimpuls von 3 angelegt wird. Die Ordinate repräsentiert die Anzahl defekter Bits, die Abszisse repräsentiert einen Spannungspegel für das Speicherfeld. Weiter bezeichnet in 4 eine Kennlinie (i) die Anzahl defekter Zellen im Zellenfeld in Abhängigkeit vom gewählten Spannungspegel, wenn ein einzelner Setzstromimpuls angelegt wird. Eine Kennlinie (ii) veranschaulicht die Anzahl defekter Zeilen unter den Phasenänderungsspeicherzellen im Zellenfeld in Abhängigkeit vom gewählten maximalen Spannungspegel, wenn der Setzstromimpuls I_SET mit den mehreren Stufen ST1 bis STn gemäß 3 angelegt wird. Aus 4 ist zu erkennen, dass beim gleichen Spannungspegel weniger defekte Zellen auftreten, wenn der Setzstromimpuls I_SET in der erfindungsgemäßen Weise angelegt wird.
5 veranschaulicht in Schaltbilddarstellung eine erfindungsgemäße Schreibtreiberschaltung 500 mit einer Impulserzeugungseinheit 510 und einer Stromimpulssteuereinheit 520, die eine selektive Ausgabeeinheit 540 und eine Stromsteuereinheit 530 beinhaltet, auf die weiter unten näher eingegangen wird. 7 veranschaulicht im Zeitsteuerungsdiagramm, in dem der gesteuerte Zeitverlauf relevanter Signale von 5 wiedergegeben ist, die Betriebsweise der Schreibtreiberschaltung 500 von 5.
Wie aus den 5 und 7 ersichtlich, erzeugt die Impulserzeugungseinheit 510 in Reaktion auf einen Datenübergangsdetektionsimpuls DTD einen Rücksetzimpuls RST_PLS, um Phasenänderungsspeicherzellen in einen Rücksetzwiderstandszustand zu bringen. Die Impulserzeugungseinheit 510 erzeugt außerdem in Reaktion auf den Datenübergangsdetektionsimpuls DTD einen Setzimpuls S_PLS, um die Phasenänderungsspeicherzellen in einen Setzwiderstandszustand zu bringen. Des weiteren erzeugt sie einen ersten bis n-ten Steuerimpuls P1 bis Pn, die sequentiell aktiviert werden.
Die Stromimpulserzeugungseinheit 520 erzeugt entsprechend den Setzstromimpuls I_SET in der oben zu 3 beschriebenen Art mit der ersten bis n-ten Stufe ST1 bis STn in Reaktion auf den ersten bis n-ten Steuerimpuls P1 bis Pn und legt ihn an die Phasenänderungsspeicherzellen des Speicherfeldes an. Wie oben erläutert, ist der minimale Strompegel jedes an die Phasenänderungsspeicherzellen angelegten Setzstromeinzelimpulses in jeder Stufe ST1 bis STn höher als der vorgegebene Referenzstrompegel, und der Strompegel des angelegten Setzstromimpulses nimmt sequentiell von Stufe zu Stufe ab, wie in 3 gezeigt.
6 zeigt im Blockschaltbild eine mögliche schaltungstechnische Realisierung der Impulserzeugungseinheit 510 für die Schreibtreiberschaltung 500 von 5. In diesem Beispiel umfasst die Impulserzeugungseinheit 510 eingangsseitig ein NOR-Gatter NOR. Dieses implementiert eine NOR-Verknüpfung des Datenübergangsdetektionsimpulses DTD mit einer Massespannung VSS. Das Datenübergangsdetektionsimpulssignal DTD wird z.B. dann aktiviert, wenn sich der Logikwert von Eingabedaten XDIN ändert, wie in 7 gezeigt.
Eine erste Verzögerungseinheit 511 der Impulserzeugungseinheit 510 verzögert ein Ausgangssignal des NOR-Gatters NOR. Ein erstes NAND-Gatter NAND1 implementiert eine NAND-Verknüpfung des Ausgangssignals des NOR-Gatters NOR mit einem Ausgangssignal der ersten Verzögerungseinheit 511 und gibt als Ausgangssignal den Rücksetzimpuls RST_PLS ab.
Eine zweite Verzögerungseinheit 513 verzögert das Ausgangssignal der ersten Verzögerungseinheit 511. Ein zweites NAND-Gatter NAND2 implementiert eine NAND-Verknüpfung eines Ausgangssignals der zweiten Verzögerungseinheit 513 mit dem Ausgangssignal des NOR-Gatters NOR und gibt als Ausgangssignal den Setzimpuls S_PLS ab.
Wenn ein Adresssignal XADO und ein Schreibaktivierungssignal XWE in einem aktiven Zustand sind und die Eingabedaten XDIN anliegen, wird der Datenübergangsdetektionsimpuls DTD aktiviert, wie aus 7 ersichtlich. Der Datenübergangsdetektionsimpuls DTD stellt ein Impulssignal mit relativ kurzer Aktivitätsdauer dar, wie ebenfalls aus 7 zu erkennen.
Wenn der Datenübergangsdetektionsimpuls DTD anliegt, wird der Setzimpuls S_PLS durch die Funktion des NOR-Gatters NOR, der ersten und zweiten Verzögerungseinheit 511, 513 und des zweiten NAND-Gatters NAND2 erzeugt. Wie aus 7 ersichtlich, weist der Setzimpuls S_PLS eine relativ lange Aktivitätsdauer auf, obwohl der Datenübergangsdetektionsimpuls DTD eine kurze Aktivitätsdauer hat. Diese längere Aktivitätsdauer wird durch Verzögerungen in der ersten und der zweiten Verzögerungseinheit 511, 513 bewirkt.
Die Impulserzeugungseinheit 510 umfasst des weiteren eine dritte Verzögerungseinheit 515, ein drittes NAND-Gatter NAND3 sowie eine erste bis (n-1)-te Unterverzögerungseinheit D1 bis Dn-1. Wenn der Datenübergangsdetektionsimpuls DTD mit hohem Pegel erzeugt wird, wird der erste Steuerimpuls P1 durch die Funktion des NOR-Gatters NOR, der dritten Verzögerungseinheit 515 und des dritten NAND-Gatters NAND3 erzeugt, wie in 6 dargestellt. Die erste bis (n-1)-te Unterverzögerungseinheit D1 bis Dn-1 sind seriell an den Ausgang des dritten NAND-Gatters NAND3 angekoppelt und dienen dazu, den ersten Steuerimpuls P1 weiter zu verzögern und so die entsprechenden weiteren, zeitversetzten Steuerimpulse P2 bis Pn bereitzustellen, wie in 6 gezeigt. Der erste bis n-te Steuerimpuls P1 bis Pn können auf diese Weise sequentiell während der Aktivitätsdauer des Setzimpulses S_PLS erzeugt und der Stromimpulssteuereinheit 520 zugeführt werden, um den Setzstromimpuls I_SET mit dem in 3 gezeigten Verlauf zu generieren.
Wie wiederum aus 5 zu erkennen, gibt die selektive Ausgabeeinheit 540 selektiv, d.h. wahlweise, den Setzstromimpuls I_SET oder den Rücksetzstromimpuls I_RESET in Reaktion auf zugeführte Daten DATA sowie den zugeführten Setzimpuls S_PLS oder Rücksetzimpuls RST_PLS ab. Die Stromsteuereinheit 530 steuert den Strompegel des von der selektiven Ausgabeeinheit 540 abgegebenen Setzstromimpulses I_SET in Reaktion auf den ersten bis n-ten Steuerimpuls P1 bis Pn.
Die selektive Ausgabeeinheit 540 umfasst im gezeigten Beispiel eine Auswahleinheit 550, eine Treibereinheit 560 und eine Ausgabeeinheit 570. Die Auswahleinheit 550 erzeugt den Setzimpuls S_PLS und ein Steuersignal CTRLS, wenn es sich bei den Daten DATA um Setzdaten handelt, während sie den Rücksetzimpuls RST_PLS und das Steuersignal CTRLS erzeugt, wenn es sich bei den Daten DATA um Rücksetzdaten handelt.
Wenn es sich bei den Eingabedaten DATA beispielsweise um Setzdaten mit niedrigem Pegel, d.h. einem Logikwert "0" handelt, wird ein erstes Transmissionsgatter TG1 der Auswahleinheit 550 leitend geschaltet. Der von der Impulserzeugungseinheit 510 von 6 gelieferte Setzimpuls S_PLS wird dadurch von der Auswahleinheit 550 durchgelassen und abgegeben, während ein zweites Transmissionsgatter TG2 der Auswahleinheit 550 sperrend geschaltet ist. Über zwei Inverter I1 und I5 werden die zugeführten Setzdaten als das Steuersignal CTRLS generiert. Dementsprechend liegt das Steuersignal CTRLS dann auf niedrigem Pegel. Über zwei Inverter I2 und I3 wird der vom ersten Transmissionsgatter TG1 durchgelassene Setzimpuls S_PLS abgegeben.
Wenn andererseits die Eingabedaten DATA Rücksetzdaten mit hohem Logikpegel "1" sind, ist das erste Transmissionsgatter TG1 sperrend geschaltet, während das zweite Transmissionsgatter TG2 leitend geschaltet ist, so dass der von der Impulserzeugungseinheit 510 gelieferte Rücksetzimpuls RST_PLS weitergeleitet und abgegeben wird. In diesem Fall generieren die beiden Inverter I1 und I5 die Rücksetzdaten als das Steuersignal CTRLS auf hohem Pegel, und die Inverter I2 und I3 geben den Rücksetzimpuls RST_PLS ab.
Die Treibereinheit 560 arbeitet in Reaktion auf den Setzimpuls S_PLS oder den Rücksetzimpuls RST_PLS und steuert die Spannung an einem ersten Knoten N1 in Reaktion auf das Steuersignal CTRLS. Wie aus 5 ersichtlich, umfasst die Treibereinheit 560 im gezeigten Beispiel einen ersten bis sechsten Transistor TR1 bis TR6. Der erste Transistor TR1 ist mit einem ersten Anschluss an eine Versorgungsspannung VDD gekoppelt, während ein zweiter Anschluss und ein Gate mit dem ersten Knoten N1 gekoppelt sind. Der zweite und der dritte Transistor TR2 und TR3 sind in Reihe zwischen den ersten Knoten N1 und einen zweiten Knoten N2 geschaltet, und ihre Gateelektroden werden mit einer Vorspannung DC_BIAS beaufschlagt. Die Vorspannung DC_BIAS schaltet den zweiten und dritten Transistor TR2, TR3 leitend. Der vierte und der fünfte Transistor TR4 und TR5 sind ebenfalls in Reihe zwischen den ersten Knoten N1 und den zweiten Knoten N2 geschaltet, wobei ihre Gateelektroden vom Steuersignal CTRLS beaufschlagt werden. Der sechste Transistor TR6 ist mit einem ersten Anschluss an den zweiten Knoten N2 gekoppelt, während seine Gateelektrode mit dem Setzimpuls S_PLS oder dem Rücksetzimpuls RST_PLS beaufschlagt wird und ein zweiter Anschluss desselben mit einer Massespannung VSS verbunden ist.
Wenn die Daten DATA Setzdaten sind, sind der vierte und fünfte Transistor TR4, TR5 in Reaktion auf den niedrigen Pegel des Steuersignals CTRLS sperrend geschaltet. Wenn die Daten DATA Rücksetzdaten sind, sind der vierte und fünfte Transistor TR4, TR5 hingegen in Reaktion auf den hohen Pegel des Steuersignals CTRLS leitend geschaltet. Wenn folglich die Setzdaten und der Setzimpuls S_PLS an die Auswahleinheit 550 angelegt werden, gibt diese das Steuersignal CTRLS mit niedrigem Pegel an die Treibereinheit 560 ab, die dadurch den vierten und fünften Transistor TR4, TR5 sperrend schaltet. Der zweite bis fünfte Transistor TR2 bis TR5 steuern die Spannung am ersten Knoten N1.
Da der zweite und der dritte Transistor TR2, TR3 aufgrund der Vorspannung DC_BIAS stets leitend geschaltet sind, ist die Spannung am ersten Knoten N1 durch den vierten und fünften Transistor TR4, TR5 festgelegt. Da der vierte und fünfte Transistor TR4, TR5 sperrend geschaltet sind, wenn der Setzimpuls S_PLS zugeführt wird und das Steuersignal CTRLS mit niedrigem Pegel erzeugt wird, ist die Spannung am ersten Knoten N1 höher als in dem Fall, wenn der vierte und fünfte Transistor TR4, TR5 leitend geschaltet sind, d.h. wenn die Daten DATA Rücksetzdaten sind und das von der Auswahleinheit 550 abgegebene Steuersignal CTRLS auf hohem Pegel liegt.
Wie aus 5 ersichtlich, arbeitet die Ausgabeeinheit 570 in Reaktion auf den Setzimpuls S_PLS bzw. den Rücksetzimpuls RST_PLS und steuert den Strompegel des Setzstromimpulses I_SET bzw. des Rücksetzstromimpulses I_RESET in Reaktion auf die Spannung am ersten Knoten N1. Die Ausgabeeinheit 570 umfasst im gezeigten Beispiel einen Steuertransistor CTR sowie einen ersten und zweiten Ausgangstransistor OTR1, OTR2. Der Steuertransistor CTR ist mit einem ersten Anschluss an die Versorgungsspannung VDD und mit einem zweiten Anschluss an den ersten Knoten N1 gekoppelt, während seine Gateelektrode mit dem Setzimpuls S_PLS oder dem Rücksetzimpuls RST_PLS beaufschlagt wird. Der erste Ausgangstransistor OTR1 ist mit einem ersten Anschluss an die Versorgungsspannung VDD und mit ei nem zweiten Anschluss an einen dritten Knoten N3 gekoppelt, während seine Gateelektrode mit dem ersten Knoten N1 verbunden ist. Der zweite Ausgangstransistor OTR2 ist mit einem ersten Anschluss an den dritten Knoten N3 und mit einem zweiten Anschluss an die Massespannung VSS gekoppelt, während seine Gateelektrode mit dem inversen Signal des Setzimpulses S_PLS oder Rücksetzimpulses RST_PLS beaufschlagt wird, wozu die Auswahleinheit 550 einen zugehörigen ausgangsseitigen Inverter I4 aufweist.
Der Steuertransistor CTR ist anfänglich leitend geschaltet und hält den ersten Ausgangstransistor OTR1 sperrend. Wenn an den Steuertransistor CTR der an der Auswahleinheit 550 zugeführte Setzimpuls S_PLS über deren Inverter I3 angelegt wird, wird der Steuertransistor CTR sperrend geschaltet, und die Gateelektrode des ersten Ausgangstransistors OTR1 wird durch die Spannung am ersten Knoten N1 gesteuert. Wenn der Setzimpuls S_PLS auf einen hohen Pegel aktiviert ist, beaufschlagt das vom Inverter I4 invertierte Setzimpulssignal die Gateelektrode des zweiten Ausgangstransistors OTR2, der dadurch sperrend geschaltet wird. Dementsprechend gibt der erste Ausgangstransistor OTR1, so lange der Setzimpuls S_PLS aktiviert ist, den Setzstromimpuls I_SET in Reaktion auf die Spannung am ersten Knoten N1 ab.
Nachfolgend wird die Betriebsweise der Stromsteuereinheit 530 ausführlicher unter Bezugnahme auf die 5 und 7 erläutert, gemäß der die Stromstärke und der Signalverlauf des abgegebenen Setzstromimpulses I_SET gesteuert werden. Dazu umfasst die Stromsteuereinheit 530 im gezeigten Beispiel von 5 eine erste bis n-te Lasteinheit LU1 bis LUn, die parallel zwischen den ersten Knoten N1 und die Massespannung VSS eingeschleift sind und in Reaktion auf je einen zugehörigen des ersten bis n-ten Steuerimpulses P1 bis Pn aktiviert werden, um die Spannung am ersten Knoten N1 sequentiell anzuheben.
Für diesen Zweck weisen die erste bis n-te Lasteinheit LU1 bis LUn je eine Mehrzahl von Lasttransistoren LTR auf, wobei die Anzahl von Lasttransistoren LTR sukzessive für die erste bis n-te Lasteinheit LU1 bis LUn zunimmt. Dementsprechend erhöht sich, wenn die Lasttransistoren LTR der ersten bis n-ten Lasteinheit LU1 bis LUn leitend geschaltet werden, die Last sequentiell von einer zur nächsten Lasteinheit.
Wenn folglich die erste bis n-te Lasteinheit LU1 bis LUn sequentiell leitend geschaltet werden, erhöht sich die Spannung am ersten Knoten N1 entsprechend stufenweise. Dadurch steigt die Spannung an der Gateelektrode des ersten Ausgangstransistors OTR1 sequentiell an, und der Strom des vom ersten Ausgangstransistor OTR1 abgegebenen Setzstromimpulses I_SET nimmt entsprechend stufenweise ab. Dies führt somit zum von der Ausgabeeinheit 570 abgegebenen Setzstromimpuls I_SET mit dem in 3 gezeigten Verlauf, wenn der erste bis n-te Steuerimpuls P1 bis Pn gemäß 7 von der Impulserzeugungseinheit 510 erzeugt und die erste bis n-te Lasteinheit LU1 bis LUn in Reaktion auf den ersten bis n-ten Steuerimpuls P1 bis Pn aktiviert werden.
Der minimale Strompegel des Stromimpulses I_SET wird so eingestellt, dass er höher als der vorgegebene Referenzstrompegel bleibt, wozu die Anzahl an Lasttransistoren LTR in der n-ten Lasteinheit LUn entsprechend gewählt wird. Der Referenzstrompegel ist hierbei so gewählt, dass er ausreicht, die Phasenänderungsspeicherzellen, an die der Setzstromimpuls I_SET angelegt wird, über der Kristallisationstemperatur TX zu halten, bei der das Phasenänderungsmaterial der Phasenänderungsspeicherzellen zu kristallisieren beginnt.
Der maximale Strompegel des Setzstromimpulses I_SET wird so gesteuert, dass er in etwa gleich dem höchsten Strom ist, der dazu benötigt wird, auch die Phasenänderungsspeicherzelle mit dem hierfür größten Strombedarf in den Setzwiderstandszustand zu bringen, diesen höchsten Strom jedoch nicht merklich überschreitet. Dies kann dadurch bewerkstelligt werden, dass die Anzahl an Lasttransistoren LTR der ersten Lasteinheit LU1 entsprechend gewählt wird.
Wie anhand der obigen Erläuterungen deutlich wird, stellt die Erfindung ein Verfahren und eine Schaltung zur Programmierung eines Phasenänderungsspeicherfeldes, d.h. eines Feldes von Speicherzellen mit Phasenänderungsmaterial, in einen Setzzustand zur Verfügung, mit denen es möglich ist, alle Phasenänderungsspeicherzellen des Feldes zuverlässig in einen Setzwiderstandszustand zu bringen bzw. in diesem zu halten, wobei ein Wechsel der Phasenänderungsspeicherzellen in den Setzwiderstandszustand in relativ kurzer Zeit möglich ist.

Claims

Verfahren zur Programmierung eines Phasenänderungsspeicherfeldes mit einer Mehrzahl von Phasenänderungsspeicherzellen in einen Setzwiderstandszustand, dadurch gekennzeichnet, dass ein Setzstromimpuls mit einer Anzahl n von Impulsstufen (ST1, ..., STn) an die Phasenänderungsspeicherzellen angelegt wird, um diese in den Setzwiderstandszustand zu bringen, wobei der Strompegel des Setzstromimpulses von Stufe zu Stufe sequentiell verringert wird und ein minimaler Strompegel in allen Stufen des an die Phasenänderungsspeicherzellen angelegten Setzstromimpulses höher als ein vorgebbarer Referenzstrompegel gewählt wird.
Verfahren zur Programmierung eines Phasenänderungsspeicherfeldes mit einer Mehrzahl von Phasenänderungsspeicherzellen in einen Setzwiderstandszustand, gekennzeichnet durch folgende Schritte: – Anlegen eines ersten Stromeinzelimpulses (ST1) mit einem vorgebbaren Spannungspegel an die Phasenänderungsspeicherzellen, um diese in den Setzwiderstandszustand zu bringen, und – sequentielles Anlegen eines zweiten bis n-ten Stromeinzelimpulses (ST2, ..., STn) an die Phasenänderungsspeicherzellen mit gegenüber dem Strompegel des ersten Stromeinzelimpulses geringeren Strompegeln, wobei der Strompegel der aufeinanderfolgenden Stromeinzelimpulse von Einzelimpuls zu Einzelimpuls verringert wird und ein minimaler Strompegel aller an die Phasenänderungsspeicherzellen sequentiell angelegten Stromeinzelimpulse höher als ein vorgebbarer Referenzstrompegel gewählt wird.
Verfahren nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der Referenzstrompegel als ein Strompegel gewählt wird, der ausreicht, die Phasenänderungsspeicherzellen über einer Kristallisationstemperatur zu halten, bei der das Phasenänderungsmaterial der Phasenänderungsspeicherzellen zu kristallisieren beginnt.
Verfahren nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass der Strompegel des ersten Stromeinzelimpulses oder der ersten Stromimpulsstufe so gewählt wird, dass er ausreicht, diejenige Phasenänderungsspeicherzelle, welche von allen Phasenänderungsspeicherzellen für den Übergang in den Setzwiderstandszustand den höchsten Strom benötigt, in den Setzwiderstandszustand zu bringen.
Verfahren nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der Strompegel des ersten Stromeinzelimpulses oder der ersten Stromimpulsstufe einen vorgebbaren Grenzwert nicht wesentlich überschreitet, bei dem das Phasenänderungsmaterial der Phasenänderungsspeicherzellen auf seinen Schmelzpunkt erwärmt wird.
Verfahren nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die Phasenänderungsspeicherzellen dafür ausgelegt werden, ihren Zustand zwischen einem Rücksetzwiderstandszustand und dem Setzwiderstandszustand in Reaktion auf einen angelegten Rücksetzstromimpuls oder den oder die Setzstromimpulse zu verändern.
Schreibtreiberschaltung für ein Phasenänderungsspeicherbauelement mit einer Mehrzahl von Phasenänderungsspeicherzellen, die darauf ausgelegt sind, ihren Zustand in Reaktion auf einen an gelegten Stromimpuls in einen Rücksetzwiderstandszustand oder einen Setzwiderstandszustand zu ändern, dadurch gekennzeichnet, dass die Schreibtreiberschaltung darauf ausgelegt ist, einen Setzstromimpuls mit einer Anzahl n von Einzelimpulsen oder Impulsstufen (ST1, ..., STn) an die Phasenänderungsspeicherzellen anzulegen, um diese in den Setzwiderstandszustand zu bringen, wobei ein minimaler Strompegel in allen Stufen des Setzstromimpulses höher als ein vorgebbarer Referenzstrompegel ist.
Schreibtreiberschaltung nach Anspruch 7, weiter dadurch gekennzeichnet, dass der Strompegel des Setzstromimpulses von der ersten bis zu n-ten Stufe sequentiell reduziert wird.
Schreibtreiberschaltung nach Anspruch 7 oder 8, weiter gekennzeichnet durch – eine Impulserzeugungseinheit (510), die darauf ausgelegt ist, in Reaktion auf einen Datenübergangsdetektionsimpuls (DTD) einen Rücksetzimpuls (RST_PLS), um die Phasenänderungsspeicherzellen in den Rücksetzwiderstandszustand zu bringen, und einen Setzimpuls (S_PLS), um die Phasenänderungsspeicherzellen in den Setzwiderstandszustand zu bringen, sowie einen ersten bis n-ten Steuerimpuls (P1, ..., Pn) zu erzeugen, und – eine Stromimpulssteuereinheit (520), die darauf ausgelegt ist, den Setzstromimpuls mit der ersten bis n-ten Stufe an die Phasenänderungsspeicherzellen in Reaktion auf die erzeugten ersten bis n-ten Steuerimpulse anzulegen.
Schreibtreiberschaltung nach Anspruch 9, weiter dadurch gekennzeichnet, dass der erste bis n-te Steuerimpuls sequentiell aktiviert werden, während der Setzimpuls aktiviert ist, und danach deaktiviert werden.
Schreibtreiberschaltung nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass der Datenübergangsdetektionsimpuls aktiviert wird, wenn sich ein Logikwert von Eingabedaten ändert, die der Impulserzeugungseinheit zugeführt werden.
Schreibtreiberschaltung nach einem der Ansprüche 7 bis 11, weiter dadurch gekennzeichnet, dass der Referenzstrompegel ein Strompegel ist, der ausreicht, die Phasenänderungsspeicherzellen über einer Kristallisationstemperatur zu halten, bei welcher das Phasenänderungsmaterial der Phasenänderungsspeicherzellen zu kristallisieren beginnt.
Schreibtreiberschaltung nach einem der Ansprüche 7 bis 12, weiter dadurch gekennzeichnet, dass der Strompegel des Setzstromimpulses in der ersten Stufe so gewählt ist, dass durch ihn auch diejenige Phasenänderungsspeicherzelle, welche den höchsten Strom zum Übergang in den Setzwiderstandszustand benötigt, ihren Setzwiderstandszustand erreicht.
Schreibtreiberschaltung nach einem der Ansprüche 7 bis 13, weiter dadurch gekennzeichnet, dass der Strompegel des Setzstromimpulses in der ersten Stufe nicht wesentlich über einen Grenzwert ansteigt, bei dem das Phasenänderungsmaterial der Phasenänderungsspeicherzellen seinen Schmelzpunkt erreicht.
Schreibtreiberschaltung nach einem der Ansprüche 9 bis 14, weiter dadurch gekennzeichnet, dass die Impulserzeugungseinheit folgende Elemente umfasst: – ein NOR-Gatter zur Implementierung einer NOR-Verknüpfung des Datenübergangsdetektionsimpulses mit einer Massespannung, – eine erste Verzögerungseinheit zum Verzögern des Ausgangssignals des NOR-Gatters, – ein erstes NAND-Gatter zur Implementierung einer NAND-Verknüpfung des Ausgabesignals des NOR-Gatters und des Ausgabesignals der ersten Verzögerungseinheit, um den Rücksetzimpuls abzugeben, – eine zweite Verzögerungseinheit zum Verzögern des Ausgangssignals der ersten Verzögerungseinheit, – ein zweites NAND-Gatter zur Implementierung einer NAND-Verknüpfung des Ausgangssignals der zweiten Verzögerungseinheit mit dem Ausgangssignal des NOR-Gatters, um den Setzimpuls abzugeben, – eine dritte Verzögerungseinheit zum Verzögern des Ausgangssignals des NOR-Gatters, – ein drittes NAND-Gatter zur Implementierung einer NAND-Verknüpfung des Ausgangssignals des NOR-Gatters mit dem Ausgangssignal der dritten Verzögerungseinheit, um den ersten Steuerimpuls abzugeben, und – eine erste bis (n-1)-te Unterverzögerungseinheit, die seriell verschaltet an den Ausgang des dritten NAND-Gatters gekoppelt sind, um am Ausgang je einer der Unterverzögerungseinheiten je einen von dem zweiten bis n-ten Steuerimpuls abzugeben.
Schreibtreiberschaltung nach einem der Ansprüche 9 bis 15, weiter dadurch gekennzeichnet, dass die Stromimpulssteuereinheit folgende Elemente enthält: – eine selektive Ausgabeeinheit zum Ausgeben des Setzstromimpulses und/oder des Rücksetzstromimpulses in Reaktion auf Eingabedaten und den Setzimpuls oder den Rücksetzimpuls und – eine Stromsteuereinheit zur Steuerung des Strompegels des von der selektiven Ausgabeeinheit ausgegebenen Setzstromimpulses in Reaktion auf den ersten bis n-ten Steuerimpuls.
Schreibtreiberschaltung nach Anspruch 16, weiter dadurch gekennzeichnet, dass die Stromsteuereinheit eine erste bis n-te Lasteinheit aufweist, die parallel zwischen einen ersten Knoten und eine Massespannung eingeschleift sind und in Reaktion auf je einen zugehörigen von dem ersten bis n-ten Steuerimpuls aktiviert werden, um die Spannung am ersten Knoten sequentiell zu erhöhen.
Schreibtreiberschaltung nach Anspruch 17, weiter dadurch gekennzeichnet, dass der Lastwert von der ersten bis zur n-ten Lasteinheit sequentiell zunimmt, wenn die betreffende Lasteinheit aktiviert ist.
Schreibtreiberschaltung nach einem der Ansprüche 16 bis 18, weiter dadurch gekennzeichnet, dass die selektive Ausgabeeinheit folgende Elemente enthält: – eine Auswahleinheit zur Erzeugung des Setzimpulses und eines Steuersignals, wenn die Eingabedaten Setzdaten sind, und zur Erzeugung des Rücksetzimpulses und eines Steuersignals, wenn die Eingabedaten Rücksetzdaten sind, – eine Treibereinheit, die in Reaktion auf den Setzimpuls oder den Rücksetzimpuls arbeitet, um eine Spannung an einem ersten Knoten in Reaktion auf das Steuersignal zu steuern, und – eine Ausgabeeinheit, die in Reaktion auf den Setzimpuls oder den Rücksetzimpuls arbeitet, um den Strompegel des Setzstromimpulses oder des Rücksetzstromimpulses in Reaktion auf die Spannung am ersten Knoten zu steuern.
Schreibtreiberschaltung nach Anspruch 19, weiter dadurch gekennzeichnet, dass die Treibereinheit folgende Elemente enthält: – einen ersten Transistor, von dem ein erster Anschluss mit einer Versorgungsspannung und ein zweiter Anschluss sowie eine Gateelektrode mit dem ersten Knoten verbunden sind, – ein zweiter und ein dritter Transistor, die seriell zwischen den ersten Knoten und einen zweiten Knoten eingeschleift sind und an deren Gateelektroden eine Vorspannung angelegt wird, – einen vierten und fünften Transistor, die seriell zwischen den ersten Knoten und den zweiten Knoten eingeschleift sind und an deren Gateelektroden das Steuersignal angelegt wird, und – einen sechsten Transistor, von dem ein erster Anschluss mit dem zweiten Knoten und ein zweiter Anschluss mit einer Massespannung verbunden sind und an dessen Gateelektrode der Setzimpuls oder der Rücksetzimpuls angelegt wird, – wobei der vierte und der fünfte Transistor in Reaktion auf das Steuersignal sperrend geschaltet sind, wenn die Eingabedaten Setzdaten sind, und in Reaktion auf das Steuersignal leitend geschaltet sind, wenn die Eingabedaten Rücksetzdaten sind.
Schreibtreiberschaltung nach Anspruch 19 oder 20, weiter dadurch gekennzeichnet, dass die Ausgabeeinheit folgende Elemente enthält: – einen Steuertransistor, von dem ein erster Anschluss mit der Versorgungsspannung und ein zweiter Anschluss mit dem ersten Knoten verbunden sind und an dessen Gateelektrode der Setzimpuls oder der Rücksetzimpuls angelegt wird, – ein erster Ausgangstransistor, von dem ein erster Anschluss mit der Versorgungsspannung, ein zweiter Anschluss mit einem dritten Knoten und eine Gateelektrode mit dem ersten Knoten verbunden sind, und – ein zweiter Ausgangstransistor, von dem ein erster Anschluss mit dem dritten Knoten und ein zweiter Anschluss mit der Masse spannung verbunden sind und an dessen Gateelektrode das Inverse des Setzimpulses oder des Rücksetzimpulses angelegt wird.