DE102004063994A1 - Chipgroße Packungsstruktur - Google Patents

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Abstract

Die chipgroße Packungsstruktur umfaßt eine Basis, einen Chip mit an der Basis haftenden Kontaktflächen, erste leitende Leitungen, die auf dem Chip gebildet sind, um die Kontaktflächen zu bedecken, eine erste dielektrische Schicht, die auf dem Chip und den ersten leitenden Leitungen gebildet ist, wobei die erste dielektrische Schicht erste Öffnungen auf den ersten leitenden Leitungen aufweist, eine erste Materialschicht, die auf der Basis gebildet ist und in einem Raum zwischen den Chips auf der Basis gefüllt ist, eine zweite dielektrische Schicht, die auf der ersten dielektrischen Schicht und der ersten Materialschicht gebildet ist, wobei die zweite dielektrische Schicht zweite Öffnungen auf den ersten leitenden Leitungen aufweist, zweite leitende Leitungen, die auf den ersten Öffnungen und den zweiten Öffnungen gebildet sind, mit den ersten leitenden Leitungen elektrisch zu koppeln, eine zweite Materialschicht, die auf den zweiten leitenden Leitungen und der zweiten dielektrischen Schicht gebildet ist, wobei die zweite Materialschicht dritte Öffnungen auf den zweiten leitenden Leitungen aufweist und Lötkugeln, die auf die dritten Öffnungen gelötet sind und mit den zweiten leitenden Leitungen elektrisch verbunden sind.

Description

  • Die Erfindung bezieht sich auf eine Packung bzw. ein Gehäuse für Halbleiter, insbesondere eine chipgroße Packung bzw. ein chipgroßes Gehäuse.
  • Halbleitertechnologien entwickeln sich sehr schnell, und insbesondere Halbleiterchips tendieren zur Miniaturisierung. Die Anforderungen an die Funktionen der Halbleiterchips tendieren jedoch entgegengesetzt zur Vielseitigkeit. So müssen die Halbleiterchips mehr E/A-Kontaktstellen bzw. -flächen auf einer kleineren Fläche aufweisen, so daß die Dichte der Anschlüsse schnell zunimmt. Dieses führt dazu, daß das Packen bzw. Anordnen der Halbleiterchips schwieriger wird und die Ausbeute abnimmt.
  • Der Hauptzweck der Packungs- bzw. Gehäusestruktur besteht darin, die Chips vor äußerer Beschädigung zu schützen. Des weiteren muß von den Chips erzeugte Wärme effizient durch die Packungs- bzw. Gehäusestruktur verteilt werden, um den Betrieb der Chips sicherzustellen.
  • Die frühere Leadframe-Packungstechnologie ist schon für moderne Halbleiterchips nicht geeignet, weil die Dichte der Anschlüsse zu hoch ist. Es wurde deshalb eine neue Packungstechnologie der BGA ("Ball Grid Array"-Kugelgitteranordnung) entwickelt, um die Packungserfordernisse für moderne Halbleiterchips zu erfüllen. Die BGA-Packung hat den Vorteil, daß kugelförmige Anschlüsse einen kürzeren Rasterabstand als die Leadframe-Packung aufweisen und daß es unwahrscheinlich ist, daß die kugelförmigen Anschlüsse beschädigt und verformt werden. Darüber hinaus hat der kürzere Signalübertragungsabstand den Vorteil, daß sich die Betriebsfrequenz erhöht, um die Anforderung einer schnelleren Arbeitsleistung zu erfüllen. Beispielsweise offenbart das US-Patent 5,629,835 eine BGA-Packung bzw. ein BGA-Gehäuse nach Mahulikar et al. Das US-Patent 5,239,198 beschreibt eine andere Packung, bei der die FR4-Substrate mit einem Muster von Leitungszügen hierauf auf einem PCB montiert sind. Das taiwanesische Patent 177,766 offenbart eine WLP vom Fan-out-Typ vom Erfinder der vorliegenden Erfindung.
  • Die meisten Packungstechnologien unterteilen die Chips auf einem Wafer in jeweilige Chips und packen und testen dann jeden Chip einzeln. Eine andere Packungstechnologie, die als Wafer Niveau-Packung ("Wafer Level Package", WLP) bezeichnet wird, kann die Chips auf einem Wafer vor dem Unterteilen der Chips in jeweilige Chips anordnen. Die WLP- Technologie hat einige Vorteile, beispielsweise eine kürzere Produktionszykluszeit, geringere Kosten und die fehlende Notwendigkeit des Unterfüllens oder Formgießens.
  • Wie bereits erwähnt, ist die Größe des Chips sehr klein, und die E/A-Kontaktflächen werden auf einer Oberfläche eines Chips in herkömmlicher Art und Weise gebildet. Deshalb ist die Anzahl von Kontaktflächen begrenzt, und ein zu kurzer Rasterabstand zwischen den Kontaktflächen führt zu dem Problem einer Signalkopplung oder Signalschnittstelle. Infolge des zu kurzen Rasterabstands zwischen den Kontaktflächen führt das Löten auch leicht zur Bildung einer Lötbrücke. Darüber hinaus wird die Größe des Chips allmählich kleiner, und der gepackte IC des Chips weist bei einigen Packungstechnologien (beispielsweise der chipgroßen Packung) keine Standardgröße auf. Testausrüstung, Packungsausrüstung usw. für Chips oder Packungen bestimmter Größen können nicht weiter genutzt werden. Neben der schlechten Leistung der Zwischenverbindung und einem höheren Kontaktwiderstand des Chips führt schlechte thermische Leitung der Basis zur Verminderung oder zum Ausfall von Funktionen des Chips.
    •
  • Die Erfindung
  • Ausgehend von den obigen Problemen des Standes der Technik ist es Aufgabe der Erfindung, eine chipgroße Packungsstruktur anzugeben.
  • Weiterhin ist es Aufgabe der Erfindung, eine chipgroße Packungsstruktur zu schaffen, um aufgrund einer Siliziumrückseite mit Metall eine gute thermische Leitung zu erreichen.
  • Des weiteren soll der Kontaktwiderstand der chipgroßen Packungsstruktur vermindert werden.
  • Darüber hinaus sollen die Kosten der Packungsstruktur vermindert werden.
  • Auch die Ausbeute und die Zuverlässigkeit der Packungsstruktur sollen erhöht werden.
  • Des weiteren soll mit der Erfindung eine Packungsstruktur mit einer superdünnen Packungsdicke (weniger als 400μm) geschaffen werden.
  • Die Erfindung liefert eine chipgroße Packungs- bzw. Gehäusestruktur. Die Packungsstruktur umfaßt eine Basis, einen Chip, erste leitende Leitungen, eine erste dielektrische Schicht, eine erste Materialschicht, eine zweite dielektrische Schicht, zweite leitende Leitungen, eine zweite Materialschicht und Lötkugeln. Der Chip mit Kontaktflächen haftet an der Basis. Die ersten leitenden Leitungen sind auf dem Chip gebildet, um die Kontaktflächen zu bedecken. Eine erste dielektrische Schicht ist auf dem Chip und den ersten leitenden Leitungen gebildet, und die erste dielektrische Schicht weist erste Öffnungen auf den ersten leitenden Leitungen auf. Eine erste Materialschicht ist auf der Basis gebildet und in einen Raum gefüllt, mit Ausnahme der Basis. Eine zweite dielektrische Schicht ist auf der ersten dielektrischen Schicht und der ersten Materialschicht gebildet, und die zweite dielektrische Schicht weist zweite Öffnungen auf den ersten leitenden Leitungen auf, wobei die zweiten Öffnungen im wesentlichen gleich zu den ersten Öffnungen sind. Die zweiten leitenden Leitungen sind auf den ersten Öffnungen gebildet, und die zweiten Öffnungen sind elektrisch mit den ersten leitenden Leitungen jeweils verbunden. Eine zweite Materialschicht ist auf den zweiten leitenden Leitungen und der zweiten dielektrischen Schicht gebildet, und die zweite Materialschicht weist dritte Öffnungen auf den zweiten leitenden Leitungen auf. Die Lötkugeln sind auf die dritten Öffnungen gelötet und jeweils an die zweiten leitenden Leitungen elektrisch gekoppelt. Die erste dielektrische Schicht und die erste Materialschicht sind im wesentlichen auf dem selben Niveau.
    •
  • Zeichnung
  • Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf Figuren einer Zeichnung näher erläutert. Hierbei zeigen:
  • 1 eine schematische Darstellung der Nutzung von Aufnehmen und Ablegen zum Ersetzen bzw. Umsetzen von Standardchips auf einer neuen Basis;
  • 2 eine schematische Seitenansicht des Aufnehmens und des Anhaftens der guten Chips aus den mehreren Chips an der Basis;
  • 3 eine schematische Seitenansicht des erfindungsgemäßen Bildens einer ersten Materialschicht auf der Basis zum Füllen eines Raumes zwischen mehreren Chips auf der Basis;
  • 4 eine schematische Seitenansicht des erfindungsgemäßen Entfernens eines Teilbereiches der zweiten dielektrischen Schicht zum Bilden zweiter Öffnungen auf den ersten leitenden Leitungen;
  • 5 eine schematische Seitenansicht eines erfindungsgemäßen Bildens zweiter leitender Leitungen, die mit den ersten leitenden Leitungen jeweils verbunden sind;
  • 6 eine schematische Seitenansicht eines erfindungsgemäßen Bildens einer zweiten Materialschicht mit dritten Öffnungen auf den zweiten leitenden Leitungen; und
  • 7 eine schematische Seitenansicht eines erfindungsgemäßen Bildens von Lötkugeln auf den dritten Öffnungen.
  • Beschreibung von Ausführungsbeispielen
  • Im folgenden werden Ausführungsbeispiele der Erfindung im Detail beschrieben. Es wird darauf hingewiesen, daß die Erfindung neben den explizit beschriebenen Ausführungsformen in einem großen Bereich praktiziert werden kann und daß der Bereich der Erfindung ausdrücklich nur durch die Ansprüche definiert wird.
  • Die Komponenten der unterschiedlichen Elemente sind nicht maßstabsgerecht dargestellt. Einige Abmessungen der in Beziehung stehenden Komponenten sind vergrößert und bedeu tunglose Abschnitte sind nicht dargestellt, um eine klarere Beschreibung und ein Verständnis der Erfindung zu liefern.
  • Anhand der 1–7 wird die Herstellung einer chipgroßen Packung erläutert. Zuerst wird eine erste Leitungsschicht auf einem verarbeiteten Siliziumwafer mit mehreren Chips mit Kontaktflächen gebildet. Eine erste Fotolackschicht wird auf der ersten Kontaktleitungsschicht gebildet. Dann wird die erste Fotolackschicht auf der ersten Kontaktleitungsschicht gemustert. Zum Bilden erster leitender Leitungen wird die erste Kontaktleitungsschicht geätzt, um die Kontaktflächen zu bedecken. Die verbleibende erste Fotolackschicht wird entfernt. Danach wird auf den ersten leitenden Leitungen und dem verarbeiteten Siliziumwafer eine erste dielektrische Schicht gebildet. Die erste dielektrische Schicht wird mittels Licht/Ätzen gemustert, um erste Öffnungen auf den ersten leitenden Leitungen zu bilden. Danach wird der verarbeitete Siliziumwafer in Chips geteilt, um die mehreren Chips zu trennen. Die guten Chips werden aus den mehreren Chips herausgenommen und an einer Basis haftend angebracht. Die guten Chips und die Basis werden gehärtet. Dann wird eine erste Materialschicht auf der Basis gebildet, um einen Raum zwischen den mehreren Chips auf der Basis zu füllen. Die erste Materialschicht wird gehärtet. Eine zweite dielektrische Schicht wird auf der ersten Materialschicht gebildet, um die ersten Öffnungen in den ersten leitenden Leitungen zu füllen. Ein Teilbereich der zweiten dielektrischen Schicht wird entfernt, um zweite Öffnungen auf den ersten leitenden Leitungen zu bilden, wobei die zweiten Öffnungen im wesentlichen gleich zu den ersten Öffnungen sind. Eine zweite Kontaktleitungsschicht wird auf der zweiten dielektrischen Schicht gebildet, um die zweiten Öffnungen auf den ersten leitenden Leitungen zu füllen. Eine zweite Fotolackschicht wird gebildet, um zweite leitende Leitungen zu bilden, die mit den ersten leitenden Leitungen verbunden sind. Eine zweite Materialschicht wird auf den zweiten leitenden Leitungen und der zweiten dielektrischen Schicht gebildet. Eine zweite Fotolackschicht wird entfernt, um zweite leitende Leitungen zu bilden. Dann wird die zweite Materialschicht mittels Licht/Ätzen gemustert, um dritte Öffnungen auf den zweiten leitenden Leitungen zu bilden. Danach werden Lötkugeln auf die dritten Öffnungen gelötet.
  • Schließlich wird die Basis geschnitten, um einzelne chipgroße Packungen bzw. Gehäuse zu bilden.
  • Die Herstellung umfaßt einen Schritt zum Aufnehmen und zum Ablegen von Standardchips auf einer zusätzlichen Basis zum Erhalten eines geeigneten und weiteren Abstands zwischen den Chips im Vergleich zu dem ursprünglichen Abstand zwischen den Chips auf einem Wafer. Deshalb weist die Packungsstruktur eine größere Größe einer Kugelanordnung als die Größe des Chips auf, um das Problem des kurzen Rasterabstands zwischen Kugeln zu vermeiden. Das Verfahren umfaßt einen Schritt zum Aufnehmen und zum Ablegen von guten Standardchips auf einer Basis, um einen geeigneten und größeren Abstand zwischen den Chips als der ursprüngliche Abstand zwischen den Chips auf einem Wafer zu erhalten. Das Verfahren für die chipgroße Packung umfaßt die Schritte des Trennens von Chips auf einem Wafer, des Aufnehmens und des Ablegens der Chips auf einer Basis und des Füllens einer ersten Materialschicht auf die Basis in einen Raum zwischen den Chips auf der Basis. Eine dielektrische Schicht mit ersten Öffnungen wird gemustert, um einen Abschnitt einer leitenden Leitung des Chips freizulegen. Ein leitendes Material wird in die ersten Öffnungen und auf die dielektrische Schicht gefüllt. Danach wird eine zweite Materialschicht gebildet, so daß zweite Öffnungen entstehen, die das leitende Material freilegen, und dann werden Lötkugeln auf die zweiten Öffnungen gelötet.
  • Ein verarbeiteter Siliziumwafer mit Chips wird auf eine Basis gelegt, und dann wird die Dicke des verarbeiteten Siliziumwafers mittels rückseitigem Läppen vermindert, um einen Dickebereich von 50–300μm auszubilden. Der verarbeitete Siliziumwafer mit der vorgenannten Dicke kann leicht gesägt werden, um die Chips auf dem Wafer in jeweilige Chips zu teilen. Der Schritt des rückseitigen Läppens kann weggelassen werden, wenn der verarbeitete Siliziumwafer nicht hart ist, um ihn ohne rückseitiges Läppen zu sägen. Eine dielektrische Schicht (Schutzschicht) wird optional auf dem verarbeiteten Siliziumwafer vor dem Sägen gebildet, um die Chips vor Beschädigungen zu schützen.
  • Jeder einzelne und geteilte Chip 110a auf einem Wafer wird getestet, und anschließend bilden die guten Standardchips mittels Auswählen die getesteten Chips auf dem Wafer. Die guten Standardchips 110a werden aufgenommen, auf eine zusätzliche Basis 100 mit einem größeren Abstand zwischen benachbarten Chips verlagert und haften an der Basis 100 mittels eines UV-härtbaren und/oder eines wärmehärtbaren Haftmittels mit guter thermischer Leitfähigkeit (nicht dargestellt), wie dies 1 zeigt. Das Haftmittel beschichtet die Basis 100. Wenn die Chips 110a auf dem Haftmittel angeordnet werden, wird das Haftmittel mittels UV-Licht oder thermisch ausgehärtet. Der Abstand zwischen benachbarten Chips auf der Basis 100 wird größer ausgebildet, um genügend Raum für eine Fan-out-Kugelanordnung in späteren Schritten zu schaffen. Folglich kann mittels der Erfindung ein idealer oder optimierter Kugelrasterabstand aufrechterhalten werden, um Probleme der Signalkopplung und der Signalinterferenz zu vermeiden, und die Anzahl der E/A-Anschlüsse (Kugeln) kann erhöht werden, auch wenn die Größe der Chips kleiner wird. Das Material für die Basis 100 kann Glas, Silizium, Keramik, Kristallmaterialien, Metall oder dergleichen sein, und sogar eine runde oder rechteckige Form kann vorgesehen sein. Bei der Erfindung ist die Anzahl von Chips nicht begrenzt. Mehr als drei Chips können bei der Erfindung in die selbe Packungs- bzw. Gehäusestruktur gepackt sein. Das Haftmaterial ist bei der Erfindung vorzugsweise ein thermisch gut leitendes Material, so daß die Probleme (beispielsweise Spannung) vermieden sind, die sich aufgrund der Temperaturdifferenz zwischen den Chips 110a und der Basis 100 ergeben.
  • Die Erläuterung und die entsprechende Figur unten beziehen sich auf einen einzelnen Chip, um zu vereinfachen und eine klarere kompakte Beschreibung der Erfindung zu liefern.
  • Vor dem Erreichen des Ergebnisses nach 2 kann ein Plasmaätzen (RIE) optional genutzt werden, um die Oberfläche des verarbeiteten Wafers zu reinigen, um sicher zu gehen, daß keine Restmaterialien auf dem Wafer sind. Danach wird auf dem Wafer eine erste Kontaktleitungsschicht 103 gebildet, wobei hierin Kontaktflächen 102 gebildet werden. Auf der ersten Kontaktleitungsschicht 103 wird eine erste Fotolackschicht gebildet. Die erste Kontaktleitungsschicht kann mittels eines physikalischen Verfahrens, eines chemischen Verfahrens oder einer Kombination hiervon gebildet werden, beispielsweise: CVD, PVD, Sputtern oder Galvanisieren. Die erste Kontaktleitungsschicht 103 umfaßt Al oder Ti, Cu oder die Kombination hiervon. Die Dicke der ersten Kontaktleitungsschicht 103 beträgt vorzugsweise 1–2μm. Dann wird die erste Fotolackschicht (nicht dargestellt) auf der ersten Kontaktleitungsschicht 103 gemustert. Die erste Kontaktleitungsschicht 103 wird geätzt, um erste leitende Leitungen zum Bedecken der Kontaktflächen 102 zu bilden. Die verbleibende erste Fotolackschicht wird entfernt. Dann wird auf den ersten leitenden Leitungen 103 und dem Chip 101 eine erste dielektrische Schicht 104 gebildet. Die erste dielektrische Schicht 104 umfaßt BCB, SINR und die Kombination hiervon. Die Dicke der ersten dielektrischen Schicht 104 beträgt vorzugsweise etwa 2μm bis etwa 5μm. Die erste dielektrische Schicht 104 wird belichtet/geätzt, um erste Öffnungen auf den ersten leitenden Leitungen zu bilden. Nach dem Bilden der ersten leitenden Leitungen und der ersten dielektrischen Schicht werden die guten Chips und der Wafer gehärtet. Das rückseitige Läppen des Wafers kann optional genutzt werden, um vor dem Schritt zum Trennen der Chips eine vorbestimmte Dicke von etwa 50–300μm zu erreichen. Gemäß 1 wird der gute Chip aufgenommen und in 1 auf der Basis 100 angeordnet. Nachdem die vorgenannten Schritte ausgeführt wurden, ergibt sich das Ergebnis nach 2.
  • 2 ist eine schematische Seitenansicht des Aufnehmens und Anklebens/Anhaftens der guten Chips 101 aus den mehreren Chips auf/an einer Basis 100. Wie bereits erwähnt, werden die ersten leitenden Leitungen 103 auf dem Chip 101 gebildet, um die Kontaktflächen 102 zu bedecken. Auf dem Chip 101 und den ersten leitenden Leitungen 103 wird eine erste dielektrische Schicht 104 gebildet, und die erste dielektrische Schicht 104 umfaßt erste Öffnungen 105 auf den ersten leitenden Leitungen 103. Der Chip 101 mit den Kontaktflächen 102 wird auf die Basis 100 mittels eines UV-härtbaren und/oder eines wärmehärtbaren Haftmittels 101a mit guter thermischer Leitfähigkeit geklebt. Die erste dielektrische Schicht 104 mit den ersten Öffnungen 105 wird auf den ersten leitenden Leitungen 103 und dem verarbeiteten Siliziumwafer mittels eines photolithographischen Bearbeiten der ersten dielektrischen Schicht gebildet. Der gute Chip 101 wird mittels Sägen des verarbeiteten Siliziumwafers ge bildet. Die guten Chips 101 werden auf die Basis 100 geklebt. Die guten Chips 101 und die Basis 100 werden dann gehärtet. Die Basis 100 weist Metall oder Glas auf, wobei das Metall Fe, Co, Ni und eine Kombination hiervon umfaßt, beispielsweise den kommerziellen Namen Legierung 42, und wobei die Dicke der Legierung vorzugsweise etwa 200–300μm beträgt. Wenn Glas genutzt wird, beträgt die Dicke des Glases vorzugsweise etwa 200–400μm.
  • 3 ist eine schematische Seitenansicht des Bildens einer ersten Materialschicht auf der Basis 100 zum Füllen eines Raumes zwischen den mehreren Chips 101 auf der Basis 100. Die erste Materialschicht 106 wird auf der Basis 100 gebildet, um einen Raum (Schnittlinie) zwischen den mehreren Chips 101 zu füllen, und die Oberfläche der ersten Materialschicht 106 und die Oberfläche der ersten dielektrischen Schicht 104 sind im wesentlichen auf gleicher Höhe. Das Material der ersten Materialschicht 106 kann ein UV-härtbares oder thermisch härtbares Material sein. Danach wird die erste Materialschicht 106 mittels UV oder thermisch gehärtet. Die erste Materialschicht 106 kann mittels eines Schablonen-Vakuumdruckverfahrens oder eines photolithographischen Verfahrens hergestellt werden. Die erste Materialschicht 106 dient als eine Pufferschicht zum Vermindern einer Spannung infolge der Temperatur oder dergleichen. Die erste Materialschicht 106 kann ein UV-härtbares und/oder wärmehärtbares Material sein, beispielsweise Siliziumgummi, Epoxy, Harz, SINR, PI oder BCB gebildet mittels eines Vakuumdruckverfahrens und/oder eines photolithographischen Verfahrens, usw. Die Dicke der ersten Materialschicht ist die gleiche wie die Dicke der Chips.
  • Gemäß 4 wird eine zweite dielektrische Schicht 107 auf der ersten Materialschicht 106 gebildet, um die ersten Öffnungen 105 auf den ersten leitenden Leitungen 103 zu füllen. Danach wird ein Teilbereich der zweiten dielektrischen Schicht 107 entfernt, um hierin zweite Öffnungen 108 auf den ersten leitenden Leitungen 103 zu bilden, wobei die zweiten Öffnungen 108 im wesentlichen gleich zu den ersten Öffnungen 105 sind. Die zweite dielektrische Schicht ist vorzugsweise aus SINR, BCB, Siliziumgummi gebildet mittels eines Druck- oder eines Beschichtungsverfahrens, und die Dicke der zweiten dielektrischen Schicht beträgt vor zugsweise etwa 2μm bis etwa 8μm. Der Schritt zum Entfernen eines Teilbereichs der zweiten dielektrischen Schicht wird mittels eines Laserschneidverfahrens oder eines photolithographischen Verfahrens ausgeführt. Dann kann Plasmaätzen (RIE) optional genutzt werden, um die Oberfläche der ersten leitenden Leitungen 103 nach dem Schritt des Entfernens eines Teilbereichs der zweiten Isolationsschicht 107 durch die Öffnungen 108 zu reinigen, um sicherzustellen, daß auf den ersten leitenden Leitungen 103 keine Restmaterialien verbleiben. Nachfolgend kann ein chemisches Cu-Galvanisieren oder Ti/Cu-Sputtern optional genutzt werden, um eine dünne Metallschicht (nicht dargestellt) auf der Oberfläche der ersten leitenden Leitungen 103 zu bilden.
  • Dann wird auf der zweiten dielektrischen Schicht 107 und den ersten leitenden Leitungen 103 eine zweite Fotolackschicht (nicht dargestellt) gebildet. Die zweite Fotolackschicht wird auf der dünnen Metallschicht (nicht dargestellt) gemustert. Auf der zweiten dielektrischen Schicht 107 wird eine zweite Kontaktleitungsschicht gebildet, um die zweiten Öffnungen 108 auf den ersten leitenden Leitungen 103 zu füllen. Die zweite Kontaktleitungsschicht 109 kann mittels Galvanisieren gebildet werden. Die zweite Kontaktleitungsschicht 109 umfaßt Ni, Cu, Au und/oder die Kombination hiervon. Die Dicke der zweiten Kontaktleitungsschicht 109 beträgt vorzugsweise etwa 12μm bis etwa 18μm. Danach wird die zweite Fotolackschicht entfernt, um zweite leitende Leitungen 109 zu bilden, die mit den ersten leitenden Leitungen 103 verbunden sind, wie dies 5 zeigt.
  • Gemäß 6 wird auf den zweiten leitenden Leitungen 109 und der zweiten dielektrischen Schicht 107 eine zweite Materialschicht gebildet. Die zweite Materialschicht 110 wird mittels eines Druck- oder eines Beschichtungsverfahrens gebildet. Die zweite Materialschicht 110 umfaßt ein Material mit dem Handelsnamen Solder Mask (Epoxy), SINR, BCB mit einer Dicke von etwa 20–25μm und eine Kombination hiervon. Nachfolgend wird die zweite Materialschicht 110 belichtet/geätzt, um dritte Öffnungen 111 in der zweiten Materialschicht 110 zu bilden, wodurch die zweiten leitenden Leitungen 109 freigelegt werden. Dann kann das Plasmaätzen (RIE) genutzt werden, um optional die Oberfläche der zweiten leitenden Leitungen 109 zu reinigen.
  • Gemäß 7 werden Lötkugeln 112 auf den Lötöffnungen 111 mit Hilfe eines Schablonendruckverfahrens angeordnet. Danach werden die Lötkugeln 112 mit den Oberflächen der zweiten leitenden Leitungen 109 mittels eines IR-Rückfluß-Verfahrens verbunden.
  • Dann kann die bearbeitete Basis 100 in mehrere chipgroße Chipstücke für FT ("Final Testing" – Abschlußtest) und BI("Burn In" – Einbrennen) nach dem Schritt des Lötens der Lötkugeln 112 auf die dritten Öffnungen 111 geschnitten werden. Dann kann nach dem Schritt des FT ("Final Testing" – Abschlußtest) ein Schritt zum Lasermarkieren ausgeführt werden.
  • Schließlich wird die gepackte Basis 100 mit der vorgenannten Struktur entlang der Sägelinie (nicht dargestellt) gesägt, um einzelne chipgroße Packungen bzw. Gehäuse zu bilden.
  • Des weiteren kann nach dem Schritt zum Schneiden der gepackten Basis 100 ein Schritt zum Aufnehmen und zum Ablegen der chipgroßen Packung auf einer Ablage für einen SMT-Prozeß ("Surface Mounting Technique " – Oberflächenmontagetechnik) ausgeführt werden, um einzelne chipgroße Packungen bzw. Gehäuse zu bilden.
  • Erfindungsgemäß kann die vorgenannte Packungsstruktur eine chipgroße Packungsstruktur mit einer sehr dünnen Packungsdicke (weniger als 400μm) liefern, um aufgrund der Siliziumrückseite mit Metall einen guten Wärmeleiter zu erhalten. Somit wird die Ausbeute und die Zuverlässigkeit erhöht und der Kontaktwiderstand der Packungsstruktur vermindert. Des weiteren kann die erfindungsgemäße chipgroße Packungsstruktur die Kosten der Packungsstruktur vermindern.
  • Obwohl spezifische Ausführungsformen erläutert und beschrieben wurden, ergibt sich für den Fachmann, daß verschiedene Modifikationen gemacht werden können, ohne den mittels der Ansprüche begrenzten Bereich der Erfindung zu verlassen.

Claims (13)

  1. Chipgroße Packungsstruktur mit: – einer Basis (100); – einem Chip (101) mit an der Basis (100) haftenden Kontaktflächen (102); – ersten leitenden Leitungen (103), die auf dem Chip (101) gebildet sind, um die Kontaktflächen (102) zu bedecken; – einer ersten dielektrischen Schicht (104), die auf dem Chip (101) und den ersten leitenden Leitungen (103) gebildet ist, wobei die erste dielektrische Schicht (104) erste Öffnungen (105) auf den ersten leitenden Leitungen (103) aufweist; – einer ersten Materialschicht (106), die auf der Basis (100) gebildet ist und in einen Raum zwischen den Chips (101) auf der Basis (100) gefüllt ist; – einer zweiten dielektrischen Schicht (107), die auf der ersten dielektrischen Schicht (104) und der ersten Materialschicht (106) gebildet ist, wobei die zweite dielektrische Schicht (107) zweite Öffnungen (108) auf den ersten leitenden Leitungen (103) aufweist; – zweite leitende Leitungen (109), die auf den ersten Öffnungen (105) und den zweiten Öffnungen (108) gebildet sind, mit den ersten leitenden Leitungen (103) elektrisch zu koppeln; – einer zweiten Materialschicht (110), die auf den zweiten leitenden Leitungen (109) und der zweiten dielektrischen Schicht (107) gebildet ist, wobei die zweite Materialschicht (110) dritte Öffnungen (111) auf den zweiten leitenden Leitungen (109) aufweist; und – Lötkugeln (112), die auf die dritten Öffnungen (111) gelötet sind und mit den zweiten leitenden Leitungen (109) elektrisch verbunden sind.
  2. Packungsstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die Oberflächen der ersten dielektrischen Schicht (104) und der ersten Materialschicht (106) im wesentlichen auf gleicher Höhe sind.
  3. Packungsstruktur nach Anspruch 1, dadurch gekennzeichnet, daß der Chip (101) mittels Sägen einer bearbeiteten Basis (100) gebildet ist.
  4. Packungsstruktur nach Anspruch 3, dadurch gekennzeichnet, daß die bearbeitete Basis (100) rückseitig geläppt ist und eine Dicke von etwa 200–400μm aufweist.
  5. Packungsstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die Materialien der ersten Materialschicht (106) und der zweiten Materialschicht (110) ein UV-härtbares oder ein wärmehärtbares Material umfassen.
  6. Packungsstruktur nach Anspruch 5, dadurch gekennzeichnet, daß die erste Materialschicht (106) Siliziumgummi, SINR, BCB oder Epoxy umfaßt.
  7. Packungsstruktur nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Materialschicht (110) SINR, BCB, eine Solder-Mask (Epoxy) umfaßt.
  8. Packungsstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die ersten leitenden Leitungen (103) Al, Ti, Cu und die Kombination hiervon umfassen.
  9. Packungsstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten leitenden Leitungen (109) Ti, Ni, Cu, Au und die Kombination hiervon umfassen.
  10. Packungsstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die Basis (100) ein Metall, Legierung 42 (42Ni58Fe) oder Glas umfaßt.
  11. Packungsstruktur nach Anspruch 10, dadurch gekennzeichnet, daß das Metall Fe, Co, Ni und die Kombination hiervon umfaßt und daß die Dicke des Metalls etwa 200–300μm beträgt.
  12. Packungsstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die erste dielektrische Schicht (104) BCB, SINR, PI oder Siliziumgummi umfaßt.
  13. Packungsstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die zweite dielektrische Schicht (107) Siliziumgummi, SINR, BCB ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011001402B4 (de) * 2010-03-31 2015-05-28 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiter-Bauelements

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5629835A (en) * 1994-07-19 1997-05-13 Olin Corporation Metal ball grid array package with improved thermal conductivity
KR100344833B1 (ko) * 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
DE10137184B4 (de) * 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
JP2003060117A (ja) * 2001-08-10 2003-02-28 Texas Instr Japan Ltd 半導体装置の製造方法
TW584950B (en) * 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
US7459781B2 (en) * 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011001402B4 (de) * 2010-03-31 2015-05-28 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiter-Bauelements

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