DE112006001431B4 - Verfahren zum Bilden von einer Durchkontaktierung in einer integrierten Schaltung eines Halbleiterpackages - Google Patents

Verfahren zum Bilden von einer Durchkontaktierung in einer integrierten Schaltung eines Halbleiterpackages Download PDF

Info

Publication number
DE112006001431B4
DE112006001431B4 DE112006001431.5T DE112006001431T DE112006001431B4 DE 112006001431 B4 DE112006001431 B4 DE 112006001431B4 DE 112006001431 T DE112006001431 T DE 112006001431T DE 112006001431 B4 DE112006001431 B4 DE 112006001431B4
Authority
DE
Germany
Prior art keywords
electrically conductive
silicon
layer
cte
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE112006001431.5T
Other languages
English (en)
Other versions
DE112006001431T5 (de
Inventor
Leonel Arana
Michael Newman
Devendra Natekar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112006001431T5 publication Critical patent/DE112006001431T5/de
Application granted granted Critical
Publication of DE112006001431B4 publication Critical patent/DE112006001431B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1141—Manufacturing methods by blanket deposition of the material of the bump connector in liquid form
    • H01L2224/11424—Immersion coating, e.g. in a solder bath
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13201—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13216—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13217—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13224—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13239—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13244—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13247—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13263—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13284—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13363—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13384—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/13386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12033—Gunn diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

Ein Verfahren zum Bilden von einer Durchkontaktierung (612) in einer integrierten Schaltung eines Halbleiterpackages, umfassend: Entfernen von Material von einem Silizium-Chip (602); und Verwenden einer Elektroplattier-Technik zum Bilden einer elektrisch leitfähigen Durchkontaktierung (612) aus einem elektrisch leitfähigen Material, das von dem des Chip unterschiedlich ist, in dem Chip, wobei das elektrisch leitfähige Material der elektrisch leitfähigen Durchkontaktierung ein Komposit einer elektrisch leitfähigen Matrix, die eine elektrisch leitfähige kontinuierliche Phase bildet, und eingebetteter Partikel, die eine dispergierte Phase innerhalb der elektrisch leitfähigen Matrix bilden, ist, wobei die eingebetteten Partikel einen reduzierten CTE relativ zum CTE der elektrisch leitfähigen Matrix aufweisen, wobei das Elektroplattieren weiter Anlegen eines Treiberpotentials an eine erste Konzentration der eingebetteten Partikel zur Verursachung einer zweiten Konzentration der eingebetteten Partikel in dem Material der elektrisch leitfähigen Durchkontaktierung umfasst.

Description

  • TECHNISCHES GEBIET
  • Die Erfindung betrifft das Gebiet der Mikroelektronik und insbesondere, nicht aber ausschließlich, Stacked Packages und elektrisch leitende, durch Silizium führende Kontaktierungen.
  • HINTERGRUND
  • Die Entwicklung der Ausbildungen von integrierten Schaltungen hat zu höheren Betriebsfrequenzen, einer erhöhten Anzahl von Transistoren und gegenständlich kleineren Einheiten geführt. Dieser bleibende Trend hat ständig zunehmende Bereichsdichten der integrierten Schaltungen bewirkt. Um die möglichen Dichten von integrierten Schaltungen weiter zu erhöhen, kann es in einigen Anwendungsfällen erwünscht sein, eine aktive Schaltungsschicht auf einem Träger mit einer anderen aktiven Schaltungsschicht auf dem gleichen oder einem anderen Träger mittels einer elektrisch leitenden durch Silizium führenden Kontaktierung. Eine typische durch Silizium führende Kontaktierung kann einfach eine Lücke in einem massiven Siliziumabschnitt eines Trägers, das mit einem massiven Material aus annähernd gleichförmiger Zusammensetzung, beispielsweise einer Kupferlegierung gefüllt ist, sein.
  • Manche Materialien können einer physikalischen Ausdehnung oder Zusammenziehung infolge einer Änderung der Temperatur unterliegen. Der Koeffizient der thermischen Ausdehnung (CTE) kann eine Änderung in einem Einheitsvolumen eines massiven Materials für eine Einheitsänderung der Temperatur darstellen. Wenn ein Volumen eines ersten massiven Materials ein zweites Volumen aus einem zweiten massiven Material mit unterschiedlichem thermischen Expansionskoeffizienten gegenüber dem ersten massiven Material ohne Spannung bei einer gegebenen Temperatur umgibt, kann eine Änderung der Temperatur eine Entwicklung einer von null abweichenden Spannung an einer Grenzfläche der unterschiedlichen massiven Materialien verursachen. In einigen Fällen kann bei einer ausreichenden Temperaturänderung oder bei einer ausreichenden Anzahl von Temperaturschwankungen die Spannung an einer Grenzfläche von unterschiedlichen massiven Materialien eine bestimmte kritische Spannung übersteigen und kann eine dauerhafte Deformation oder Verlagerung in dem einem oder dem anderen der beiden massiven Materialien verursachen. Alternativ kann die Eigenschaft der integrierten Schaltung durch eine zunehmende Spannung an einer Grenzfläche unterschiedlicher fester Materialien beeinträchtigt werden, ohne dass das eine oder das andere Material einer dauerhaften Deformation oder Verlagerung unterzogen ist.
  • Während eines normalen Herstellungszyklus können Packages, die integrierte Schaltungen beinhalten, verschiedenen Prozessen unterzogen werden, von denen einige bei einer erhöhten Temperatur stattfinden können. Beispielsweise kann ein Package, das integrierte Schaltungen beinhaltet, einem Reflow-Lötvorgang unterzogen werden, nachdem es beispielsweise bei Raumtemperatur gehalten worden ist. Bei einem Reflow-Lötvorgang können verschiedene Komponenten innerhalb des Package einschließlich der integrierten Schaltungen und dem zugehörigen massiven Silizium, an dem die integrierten Schaltungen gekoppelt sein können, eine Temperatur erreichen oder sogar übersteigen, bei der das Lot erneut fließt, beispielsweise 230°C bei einem repräsentativen Pb-freien Lot, gegenüber einer normalen Speichertemperatur von vielleicht 25°C. Bei dem vorliegenden Ausführungsbeispiel können das Package und seine Komponenten einer erheblichen Temperaturänderung unterzogen sein, beispielsweise basierend auf dem vorliegenden Beispiel von mehr also 205°C.
  • Weiter können unter normalen Bedingungen integrierte Schaltungen wie Prozessoren Wärme erzeugen, die Temperaturänderungen verschiedener Komponenten innerhalb eines Package einschließlich der integrierten Schaltungen und des zugehörigen massiven Siliziums, an dem die integrierten Schaltungen gekoppelt sein können, erzeugen. Während die Temperaturschwankungen unter normalen Betriebsbedingungen nicht so groß sein werden, wie sie bei dem Herstellungsvorgang auftreten, kann während der Lebensdauer des Produkts ein Package und seine Komponenten einschließlich der integrierten Schaltungen und des zugehörigen massiven Siliziums, an dem die integrierten Schaltungen gekoppelt sein können, einer hohen Anzahl von Temperaturzyklen unterzogen sein, die sich aus dem normalen Betrieb ergeben.
  • Massives Kupfer hat eine lineare CTE von etwa 16,5 ppm/°C gegenüber massivem Silizium, das eine lineare CTE von etwa 2,6 ppm/°C hat. Das Einheitsvolumen von Kupfer expandiert daher erheblich mehr als das Einheitsvolumen von Silizium. Da typische durch Silizium führenden Kontaktierungen einfach eine Lücke in einem massiven Siliziumbereich eines Trägers einer integrierten Schaltung sein können, das mit einer Legierung aus Kupfer gefüllt sein kann und die CTE jeden Materials etwa in einer Größenordnung unterschiedlich ist, kann eine mechanische Spannung an einer Kupfer-/Silizium-Grenzfläche verursacht werden, wenn das Package einer Temperaturschwankung unterliegt.
  • Beispielsweise stellt 1(a) eine Gruppe von vorbekannten durch Silizium führenden Kontaktierungen dar, die einen Abschnitt eines Trägers eines massiven Silizium mit integrierten Schaltungen 100 zeigt. Vorbekannte durch Silizium führenden Kontaktierungen 112 können elektrisch mit Metallanschlüssen 108 durch eine elektrisch leitfähige Keimschicht 114 gekoppelt sein. Zwischen einer elektrisch leitenden Keimschicht 114 und einem Abschnitt des Trägers 102 aus festem Silizium kann eine Passivierungs-/oder elektrisch isolierende Schicht 116 sein. Metallanschlüsse 108 und ein Bereich des Trägers 102 aus massiven Silizium können durch ein Material 104 eines Zwischenschichtdielektrikums (ILD) getrennt sein. Eine Schicht aus ILD 104, die mit einem Bereich des massiven Materials des Trägers 102 aus fester Silizium zwischen Metallanschlüssen 108 gekoppelt ist, kann unter einer Schicht eines Passivierungsmaterials 110 oder einer Schutzschicht 106 liegen. 1(b) und 1(c) stellen eine vorbekannte durch Silizium führenden Kontaktierung dar, die induzierter Spannung, mechanischen Fehlern einer Delaminierung 120 bzw. dem Sprung eines Trägers 118 unterliegt. Eine vorbekannte durch Silizium führende Kontaktierung kann einen massiven CTE haben, der in seiner Größe ähnlich ist dem massiven CTE einer kontinuierlichen Metallphase und wesentlich unterschiedlich ist von Hauptspannungen bei Temperaturschwankungen. Träger signifikanten Hauptspannungen wiederum können mechanische Fehler der integrierten Schaltungen, wie eine Delamination 120 oder einen Sprung 118 des Trägers verursachen. Weiter können signifikante Hauptspannungen ohne Verursachung einer Delamination 120 oder eines Sprungs 118 des Trägers verschlechterte Eigenschaften der integrierten Schaltung verursachen.
  • Um eine mechanische Spannung, die sich aus Unterschieden des CTE ergeben, unter einer kritischen Spannung entweder des massiven Materials für eine gegebene Temperaturschwankung zu halten, kann die Größe der Durchkontaktierung reduziert werden, der Abstand zwischen benachbarten Durchkontaktierungen kann vergrößert werden oder aber die Durchkontaktierungen können weit entfernt von der aktiven Schaltung angeordnet sein. Jede dieser Lösungsoptionen kann zu einer erhöhten Größe des Träger führen, kann eine geringere Dichte der Schaltungen bewirken, die ansonsten verwirklicht werden könnte oder aber kann zu erhöhten Kosten des Träger führen.
  • Darüber hinaus ist aus der US 2005 0121 768 A1 ein Halbleiter mit einer Durchkontaktierung bekannt, wobei die Durchkontaktierung mit Feinpartikeln, die mit einem elektrisch leitenden Material beschichtet werden, aufgefüllt ist. Aus der US 6 143 421 A ist ein Substrat mit einer Durchkontaktierung für eine Keramikvorrichtung bekannt, wobei die Durchkontaktierung zuerst mit einem Material aus Partikeln zu füllen ist, das eine thermische Ausdehnung nahe dem Substratmaterial hat, und anschließend ein leitfähiges Material in die verbleibenden Öffnungen zu füllen ist, um eine durchgehende Füllung in der Durchkontaktierung zu erhalten. Die US 2005 0082 676 A beschreibt ein Verfahren zum Auffüllen von tiefen Vias in Silizium oder Glassubstrat unter Verwendung von laserassistierten chemischen Dampfablagerungen von Metall.
  • JP 11 345 933 A offenbart ein Multichipmodul mit einer Mehrzahl laminierter Halbleiterchips, einer Chipdurchkontaktierung in einer Durchgangsöffnung durch ein Siliziumsubstrat für zumindest einen der Halbleiterchips.
  • KURZE ERLÄUTERUNG DER ZEICHNUNGEN
  • 1 zeigt eine Darstellung einer vorbekannten durch Silizium führenden Kontaktierung bestehend aus einer einzigen Phase eines massiven Materials (1(a)), das zu einer Delamination (1(b)) und einem Sprung des Träger führt (1(c)).
  • 2 zeigt ein Ausführungsbeispiel eines System mit einer elektronischen Packageanordnung, die mit Partikeln gefüllte durch Silizium führenden Kontaktierungen mit reduzierter thermischer Expansion hat.
  • 3 zeigt eine Darstellung einer normalisierten Spannungsvariation mit normalisierten Koeffizienten der thermischen Expansion für ein gegebenes Feld von durch Silizium führenden Kontaktierungen.
  • 4 zeigt eine Darstellung einer normalisierten Materialspannungsvariation mit Durchkontaktierungs-Feldabständen für, die mit reinem Kupfer gefüllt sind und für Durchkontaktierungen, die mit einem massiven Material mit 25% des CTE reinen Kupfers gefüllt ist.
  • 5 zeigt eine Änderung des CTE und eine Änderung des spezifischen elektrischen Widerstandes mit dem Volumenanteil von eingebetteten Partikeln für zwei unterschiedliche Füllmaterialien.
  • 6 zeigt ein nach dem erfindungsgemäßen Verfahren hergestellten Beispiel von elektrisch leitfähigen durch Silizium führenden Kontaktierungen bestehend aus massivem Material, wobei das massive Material aus einem Matrixmetall besteht, das eine kontinuierliche Phase bildet und eingebetteten Partikeln, die eine verteilte Phase bilden.
  • 7 zeigt einen Bereich eines Trägers aus Silizium vor der Anwendung.
  • 8 zeigt den Abschnitt des Trägers aus Silizium von 7 mit verschiedenen Bereichen, in denen das feste Silizium entfernt ist.
  • 9 zeigt den Abschnitt eines Trägers aus Silizium von 8 mit einer ersten Schicht aus einem Material, das auf einer Fläche des massiven Siliziums abgelagert ist und eine Unterseite eines Metallanschlusses.
  • 10 zeigt den Abschnitt eines Trägers aus Silizium von 9 nach dem Exponieren der Metallanschlüsse durch teilweises Entfernen der ersten Schicht des abgelagerten Materials.
  • 11 zeigt den Abschnitt eines Trägers aus Silizium von 10, wobei eine zweite Metallschicht über die exponierten Metallanschlüsse und die erste Materialschicht abgelagert ist.
  • 12 zeigt den Abschnitt des Trägers aus Silizium von 11 mit aufgebrachtem Fotolack.
  • 13 zeigt den Abschnitt des Trägers aus Silizium von 12, der in ein Elektrolysebad mit verteilten Partikeln eingetaucht ist.
  • 14 zeigt den Abschnitt des Trägers aus Silizium von 13, wobei die durch Silizium führenden Kontaktierungen teilweise mit verteilten Partikeln abgelagert sind.
  • 15 zeigt den Abschnitt des Trägers aus Silizium von 14 mit vollständig in den durch Silizium führenden Kontaktierungen abgelagerten verteilten Partikeln.
  • 16 zeigt den Abschnitt eines Trägers aus Silizium von 15, wobei das Elektrolysebad entfernt ist.
  • 17 zeigt den Abschnitt des Trägers aus Silizium von 16, wobei der Fotolack entfernt ist.
  • 18 zeigt den Abschnitt eines Trägers aus Silizium von 17, wobei die erste und die zweite Materialschicht in Bereichen zwischen den durch Silizium führenden Kontaktierungen entfallen ist.
  • 19 zeigt ein Verfahren der Herstellung von durch Silizium führenden Kontaktierungen mit reduziertem CTE.
  • 20 zeigt eine Tabelle von möglichen Materialien, die verwendet werden zur Bildung eines Komposits.
  • EINGEHENDE BESCHREIBUNG
  • Es werden hier Verfahren, Vorrichtungen und Systeme zum Schaffen einer durch Silizium führenden Kontaktierung mit einem erwünschten Koeffizienten der thermischen Expansion der Masse offenbart. In der nachfolgenden eingehenden Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, wobei einander entsprechende Bezugszeichen durchgehend einander ähnliche Teile bezeichnen und in der zur Illustration bestimmte Ausführungsbeispiele, die verwirklichlicht werden können, gezeigt sind. Es versteht sich, das andere Ausführungsbeispiele verwendet werden können. Es sollte beachtet werden, dass Richtungen und Bezüge (beispielsweise auf, ab, oben, unten, Primärseite, Rückseite usw.) zur Erleichterung der Diskussion der Zeichnungen verwendet werden.
  • Es wird nun auf 2 Bezug genommen, in der eine von vielen möglichen Systemen gezeigt ist, in denen die dargestellten Ausführungsbeispiele verwendet werden können. Das Package 200 einer integrierten Schaltung kann einen Abschnitt eines Trägers aus Silizium beinhalten, ähnlich dem Bereich eines Trägers aus Silizium 600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1600, 1700 und 1800, die in den Zeichnungen 6–18 dargestellt sind. Bei einem Ausführungsbeispiel kann das Package 200 einer integrierten Schaltung einen Mikroprozessor aufweisen. Bei einem alternativen Ausführungsbeispiel kann das Package 200 einer integrierten Schaltung einen anwendungsspezifischen IC (ASIC) aufweisen. Integrierte Schaltungen, die in Chipsets gefunden werden (beispielsweise Grafik-, Ton- und Steuerchipsets) oder ein Speicher können auch bei alternativen Ausführungsbeispielen vorliegen.
  • Bei dem in 2 dargestellten Ausführungsbeispiel kann das System 90 weiter einen Hauptspeicher 200, einen Grafikprozessor 204, eine Massenspeichereinheit 206 und ein Eingangs-/Ausgangs-Modul 208 haben, die, wie dargestellt, miteinander über einen Bus 210 gekoppelt sind. Beispiele der Speicher 202 weisen, ohne darauf begrenzt zu sein, einen Static Random Access Memory (SRAM) auf und einen Dynamic Random Access Memory (DRMA) auf. Beispiele der Massenspeichereinheit 206 weisen, ohne darauf begrenzt zu sein, eine Hard Disk Drive, einen Flash Drive, einen Compact Disk Drive (CD), einen Digital Versatile Disk Drive (DVD) usw. auf. Beispiele der Eingang-/Ausgangs-Module 208 weisen, ohne darauf beschränkt zu sein, eine Tastatur, Cursorsteuereinheiten, ein Display, eine Netzwerkschnittstelle usw. auf. Beispiele des Bus 210 weisen, ohne darauf begrenzt zu sein, einen Peripheral Control Interface (PCI) Bus, einen Industry Standard Architecture (ISA) Bus usw. auf. Bei verschieden Ausführungsbeispielen kann das System 90 ein drahtloses Mobiltelefon, ein Personal Digital Assistant, ein Taschen-PC, ein Tablet PC, ein Notebook PC, ein Desktoprechner, eine Set-Top-Box, ein Audio-/Videokontroller, ein DVD-Player, ein Netzwerk oder, eine Netzwerkschalteinheit oder ein Server sein.
  • 3 zeigt eine Darstellung von Ergebnissen einer finiten Elementsimulation einer ersten Hauptspannung mit einem normalisierten Massen-CTE (der Bezugs-CTE ist derjenige von Kupfer) eines Materials, das verwendet wird zum Füllen einer 20 Mikron Durchkontaktierung in einem Feld von Durchkontaktierungen mit einem Abstand von 500 Mikron. Ein normalisierter CTE von 0,16 repräsentiert Silizium. Die Daten von 3 zeigen, dass die erste Hauptspannung reduziert werden kann, wenn der CTE des massiven Materials der Durchkontaktierung demjenigen von Silizium nahe kommt.
  • 4 zeigt eine Darstellung einer weiteren finiten Elementensimulation, die eine Variation einer ersten Hauptspannung über einen Durchkontaktierungsabstand für eine 20 Mikron Durchkontaktierung aus reinem Kupfer und einer 20 Mikron-Durchkontaktierung, die aus einem Material mit einem CTE mit 25% desjenigen von Kupfer aufweist. Die Daten von 4 zeigen, dass die erste Hauptspannung erheblich abnehmen kann bei einem kleinen Abstand, wenn das feste Material mit reduziertem CTE eine Durchkontaktierung bildet. Weiter kann eine Durchkontaktierung mit reduziertem CTE zu einer geringeren Hauptspannung bei einem kleineren Abstand führen als eine Durchkontaktierung mit konventionellem CTE mit großem Abstand.
  • Eine verteilte Phase von Füllpartikeln kann eine oder mehrere Eigenschaften des massiven Materials einer durch Silizium führenden Kontaktierung verändern. Beispielsweise kann der sich ergebende Widerstandswert eines Komposits aus einer Metallmatrix, die eine kontinuierliche Phase bildet, und ein eingebetteter kugelförmiger Füller, der eine verteilte Phase bildet, angenähert ausgedrückt werden durch die Gleichung
    Figure DE112006001431B4_0002
    wobei kKomposit den sich ergebenden massiven elektrischen Widerstandswert, k1 den massiven elektrischen Widerstandswert des massiven sphärischen Füllers und k2 den elektrischen Widerstandswert des massiven Matrixmetalls darstellt und p den Volumenteil des kugelförmigen Füllers zu dem Volumen des massiven Komposits darstellt.
  • Weiter kann sich der ergebende CTE eines Komposits aus einer Metallmatrix, die eine kontinuierliche Phase bildet und eines eingebetteten kugelförmigen Füllers, der eine dispergierte Phase bildet, angenähert werden durch den Ausdruck CTEKomposit = p·CTE1 + (1 – p)CTE2, wobei CTEKomposit den sich ergebenden Gesamt-CTE, CTE1 den CTE des massiven sphärischen Füllers und CTE2 den CTE des massiven Matrixmetalls und p wiederum die den Volumenanteil des sphärischen Füllers an dem Gesamtkompositvolumens angibt.
  • 5 zeigt eine Darstellung, die zeigt, dass bei einem vergrößerten Volumenteil des kugelförmigen Füllers mit einem CTE, der geringer ist als der des Matrixmaterials, der CTE des sich ergebenden Komposits aus Matrixmetall und eingebetteten sphärischen Füller monoton abnehmen kann. Weiter zeigt 5, dass ein erhöhter Volumenanteil eines sphärischen Füllers mit einem elektrischen Widerstandswert größer als der eines Matrixmetalls den Widerstandswert des sich ergebenden Komposits von Matrixmetall und eingebetteten sphärischen Füller monoton erhöhen kann. Weiter implizieren die Daten von 5 eine Wahl des Füllmaterials, das aus einem reduzierten CTE mit einem erhöhten elektrischen Widerstandswert bestehen kann. Der Füllpartikelvolumenanteil kann jedoch auf mehr als 80% angehoben werden.
  • Obwohl zur Vereinfachung der Rechnung kugelförmige Partikel modelliert worden sind, können die sphärischen Partikel in der Praxis eine beliebige Form haben. Weiter können Füllparikel mit einer dispergierten Phase bestehen aus Siliziumdioxid, Aluminium, Bornitride, Wolfram, Invar, Superinvar, Kovar und anderen Materialien mit einem CTE, der geringer ist als das umgebende Material des Trägers, durch die die Kontaktierung läuft, d. h. der von Silizium. Weiter können Füllpartikel aus einem ferromagnetischen Material, beispielsweise Invar, Superinvar oder Kovar gefertigt werden, diese können von einem Magnetfeld unterstützten Elektroplatierungsvorgang verwendet werden.
  • Ein Ausführungsbeispiel kann eines oder mehrere Metalle für die Matrix verwenden. Beispiele von Matrixmaterialien schließen Kupfer (Cu), Gold (Au), Aluminium (Al), Wolfram (W), Silber (Ag) und sowohl eutektische und nicht-eutektische Lote ein. Ein Beispiel für eutektische Lote schließt Zinn-Blei-(Pb/Sn) und Gold-Zinn-(Au/Sn)Lote ein.
  • 6 zeigt ein Beispiel eines Teiles eines Träger mit einer integrierten Schaltung 600 das mit dem erfindungsgemäßen Verfahren hergestellt wurde. Bei einem Beispiel können durch Silizium führende Kontaktierungen 612 elektrisch mit Metallanschlüssen 608 durch eine elektrisch leitfähige Keimschicht 614 gekoppelt sein. Bei einem weiteren Ausführungsbeispiel können die durch das Silizium führenden Durchkontaktierungen 612 ein Komposit sein, wobei der CTE der Durchkontaktierung 612 geringer ist, als der CTE des Matrixmaterials. Bei einem weiteren Ausführungsbeispiel kann die durch Silizium führende Kontaktierung 612 mit reduziertem CTE ein Matrixmetall ausweisen, das eine kontinuierliche Phase bildet und in das Matrixmetall eingebettete Partikel mit einem geringeren CTE als das Matrixmetall eingebettet sind, wobei die eingebetteten Partikel eine dispergierte Phase aufweisen und die durch Silizium führenden Kontaktierung 612 mit reduziertem CTE einen CTE hat, die geringer ist als der CTE des Matrixmetalls. Zwischen einer elektrisch leitenden Keimschicht 614 und einem Abschnitt des Siliziumsträgers 602 kann eine Passivierung oder elektrische Isolationsschicht 616 vorgesehen sein. Metallanschlüsse 608 und ein Teil des massiven Siliziumträgers 602 können durch ein Material 604 eines Zwischenschichtdielektrikums (ILD) getrennt sein. Unter einer Schicht des ILD 604, die an einen Bereich des massiven Siliziumträgers 602 zwischen Metallanschlüssen 608 gekoppelt ist, kann eine Schicht eines Passivierungsmaterials 610 oder einer Schutzschicht 608 liegen.
  • 7–18 zeigen Gegenstände, die einem Verfahren zum Herstellen einer Durchkontaktierung durch einen Träger, der integrierte Schaltungen aufweist, unterzogen werden.
  • 7 zeigt ein Substrat 700, bei dem ein Verfahren zur Herstellung angewendet werden kann. Metallanschlüsse 608 und ein Teil eines Träger 602 können durch ein Material 604 eines Zwischenschichtdielektrikums (ILD) getrennt sein. Bei einem Ausführungsbeispiel ist der Träger 602 aus Silizium. Bei einem weiteren Ausführungsbeispiel kann unter der Schicht ILD 604, die mit einem Teil des massiven Siliziumträgers 602 zwischen Metallanschlüssen 604 gekoppelt ist, eine Schicht aus Passivierungsmaterial 610 oder eine Schutzschicht 606 liegen.
  • 8 zeigt das Substrat von 7, wobei bei einem Teil eines Trägers mit integrierten Schaltungen 800 in der Nähe eines Metallanschlusses 608 Material entfernt worden ist. Das Entfernen von Trägermaterial kann fotolithografisch erfolgen gefolgt durch einen Trocken- oder Nassätzvorgang. Alternativ kann das Entfernen durch Mikroabheben erfolgen. Bei einem Ausführungsbeispiel kann das Mikroabheben ein Abspalten, Bohren oder eine andere Span abhebende Technik oder eine Kombination aus diesen verwenden. Weiter kann ein Bereich des ILD 604 in der Nähe nahe einem Metallanschluss ähnlich entfernt werden. Wie in 7 können Metallanschlüsse 608 und ein Teil des Siliziumträgers 602 von einem Material 604 eines zwischenschichtigen Elektrikums (ILD) getrennt werden. Eine Schicht des ILD 604, das mit einem Abschnitt des Siliziumträgers 602 zwischen Metallanschlüssen 608 gekoppelt ist, kann unter einer Schicht von Passivierungsmaterial 610 oder einer Schutzschicht 606 liegen.
  • 9 zeigt das Substrat von 8 während der Herstellung, das einen Abschnitt eines Trägers mit integrierten Schaltungen 900 zeigt. In 9 kann eine Schicht des Materials 616 auf der Fläche des Trägers 602 abgelagert werden. Die Schicht des Materials 616 kann eine Passivierungsschicht sein. Alternativ kann die Schicht des Materials 616 ein elektrisch isolierendes Material sein. Wie in den vorangehenden Figuren können die Metallanschlüsse 608 und ein Abschnitt des Siliziumträgers 602 von einem Material 604 aus einem Zwischenschichtdielektrikum (ILD) getrennt sein. Eine Schicht des ILD 604 ist an einen Teil des Trägers 602 zwischen Metallanschlüssen 608 gekoppelt, sie kann unter einer Schicht eines Passivierungsmaterials 610 oder einer Schutzschicht 606 liegen.
  • 10 zeigt das Substrat von 9, während der Herstellung und gibt einen Abschnitt des Trägers mit integrierten Schaltungen 1000 wieder. In 10 kann eine Schicht des Materials 616 benachbart zu einem Metallanschluss 608 entfernt werden, unter Reexponieren eines zuvor exponierten Metallanschlusses 608. Wie in den vorrangehend dargestellten Figuren besteht der Träger 602 aus Silizium und die Metallanschlüsse 608 und ein Bereich des Trägers 602 können durch ein Material 604 aus einem Zwischenschichtdielektrikum voneinander getrennt sein. Eine Schicht von ILD 604 ist mit einem Teil des Siliziumträgers 602 zwischen Metallanschlüssen 608 gekoppelt, sie können unter einer Schicht eines Passivierungsmaterials 610 oder einer Schutzschicht 608 liegen.
  • 11 zeigt einen Abschnitt des Substrats von 10 mit integrierten Schaltungen 1100 mit einer zweiten Schicht des Materials 614, das auf der Fläche der zuvor abgelagerten Materialschicht 616 abgelagert ist. Die zweite Schicht des Materials 614 kann eine Grenzschicht sein. Alternativ kann die Materialschicht 614 eine Keimschicht sein, um einen späteren Elektroplattierungsvorgang zu erleichtern. In den vorangehenden Figuren können die Metallanschlüsse 608 und ein Abschnitt des Trägers 602 aus festem Silizium durch ein Material 604 eines Zwischenschichtdielektrikums (ILD) getrennt sein. Eine Schicht aus ILD 604, die mit einem Bereich des Trägers 602 aus festem Silizium gekoppelt ist, kann unter einer Schicht aus Passivierungsmaterial 610 oder einer Schutzschicht 606 liegen.
  • 12 zeigt das Substrat von 11 mit integrierten Schaltungen 1200 und einem Muster aus Fotolack 1202, das auf der Oberfläche der vorangehend abgelagerten Schicht des Materials 614 abgelagert ist. Eine Schicht des Materials 616 kann, wie in den vorangehenden Figuren, über dem Träger aus festem Silizium 502 liegen und unter einer zweiten Schicht des Materials 614. Metallanschlüsse 608 und ein Bereich des Trägers 602 aus festem Silizium können durch ein Material 604 aus einem Zwischenschichtdielektrikum (ILD) voneinander getrennt sein. Eine Schicht von ILD 604, die an einen Bereich des Trägers 602 aus festem Silizium gekoppelt ist, kann zwischen den Metallanschlüssen 608 unter einer Schicht aus Passivierungsmaterial 610 oder einer Schutzschicht 606 liegen.
  • 13 zeigt das Substrat von 12, das einen Bereich des Trägers zeigt, wobei die integrierte Schaltung in ein Elektroplattierungsbad 1300 eingetaucht ist. In 13 beinhaltet ein Elektroplattierungsbad 1302 eine Lösung oder Lösungspartikel 1304 mit reduziertem CTE relativ zu dem abgelagerten Matrixmaterial. Wie in den vorangehenden Figuren kann eine Schicht des Materials 616 über dem Träger aus festem Silizium 602 liegen und unter einer zweiten Schicht des Materials 614. Metallanschlüsse 608 und ein Abschnitt des Trägers 602 aus festem Silizium können durch ein Zwischenschichtdielektrikum ILD Material 604 getrennt sein. Eine Schicht aus ILD 604, die mit einem Bereich des massiven Siliziumträgers 602 zwischen den Metallanschlüssen 608 gekoppelt ist, kann unter einer Schicht aus Passivierungsmaterial 610 oder einer Schutzschicht 606 liegen und weiter kann ein Muster aus Fotolack 1202 vorgesehen sein.
  • 14 zeigt das Substrat von. 13 mit integrierten Schaltungen, die in ein Elektroplattierungsbad 1400 eingetaucht sind. In 14 kann ein Bereich einer Durchkontaktierung 1402 in einer Lücke, die zuvor in dem Träger 602 ausgebildet worden ist, abgelagert werden. Bei einem Ausführungsbeispiel kann die Durchkontaktierung 1402 durch das Silizium verlaufen. Ein Elektroplattierungsbad 1302 beinhaltet Partikel 1304 in Lösung oder in Suspension mit reduziertem CTE relativ zu einem abgelagerten Matrixmaterial. Während des Elektroplattierungsvorgangs können Füllpartikel 1304 in einem Abschnitt mit reduziertem CTE durch Silizium führenden Kontaktierung 1402 abgelagert sein. Weiter wird ein Treibpotential angelegt, um die gleichzeitige Ablagerung der Füllpartikel 1304 zu unterstützen. Die Antriebskraft kann die Schwerkraft sein oder ein anderes Antriebspotential, dass auf das Elektroplattierungsbad 1302 oder die Füllpartikel 1304 wirkt. Wie in den vorgenannten Figuren kann eine Schicht des Materials 616 über dem Träger 602 aus festem Material liegen und unter einer zweiten Schicht aus Material 614. Metallanschlüsse 608 und ein Abschnitt des Trägers aus fester Silizium 602 können von einem Material eines Zwischenschichtdielektrikums (ILD) 604 getrennt sein. Eine Schicht aus ILD 604, die mit einem Abschnitt des Trägers 602 aus festem Silizium zwischen den Metallanschlüssen 608 gekoppelt ist, kann unter einer Schicht aus einem Passivierungsmaterial 610 oder einer Schutzschicht 606 liegen und weiter kann ein Muster aus Fotolack 1202 vorhanden sein.
  • 15 zeigt einen Abschnitt des Substrats von 14 mit integrierten Schaltungen, das in ein Elektroplattierungsbad 1500 eingetaucht ist. In 14 kann eine reduzierte Durchkontaktierung 612 vollständig abgelagert sein, die Durchkontaktierung ist dabei ein Komposit, das eine Metallmatrix mit einem größeren CTE als der Träger 602 aufweist, wobei die Metallmatrix eine kontinuierliche Phase bildet und eingebettete Füllpartikel mit einem CTE, der kleiner ist als das CTE der Metallmatrix, wobei die Füllpartikel eine dispergierte Phase bilden und das Komposit, das einen Massiv-CTE kleiner als der Massiv-CTE des Matrixmetalls zeigt. Wie in den vorangehenden Figuren kann das Elektroplattierungsbad 1302 Partikel 1304 in Lösung oder Suspension mit geringerem CTE relativ zu einer abgelagerten Metallmatrix aufweisen. Während des Elektroplattierens können die Füllpartikel 1304 in einem Bereich des durch Silizium führenden Kontaktierungen 1402 mit verringertem CTE abgelagert werden. Weiter wird zum Unterstützen der Ablagerung der Füllpartikel 1304 ein Treiberpotential angewendet. Die treibende Kraft kann die Schwerkraft sein oder ein anderes Treibpotential, das auf das Elektroplattierungsbad 1302 oder auf die Füllpartikel 1304 wirkt. Wie in den vorangehenden Figuren kann eine Schicht eines Metalls 616 über dem massiven Siliziumträger 602 liegen und unter einer zweiten Schicht von Material 614. Metallanschlüsse 608 und ein Abschnitt des massiven Siliziumträgers 602 können von einem Material 604 eines Elektrikums (ILD) getrennt sein. Träger Schicht des ILD 604, die mit einem Bereich des massiven Siliziumträgers 602 zwischen Metallanschlüssen 608 gekoppelt ist, kann unter einer Schicht eines Passivierungsmaterials 610 oder einer Schutzschicht 606 liegen und ein Muster aus Fotolack 1202 kann weiter vorhanden sein.
  • 16 zeigt das Substrat von 15, wobei ein Abschnitt des Trägers mit integrierten Schaltungen 1600, wobei das Elektroplattierungsbad entfernt ist. Wie in den vorangehenden Figuren kann das Träger 602 Silizium sein, eine Schicht eines Materials 616 kann über dem massiven Siliziumträger 602 liegen und unterhalb einer zweiten Schicht eines Materials 614. Metallanschlüsse 608 und ein Abschnitt des massiven Siliziumträgers 602 können getrennt sein durch ein Material 604 eines Zwischenschichtdielektrikums (ILD). Die Schicht des ILD, die mit einem Abschnitt des massiven Siliziumträgers 602 zwischen Metallanschlüssen gekoppelt ist, kann unter einer Schicht aus einem Passivierungsmaterial 610 oder einer Schutzschicht 606 liegen, ein Muster aus einem Fotolack 1202 kann weiter vorhanden sein.
  • 17 zeigt das Substrat von 16, das einen Abschnitt des Trägers mit integrierten Schaltungen 1700 zeigt, wobei das Muster des Fotolacks entfernt ist. Eine Schicht eines Materials 616 kann, wie in den vorangehenden Figuren, über dem massiven Siliziumträger 602 liegen und unterhalb einer zweiten Schicht des Materials 614. Metallanschlüsse 608 und ein Bereich des massiven Siliziumträgers 602 können getrennt sein von einem Material 604 eines Interlayer-Dielektrikums (ILD). Eine Schicht des ILD 604, die mit einem Bereich des massiven Siliziumträgers 602 zwischen Metallanschlüssen 608 gekoppelt ist, kann unter einer Schicht aus einen Passivierungsmaterial 610 oder einer Schutzschicht 606 liegen.
  • 18 zeigt das Substrat von 17, wobei ein Abschnitt des massiven Siliziumträgers mit integrierten Schaltungen 1800 und einer ersten Schicht 614 und einer zweiten Schicht 616 eines Materials gezeigt sind, das bei den neu abgelagerten Durchkontaktierungen 612 unter Freilegen eines Abschnitt des Trägers 602 geätzt ist. Wie in den vorangehenden Figuren kann eine Schicht des Materials über dem massiven Siliziumträger 602 liegen und unterhalb einer zweiten Schicht von Material 614. Metallanschlüsse 608 und ein Bereich des massiven Siliziumträgers 602 können von einem Material 604 eines Zwischenschichtdielektrikums (ILD) getrennt sein. Eine Schicht ILD 604, die mit einem Abschnitt des massiven Siliziumträgers 602 zwischen Metallanschlüssen 608 gekoppelt ist, kann unter einer Schicht eines Passivierungsmaterials 610 oder einer Schutzschicht 606 liegen.
  • 19 zeigt ein Verfahren zum Bilden von Durchbohrungsdurchkontaktierungen mit einer Matrix und verteilten Füllpartikeln. Bei dem in 19 gezeigten Verfahren kann Material 1902 von einer Rückseite eines massiven Siliziumwafers entfernt werden, der eine Primärseite und eine Rückseite hat. Ein Metallanschluss, der auf der Primärseite des massiven Wafers integriert ist, kann frei liegen 1904. Eine erste Schicht eines Materials kann auf einem frei liegenden Metallanschluss und einer Innenfläche der Lücke in dem massiven Siliziumwafer abgelagert sein, der durch das entfernte Material gebildet ist 1906. Die Schicht des Materials kann geätzt sein zum Freilegen eines Bereichs des Metallanschlusses 1908. Eine Schicht aus einem elektrisch leitfähigen Material kann über dem frei liegenden Bereich des Metallanschlusses und das vorher abgelagerte Material 1910 abgelagert sein. Ein Muster von Fotolack kann über der Schicht des elektrisch leitfähigen 1912 abgelagert sein. Eine Elektroplattierungstechnik kann angewendet werden zum Ablagern eines elektrisch leitfähigen, durch Silizium führenden Kontaktierungen, das aus einem zweiphasigen massiven Material 1914, einer kontinuierlichen Phase, die ein Matrixmetall ist und einer dispergierten Phase, die aus eingebetteten Füllpartikeln besteht, gefertigt ist. Das Muster des Fotolacks kann entfernt werden 1916 und die beiden Schichten von Material, die auf der Rückseite des massiven Siliziumwafers abgelagert sind, können geätzt werden 1918.
  • 20 zeigt eine Liste von Materialien und verschiedene zugehörige Materialeigenschaften, die bei einem Ausführungsbeispiel einer Kompositdurchkontaktierung verwendet werden.
  • Obwohl besondere Ausführungsbeispiele zum Zwecke der Beschreibung des bevorzugten Ausführungsbeispiels illustriert und beschrieben worden sind, erkennt der Fachmann, dass eine breite Vielzahl von Alternativen und/oder äquivalenten Verwirklichungen ausgeführt werden können, um denselben Zweck zu erreichen, wobei die gezeigten und diskutierten Ausführungsbeispiele ersetzt werden, ohne sich von dem Grundgedanken zu lösen. Beispielsweise ist denkbar, dass die Füllpartikel in eine offene Durchkontaktierungsbohrung in einem Träger gepackt sind und eine chemische Dampfablagerung (CVD) oder physikalische Dampfablagerung (PVD) (etwa Sputtern, Aufdampfen, Strahlvakuumablagerun) verwendet werden kann, um jedes Volumen in der Durchbohrung, die nicht von gepackten Partikeln gefüllt ist, zu füllen. Bei einem weiteren Ausführungsbeispiel können die Lotkügelchen Füllerpartikel beinhalten, die in eine offene Durchkontaktierungsbohrung innerhalb des Trägers fließen. Bei noch einem anderen Ausführungsbeispiel können rückfließende Lotkügelchen Füllpartikel aufweisen unter Vakuum, um die Füllung der Lücken mit Luft in einer fertig gestellten Durchkontaktierung zu vermeiden. Der Fachmann wird geeignete Implementationen verwirklichen können, die eine sehr große Variation von Ausführungsbeispielen beinhaltet.

Claims (7)

  1. Ein Verfahren zum Bilden von einer Durchkontaktierung (612) in einer integrierten Schaltung eines Halbleiterpackages, umfassend: Entfernen von Material von einem Silizium-Chip (602); und Verwenden einer Elektroplattier-Technik zum Bilden einer elektrisch leitfähigen Durchkontaktierung (612) aus einem elektrisch leitfähigen Material, das von dem des Chip unterschiedlich ist, in dem Chip, wobei das elektrisch leitfähige Material der elektrisch leitfähigen Durchkontaktierung ein Komposit einer elektrisch leitfähigen Matrix, die eine elektrisch leitfähige kontinuierliche Phase bildet, und eingebetteter Partikel, die eine dispergierte Phase innerhalb der elektrisch leitfähigen Matrix bilden, ist, wobei die eingebetteten Partikel einen reduzierten CTE relativ zum CTE der elektrisch leitfähigen Matrix aufweisen, wobei das Elektroplattieren weiter Anlegen eines Treiberpotentials an eine erste Konzentration der eingebetteten Partikel zur Verursachung einer zweiten Konzentration der eingebetteten Partikel in dem Material der elektrisch leitfähigen Durchkontaktierung umfasst.
  2. Das Verfahren nach Anspruch 1, wobei die zweite Konzentration der eingebetteten Partikel größer ist als die erste Konzentration der eingebetteten Partikel.
  3. Das Verfahren nach Anspruch 1, wobei das elektrisch leitfähige Material der elektrisch leitfähigen Durchkontaktierung eine Materialeigenschaft hat, die sich von der Materialeigenschaft der Matrix unterscheidet.
  4. Das Verfahren nach Anspruch 1, wobei die Matrix eines aus der Gruppe bestehend aus Kupfer (Cu), Gold (Au), Aluminium (Al), Wolfram (W), Silber (Ag), eutektisches Lot oder nicht-eutektisches Lot aufweist.
  5. Das Verfahren nach Anspruch 4, wobei das eutektische Lot eines aus der Gruppe bestehend aus Zinn-Blei-(Pb/Sn)Lot und Gold-Zinn-(Au/Sn)Lot aufweist.
  6. Das Verfahren nach Anspruch 1, wobei die eingebetteten Partikel eines aus der Gruppe bestehend aus Siliziumdioxid, Aluminium, Bornitrid, Wolfram, Invar, Superinvar und Kovar aufweisen.
  7. Das Verfahren nach Anspruch 1, wobei die eingebetteten Partikel ein ferromagnetisches Material beinhalten.
DE112006001431.5T 2005-06-30 2006-06-29 Verfahren zum Bilden von einer Durchkontaktierung in einer integrierten Schaltung eines Halbleiterpackages Active DE112006001431B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/174,125 2005-06-30
US11/174,125 US7528006B2 (en) 2005-06-30 2005-06-30 Integrated circuit die containing particle-filled through-silicon metal vias with reduced thermal expansion
PCT/US2006/025748 WO2007005695A1 (en) 2005-06-30 2006-06-29 Integrated circuit die containing metal- and particle-filled through-silicon vias

Publications (2)

Publication Number Publication Date
DE112006001431T5 DE112006001431T5 (de) 2008-05-15
DE112006001431B4 true DE112006001431B4 (de) 2014-04-24

Family

ID=37084662

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112006001431.5T Active DE112006001431B4 (de) 2005-06-30 2006-06-29 Verfahren zum Bilden von einer Durchkontaktierung in einer integrierten Schaltung eines Halbleiterpackages

Country Status (8)

Country Link
US (2) US7528006B2 (de)
JP (1) JP5016596B2 (de)
KR (2) KR100984240B1 (de)
CN (2) CN102280422B (de)
DE (1) DE112006001431B4 (de)
HK (1) HK1124959A1 (de)
TW (1) TWI332693B (de)
WO (1) WO2007005695A1 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652554B1 (ko) * 2005-01-07 2006-12-01 재단법인서울대학교산학협력재단 에스아이-범프를 이용한 마더보드 및 그 제조 방법
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
KR100713121B1 (ko) * 2005-09-27 2007-05-02 한국전자통신연구원 칩과 이를 이용한 칩 스택 및 그 제조방법
US7514797B2 (en) * 2007-05-31 2009-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die wafer level packaging
TWI341554B (en) * 2007-08-02 2011-05-01 Enthone Copper metallization of through silicon via
US8049310B2 (en) * 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
KR100997788B1 (ko) * 2008-06-30 2010-12-02 주식회사 하이닉스반도체 반도체 패키지
US20100025848A1 (en) * 2008-08-04 2010-02-04 Infineon Technologies Ag Method of fabricating a semiconductor device and semiconductor device
US10221496B2 (en) 2008-11-26 2019-03-05 Macdermid Enthone Inc. Copper filling of through silicon vias
US8136084B2 (en) * 2009-09-09 2012-03-13 International Business Machines Corporation Arranging through silicon vias in IC layout
US8587121B2 (en) * 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
US8518826B2 (en) * 2010-07-13 2013-08-27 Lam Research Corporation Metallization processes, mixtures, and electronic devices
WO2012071002A1 (en) * 2010-11-22 2012-05-31 Andreas Fischer A method and an apparatus for forming electrically conductive vias in a substrate, an automated robot-based manufacturing system, a component comprising a substrate with via holes, and an interposer device
US9406562B2 (en) 2011-01-13 2016-08-02 GlobalFoundries, Inc. Integrated circuit and design structure having reduced through silicon via-induced stress
CN102683309B (zh) * 2011-03-15 2017-09-29 上海国增知识产权服务有限公司 晶圆级植球印刷填充通孔的转接板结构及其制作方法
TWI436466B (zh) 2011-04-27 2014-05-01 Ind Tech Res Inst 直通矽晶穿孔結構及其製程
US8816505B2 (en) 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
TW201325335A (zh) * 2011-10-29 2013-06-16 Cima Nanotech Israel Ltd 經圖案化基材上之導電網路
KR101612764B1 (ko) * 2011-11-14 2016-04-15 인텔 코포레이션 패키지 상의 제어된 땜납-온-다이 통합체 및 그 조립 방법
US9282638B2 (en) * 2012-01-13 2016-03-08 Zycube Co., Ltd. Electrode, electrode material, and electrode formation method
WO2013147856A1 (en) * 2012-03-30 2013-10-03 Intel Corporation Process and material for preventing deleterious expansion of high aspect ratio copper filled through silicon vias (tsvs)
KR20140011137A (ko) 2012-07-17 2014-01-28 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
KR101992352B1 (ko) 2012-09-25 2019-06-24 삼성전자주식회사 반도체 장치
US9076783B2 (en) * 2013-03-22 2015-07-07 Freescale Semiconductor, Inc. Methods and systems for selectively forming metal layers on lead frames after die attachment
US9343359B2 (en) * 2013-12-25 2016-05-17 United Microelectronics Corp. Integrated structure and method for fabricating the same
TWI710671B (zh) 2014-09-15 2020-11-21 美商麥德美樂思公司 微電子技術中銅沈積用之平整劑
JP6918774B2 (ja) * 2016-03-11 2021-08-11 日本碍子株式会社 接続基板
US10418311B2 (en) 2017-03-28 2019-09-17 Micron Technology, Inc. Method of forming vias using silicon on insulator substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345933A (ja) * 1998-06-01 1999-12-14 Toshiba Corp マルチチップ半導体装置およびその製造方法
US6143421A (en) * 1992-09-17 2000-11-07 Coorstek, Inc. Electronic components incorporating ceramic-metal composites
US20050082676A1 (en) * 2003-10-17 2005-04-21 International Business Machines Corporation Silicon chip carrier with through-vias using laser assisted chemical vapor deposition of conductor
US20050121768A1 (en) * 2003-12-05 2005-06-09 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4881740A (de) * 1972-02-04 1973-11-01
JPS5931894A (ja) * 1982-08-14 1984-02-21 Matsushita Electric Works Ltd 複合めつき法
JPS63121697A (ja) * 1986-11-10 1988-05-25 Mitsubishi Heavy Ind Ltd 分散めつき法
JPH03203287A (ja) * 1989-12-29 1991-09-04 Fujitsu Ltd ビアの形成方法
CA2196024A1 (en) * 1996-02-28 1997-08-28 Craig N. Ernsberger Multilayer electronic assembly utilizing a sinterable composition and related method of forming
RU2216602C2 (ru) * 1998-12-07 2003-11-20 Хитачи, Лтд. Композиционный материал
CN1199536C (zh) * 1999-10-26 2005-04-27 伊比登株式会社 多层印刷配线板及多层印刷配线板的制造方法
JP4467721B2 (ja) * 2000-06-26 2010-05-26 富士通マイクロエレクトロニクス株式会社 コンタクタ及びコンタクタを使用した試験方法
JP2002088482A (ja) * 2000-09-14 2002-03-27 Japan Science & Technology Corp 分散材磁場めっき方法と分散材磁場共析めっき方法
US6639309B2 (en) * 2002-03-28 2003-10-28 Sandisk Corporation Memory package with a controller on one side of a printed circuit board and memory on another side of the circuit board
EP1754986B1 (de) * 2002-04-01 2012-12-05 Ibiden Co., Ltd. Optische Kommunikationseinrichtung und Herstellungsverfahren für eine optische Kommunikationsvorrichtung
CN1402342A (zh) * 2002-05-16 2003-03-12 株式会社日立制作所 复合材料及其应用
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
CN100468867C (zh) * 2002-08-27 2009-03-11 Jsr株式会社 各向异性导电片及其生产方法和应用
US20040159551A1 (en) * 2003-02-14 2004-08-19 Robert Barcell Plating using an insoluble anode and separately supplied plating material
US7202154B2 (en) 2004-01-05 2007-04-10 International Business Machines Corporation Suspension for filling via holes in silicon and method for making the same
JP4626254B2 (ja) * 2004-10-12 2011-02-02 パナソニック電工株式会社 貫通孔へのメッキ埋め込み方法及びメッキ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143421A (en) * 1992-09-17 2000-11-07 Coorstek, Inc. Electronic components incorporating ceramic-metal composites
JPH11345933A (ja) * 1998-06-01 1999-12-14 Toshiba Corp マルチチップ半導体装置およびその製造方法
US20050082676A1 (en) * 2003-10-17 2005-04-21 International Business Machines Corporation Silicon chip carrier with through-vias using laser assisted chemical vapor deposition of conductor
US20050121768A1 (en) * 2003-12-05 2005-06-09 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same

Also Published As

Publication number Publication date
WO2007005695A1 (en) 2007-01-11
JP5016596B2 (ja) 2012-09-05
US20070001266A1 (en) 2007-01-04
CN101208798B (zh) 2012-06-13
CN102280422B (zh) 2015-09-23
DE112006001431T5 (de) 2008-05-15
TWI332693B (en) 2010-11-01
KR20080018919A (ko) 2008-02-28
TW200715495A (en) 2007-04-16
US20100193952A1 (en) 2010-08-05
KR20100077062A (ko) 2010-07-06
CN102280422A (zh) 2011-12-14
US7528006B2 (en) 2009-05-05
CN101208798A (zh) 2008-06-25
HK1124959A1 (en) 2009-07-24
JP2008547212A (ja) 2008-12-25
KR100984240B1 (ko) 2010-09-28

Similar Documents

Publication Publication Date Title
DE112006001431B4 (de) Verfahren zum Bilden von einer Durchkontaktierung in einer integrierten Schaltung eines Halbleiterpackages
DE69915299T2 (de) Methode um lötzinn auf eine anordnung zu übertragen und/oder die anordnung zu testen
EP0610709B1 (de) Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
DE10250636B4 (de) Verfahren zum Herstellen einer Halbleiterstuktur und Halbleiterstruktur
DE3786914T2 (de) Verfahren zum herstellen einer integrierten schaltungspackungsstruktur.
DE112006001588T5 (de) Verfahren zum Bilden von Durchkontaktierungen durch Silizium mit Krägen zum Abpuffern von Belastungen und danach hergestellte Bauelemente
DE112007000832T5 (de) Dünne Plättchen und Metallsubstrate verwendende Halbleiterplättchengehäuse
DE102019128460A1 (de) Halbleiterpackages und verfahren für deren herstellung
DE102009035437A1 (de) Halbleiterbauelement mit einem Verspannungspuffermaterial, das über einem Metallisierungssystem mit kleinem ε gebildet ist
DE112006002909B4 (de) Geschichtetes Wafer- oder Die-Packaging mit verbesserter Wärme- und Bauteil-Leistungsfähigkeit
JPS62500413A (ja) ウエ−ハ　スケ−ル集積アセンブリ
DE112008000592T5 (de) Chip-Kontaktierhügel aus Kupfer mit Elektromigrationskappe und Lötmittelüberzug
DE112015007068T5 (de) Alternative oberflächen für leitende kontaktinselschichten von siliziumbrücken für halbleitergehäuse
DE102004033057A1 (de) Wafer-Level-Package-Struktur vom Fan-Out-Typ und Verfahren zur Herstellung derselben
DE10392306T5 (de) Kontaktstruktur mit Siliziumtastkontaktgeber
DE10033977A1 (de) Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern
DE102008063401A1 (de) Halbleiterbauelement mit einem kosteneffizienten Chipgehäuse, das auf der Grundlage von Metallsäuren angeschlossen ist
DE102008054054A1 (de) Halbleiterbauelement mit einem Aufbau für reduzierte Verspannung von Metallsäulen
DE10308095B3 (de) Elektronisches Bauteil mit mindestens einem Halbleiterchip auf einem Schaltungsträger und Verfahren zur Herstellung desselben
DE10301432A1 (de) Zwischenverbindungsstruktur in einer Waferebenenpackung und Herstellungsverfahren
EP0745274B1 (de) Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
DE102020135088A1 (de) Halbleitervorrichtung
DE102022122467A1 (de) Dielektrische schicht, die ein metallpad einer glasdurchführung von einer oberfläche des glases trennt
DE102018124153A1 (de) Gebondete halbleiterbauelemente und verfahren zum ausbilden dieser bauelemente
DE102010030759B4 (de) Halbleiterbauelement mit Metallisierungsstapel mit sehr kleinem ε (ULK) mit reduzierter Wechselwirkung zwischen Chip und Gehäuse

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023480000

Ipc: H01L0021600000

Effective date: 20131024

R018 Grant decision by examination section/examining division
R020 Patent grant now final
R020 Patent grant now final

Effective date: 20150127