KR20100077062A - 금속 및 입자가 충진된 스루 실리콘 비아들을 포함하는 집적 회로 다이 - Google Patents

금속 및 입자가 충진된 스루 실리콘 비아들을 포함하는 집적 회로 다이 Download PDF

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KR20100077062A
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bulk
die
silicon
cte
layer
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KR1020107013881A
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레오넬 아라나
마이클 뉴맨
데벤드라 나테카르
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인텔 코오퍼레이션
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Abstract

연속 상을 형성하는 매트릭스, 및 분산 상을 형성하며 매트릭스와는 다른 물성을 가지는 매립된 입자들을 갖는 복합재 물질의 전기 도전성 스루 홀 비아를 갖는 방법, 장치, 및 시스템이 개시되며, 결과적인 복합재 물질은 매트릭스와는 상이한 물성을 갖는 복합재 물질을 갖는다.

Description

금속 및 입자가 충진된 스루 실리콘 비아들을 포함하는 집적 회로 다이{INTEGRATED CIRCUIT DIE CONTAINING METAL- AND PARTICLE-FILLED THROUGH-SILICON VIAS}
본 발명은 마이크로전자 분야에 관한 것으로서, 특히, 이에 한하지는 않지만, 스택형 패키지 및 전기 도전성의 스루 실리콘 비아들에 관한 것이다.
집적 회로 설계의 진화는 더 높은 동작 주파수, 증가된 트랜지스터 수, 및 물리적으로 더 작은 디바이스를 가져왔다. 이러한 계속되는 트렌드는 집적 회로의 계속 증가하는 영역 밀도를 유발하였다. 가능한 집적 회로의 밀도를 더 증가시키기 위해서는, 일부 경우에 있어서, 전기 도전성 스루 실리콘 비아를 이용하여 다이(die) 상의 능동 회로층을 동일한 또는 상이한 다이 상의 다른 능동 회로층에 전기 결합하는 것이 바람직할 수 있다. 통상적인 스루 실리콘 비아는 간단히, 예를 들어, 구리 합금과 같이 대략 균일한 조성의 벌크 물질로 충진된 다이의 벌크 실리콘 부분 내의 동공(void)일 수 있다.
많은 물질들은 온도의 변화로부터 비롯되는 물리적인 팽창 또는 수축을 경험할 수 있다. 열팽창 계수(CTE: Coefficient of Thermal Expansion)는 온도의 단위 변화에 대한 벌크 물질의 단위 체적(volume)의 변화를 나타낼 수 있다. 제1 벌크 물질의 체적이 주어진 온도에서 제로의 응력을 갖는 제1 벌크 물질과는 상이한 열팽창 계수를 갖는 제2 벌크 물질의 제2 체적을 둘러싼다면, 온도의 변화가 상이한 벌크 물질의 계면에서 제로가 아닌 응력을 유발할 수 있다. 일부 경우에는, 충분한 온도의 변화에서, 또는 충분한 수의 온도 편위 사이클(temperature excursion cycles)에서, 상이한 벌크 물질의 계면에서의 응력이 특정 임계 응력을 초과하여, 하나의 벌크 물질 또는 다른 벌크 물질 또는 양측의 벌크 물질에서 영구적인 변형이나 변위를 일으킬 수 있다. 대안적으로는, 어느 물질도 영구적인 변형이나 변위를 거치지 않고서, 집적 회로 디바이스의 성능이 상이한 벌크 물질의 계면에서의 증가된 응력으로 인해 열화될 수 있다.
보통의 제조 사이클 동안, 집적 회로를 포함하고 있는 패키지는 다양한 공정을 거칠 수 있으며, 그 중 일부는 증가된 온도에서 발생할 수 있다. 예를 들어, 집적 회로를 포함하고 있는 패키지는, 아마도, 실온에서 있은 후에, 솔더 리플로우(solder reflow) 공정을 거칠 수 있다. 솔더 리플로우 공정에 있어서, 집적 회로 및 집적회로가 결합될 수 있는 이에 수반하는 벌크 실리콘을 포함하는, 패키지 내의 각종 구성성분들은, 예를 들어, 약 25℃의 보통 저장 온도에 비교하여, 대표적인 무납(Pb-free) 솔더에 대해, 예컨대, 약 230℃ 정도의 솔더가 리플로우되는 온도에 근접하거나 또는 심지어 이를 초과할 수 있다. 본 예에 있어서, 패키지 및 그 구성성분들은, 예컨대, 205℃ 만큼 또는 그보다 높게 본 예에 기초하여 심각한 온도 변화를 거칠 수 있다.
또한, 보통의 동작하에서, 프로세서와 같은 집적 회로는, 집적 회로 및 집적 회로가 결합될 수 있는 이에 수반하는 벌크 실리콘을 포함하는, 패키지 내의 각종 구성성분들이 온도 변동을 거치게 되도록 할 수 있는 열을 발생시킨다. 보통의 동작 하에서의 온도 편위은 제품의 설계 수명에 걸쳐서 제조 공정에서 겪게 되는 것만큼 극한의 것은 아닐 수 있으나, 패키지 및 집적 회로와 집적 회로가 결합될 수 있는 이에 수반하는 벌크 실리콘을 포함하는 그 구성성분들은 보통의 동작으로부터 기인하는 많은 수의 온도 편위을 거칠 수 있다.
구리는 약 2.6 ppm/℃의 벌크 선형 CTE를 갖는 실리콘에 비하여 약 16.5 ppm/℃의 벌크 선형 CTE를 갖는다. 따라서, 구리의 단위 체적은 실리콘의 단위 체적보다 상당히 많이 팽창한다. 통상적인 스루 실리콘 비아는 단지 구리의 합금으로 충진된 집적 회로 다이의 벌크 실리콘 부분 내의 동공일 수 있으며, 각각의 물질의 CTE는 거의 크기의 자리수가 상이하므로, 패키지가 온도 편위을 거치는 경우, 구리-실리콘 계면에서 기계적 응력이 유발될 수 있다.
예를 들어, 도 1의 (a)는 종래 기술의 스루 실리콘 비아의 그룹을 나타낸 것으로서, 집적 회로(100)를 갖는 벌크 실리콘 다이의 일부를 도시한다. 종래 기술의 스루 실리콘 비아(112)는 전기 도전성 씨드층(114)을 통해 금속 패드들(108)에 전기적으로 결합될 수 있다. 전기 도전성 씨드층(114)과 벌크 실리콘 다이(102)의 일부 사이에는, 패시베이션 또는 전기 절연층(116)이 있을 수 있다. 금속 패드들(108)과 벌크 실리콘 다이(102)의 일부는 층간 절연(ILD: Interlayer Dielectric) 물질(104)에 의해 분리될 수 있다. 금속 패드들(108) 사이에서 벌크 실리콘 다이(102)의 일부에 결합되는 ILD층(104)은 패시베이션 물질층(110) 또는 보호층(106) 아래에 놓일 수 있다. 도 1의 (b) 및 (c)는 응력이 유발되어, 각각 박리(120)와 다이 균열(118)의 기계적 결함을 겪고 있는 종래 기술의 스루 실리콘 비아를 나타낸다. 종래 기술의 스루 실리콘 비아는 연속 금속 상의 벌크 CTE와 크기가 실질적으로 유사하며, 실리콘의 벌크 CTE와는 실질적으로 상이한 벌크 CTE를 가질 수 있어서, 온도 편위 하에서 큰 주요 응력을 가져온다. 또한, 큰 주요 응력은 박리(120) 또는 다이 균열(118)과 같은 집적 회로의 기계적 결함을 가져올 수 있다. 또한, 큰 주요 응력은, 박리(120) 또는 다이 균열(118)을 일으키지 않고서, 집적 회로 내에서 성능의 열화를 일으킬 수 있다.
주어진 온도 편위에 있어서 어느 벌크 물질의 임계 응력 아래에서의 CTE 불일치로 인한 기계적 응력을 유지하기 위해서는, 비아 사이즈가 감소되거나, 인접 비아들 사이의 공간이 증가되거나, 능동 회로로부터 멀리 비아들이 위치될 수 있다. 이러한 해결책 옵션들 각각은 다이 사이즈의 증가를 가져올 수 있으며, 달리 구현될 수 있는 것보다 낮은 밀도의 회로, 또는 다이당 비용의 증가를 가져올 수 있다.
본 명세서에서는, 바람직한 벌크 열팽창 계수를 갖는 스루 실리콘 비아를 제공하기 위한 방법, 장치, 및 시스템이 개시된다. 이하의 상세한 설명에 있어서, 그 일부를 구성하는 첨부 도면에 대하여 참조가 이루어지며, 첨부 도면 전반에 걸쳐서 동일한 번호는 동일한 부분을 지칭하며, 예시로서, 실시될 수 있는 특정 실시예들이 도시된다. 본 명세서에 제공되는 청구항들의 범주를 일탈하지 않고서, 다른 실시예들이 활용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해할 수 있을 것이다. 도면의 설명을 용이하게 하기 위하여, 방향 및 기준(예컨대, 상, 하, 최상부, 최하부, 주면, 배면, 등)이 사용될 수 있으며, 이들은 제공되는 청구항들의 적용폭을 제한하고자 한 것은 아니라는 점에 유의한다. 따라서, 이하의 상세한 설명은 한정적인 의미로 다루어져서는 아니되며, 가능한 실시예들의 범주는 첨부된 청구항들과 그 균등물들에 의해서만 정의된다.
바람직한 벌크 열팽창 계수를 갖는 스루 실리콘 비아를 제공하기 위한 방법, 장치, 및 시스템이 개시된다.
도 1은 박리(도 1의 (b)) 및 다이 균열(도 1의 (c))을 가져오는 단일 상 벌크 물질로 이루어지는 종래 기술의 스루 실리콘 비아(도 1의 (a))를 나타낸 도면.
도 2는 열팽창을 감소시킨 입자-충진된 스루 실리콘 비아를 갖는 전자 패키지 어셈블리를 포함하는 시스템의 일 실시예를 나타낸 도면.
도 3은 주어진 스루 실리콘 비아의 어레이에 대한 열팽창 계수를 정규화한 정규화된 물질 응력 변동의 그래프.
도 4는 순수한 구리로 충진된 비아 및 순수한 구리의 CTE의 25%의 벌크 물질로 충진된 비아에 대한 비아 어레이 피치를 갖는 정규화된 물질 응력 변동의 그래프.
도 5는 2개의 상이한 충진제 물질에 있어서 매립된 입자들의 체적분율(volume fraction)로 CTE의 변동과 전기 저항의 변동을 나타낸 도면.
도 6은 벌크 물질 - 벌크 물질은 연속 상을 형성하는 매트릭스 금속 및 분산 상을 형성하는 매립된 입자들로 이루어짐 - 로 이루어지는 전기 도전성 스루 실리콘 비아의 실시예를 나타낸 도면.
도 7은 적용 전의 실리콘 다이의 일부를 나타낸 도면.
도 8은 벌크 실리콘의 몇몇 영역을 제거한 도 7의 실리콘 다이의 일부를 나타낸 도면.
도 9는 벌크 실리콘의 표면과 금속 패드의 밑면에 제1 물질층이 성막된 도 8의 실리콘 다이의 일부를 나타낸 도면.
도 10은 성막된 제1 물질층의 부분적 제거를 통해 금속 패드를 노출시킨 후의 도 9의 실리콘 다이의 일부를 나타낸 도면.
도 11은 노출된 금속 패드와 제1 물질층 위에 제2 물질층을 성막시킨 도 10의 실리콘 다이의 일부를 나타낸 도면.
도 12는 포토레지스트를 적용한 도 11의 실리콘 다이의 일부를 나타낸 도면.
도 13은 입자들을 분산시키고 전해조(electrolysis bath) 내에 침지된 도 12의 실리콘 다이의 일부를 나타낸 도면.
도 14는 입자들을 분산시키고 스루 실리콘 비아를 부분적으로 성막시킨 도 13의 실리콘 다이의 일부를 나타낸 도면.
도 15는 입자들을 분산시키고 스루 실리콘 비아를 전부 성막시킨 도 14의 실리콘 다이의 일부를 나타낸 도면.
도 16은 전해조를 제거한 도 15의 실리콘 다이의 일부를 나타낸 도면.
도 17은 포토레지스트를 제거한 도 16의 실리콘 다이의 일부를 나타낸 도면.
도 18은 스루 실리콘 비아들 사이의 영역들에서 제1 물질층과 제2 물질층을 제거한 도 17의 실리콘 다이의 일부를 나타낸 도면.
도 19는 감소된 CTE의 스루 실리콘 비아의 제조 방법을 나타낸 도면.
도 20은 복합재 비아를 형성하는 데 사용되는 가능한 물질들의 표.
도 2를 참조하면, 제공되는 실시예들이 사용될 수 있는 많은 가능한 시스템들 중 하나가 예시되어 있다. 집적 회로 패키지(200)는 도 6 내지 도 18에 각각 도시된 실리콘 다이(600, 700, 800, 900, 1000, 1100, 1200, 1300, 1400, 1500, 1600, 1700, 및 1800)의 일부와 유사한 실리콘 다이의 일부를 포함할 수 있다. 일 실시예에 있어서, 집적 회로 패키지(200)는 마이크로프로세서를 포함할 수 있다. 대체 실시예에 있어서, 집적 회로 패키지(200)는 ASIC을 포함할 수 있다. 칩셋들(예컨대, 그래픽, 사운드, 및 제어 칩셋들) 또는 메모리에서 발견되는 집적 회로들은 대체 실시예에 있어서 패키징될 수도 있다.
도 2에 도시된 실시예에 있어서, 시스템(90)은 또한 도시된 바와 같이 버스(210)에 의해 서로 결합되는, 메인 메모리(202), 그래픽 프로세서(204), 대용량 저장 장치(206), 및 입출력 모듈(208)을 포함할 수 있다. 메모리(202)의 예로서는, SRAM(Static Random Access Memory) 및 DRAM(Dynamic Random Access Memory)를 포함하며, 이것으로 한정되지 않는다. 대용량 저장 장치(206)의 예로서는, 하드 디스크 드라이브, 플래시 드라이브, CD 드라이브, DVD 드라이브 등을 포함하며, 이것으로 한정되지 않는다. 입출력 모듈(208)의 예로서는, 키보드, 커서 제어 장치, 디스플레이, 네트워크 인터페이스 등을 포함하며, 이것으로 한정되지 않는다. 버스(210)의 예로서는, PCI(Peripheral Control Interface) 버스, 및 ISA(Industry Standard Architecture) 버스 등을 포함하며, 이것으로 한정되지 않는다. 다양한 실시예들에 있어서, 시스템(90)은 무선 모바일 폰, PDA, 포켓 PC, 타블렛 PC, 노트북 PC, 데스크톱 컴퓨터, 셋톱 박스, 오디오/비디오 컨트롤러, DVD 플레이어, 네트워크 라우터, 네트워크 스위칭 장치, 또는 서버일 수 있다.
도 3은 500 마이크로미터 피치의 비아의 어레이에서 20 마이크로미터 비아를 충진하기 위하여 사용되는 물질의 벌크 CTE(기준 CTE는 구리의 CTE 임)를 정규화한, 제1 주요 응력의 유한 요소 시뮬레이션의 결과를 나타낸 그래프이다. 0.16의 정규화된 CTE는 실리콘을 나타낸다. 도 3의 데이터는, 비아 물질의 벌크 CTE가 실리콘의 CTE에 근접함에 따라서 제1 주요 응력이 감소할 수 있다는 것을 나타낸다.
도 4는 비아 피치에 있어서 20 마이크로미터의 순수한 구리 비아와 구리의 25%인 CTE를 갖는 물질로 이루어지는 20 마이크로미터 비아에 대한 제1 주요 응력의 변동을 나타낸 또 다른 유한 요소 시뮬레이션의 그래프를 나타낸다. 도 4의 데이터는 감소된 CTE를 갖는 벌크 물질이 비아를 형성한다면 제1 주요 응력이 작은 피치에서 크게 감소될 수 있음을 나타낸다. 또한, 감소된 CTE의 비아는, 큰 피치의 종래의 CTE 비아보다 더 작은 피치에서 더 낮은 제1 주요 응력을 가져올 수 있다.
충진제 입자의 분산 상은 스루 실리콘 비아의 하나 이상의 벌크 물성을 변경시킬 수 있다. 예를 들어, 연속 상을 형성하는 금속 매트릭스와 분산 상을 형성하는 매립된 구체(spherical) 충진제의 복합재에 대한 결과적인 전기 저항은, 수식
Figure pat00001
으로 간략화될 수 있으며, 여기서, k composite 는 결과적인 벌크 전기 저항을 나타내며, k 1 은 구체 충진제의 벌크 전기 저항을 나타내며, k 2 는 매트릭스 금속의 벌크 전기 저항을 나타내며, p는 벌크 복합재 체적에 대한 구체 충진제의 체적분율을 나타낸다.
또한, 연속 상을 형성하는 금속 매트릭스와 분산 상을 형성하는 매립된 구체 충진제의 복합재에 대한 결과적인 CTE는, 수식 CTE composite = pㆍ CTE 1 + (1 - p)CTE 2 과 같이 간략화될 수 있으며, 여기서, CTE composite 는 결과적인 벌크 CTE를 나타내며, CTE 1 은 구체 충진제의 벌크 CTE를 나타내며, CTE 2 는 매트릭스 금속의 벌크 CTE를 나타내며, p 는 벌크 복합재 체적에 대한 구체 충진제의 체적분율을 또한 나타낸다.
도 5는 매트릭스 금속보다 작은 CTE를 갖는 구체 충진제의 증가된 체적분율이 매트릭스 금속과 매립된 구체 충진제의 결과적인 복합재의 벌크 CTE를 단조(monotonically) 감소시킬 수 있다는 것을 나타낸 그래프를 도시한다. 또한, 도 5는 매트릭스 금속보다 큰 전기 저항을 갖는 구체 충진제의 증가된 체적분율이 매트릭스 금속과 매립된 구체 충진제의 결과적인 복합재의 벌크 저항을 단조 증가시킬 수 있음을 나타낸다. 또한, 도 5의 데이터는 충진제 물질의 선택이 전기 저항의 증가와 CTE의 감소의 상충관계(tradeoff)를 포함할 수 있다는 것을 의미한다. 그러나, 충진제 입자 체적분율은 80%보다 큰 범위까지일 수 있다.
계산의 간단화를 위하여 구체 입자들이 모델링되지만, 실시하기 위하여 감소된 구체 입자들은 임의의 형태일 수 있다. 또한, 분산 상을 포함하는 충진제 입자들은, 실리카, 알루미나, 질화붕소, 텅스텐, 인바(Invar), 수퍼 인바(Super Invar), 코바(Kovar), 또는 비아가 예를 들어 실리콘을 관통하는 주변 벌크 다이 물질보다 낮은 CTE를 갖는 기타의 물질 중 임의의 하나 또는 그 조합일 수 있다. 또한, 예컨대, 인바, 수퍼 인바, 및 코바 등의 강자성 물질로 이루어지는 충진제 입자들이 자기장이 지원되는 전기도금 공정에서 사용될 수 있다.
실시예에서는, 매트릭스에 대하여 많은 금속 중 하나를 이용할 수 있다. 예시적인 매트릭스 물질로서는, 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 은(Ag), 및 공융(eutectic) 및 비공융(non-eutectic) 솔더를 포함한다. 예시적인 공융 솔더로서는, 주석-납(Pb/Sn) 및 금-주석(Au/Sn) 솔더를 포함한다.
도 6은 집적 회로(600)를 갖는 다이의 일부의 일 실시예를 나타낸다. 일 실시예에 있어서, 스루 실리콘 비아(612)는 전기 도전성 씨드층(614)을 통해 금속 패드(608)에 전기적으로 결합될 수 있다. 또 다른 실시예에 있어서, 스루 실리콘 비아(612)는 복합재일 수 있으며, 이 때, 비아(612)의 벌크 CTE는 매트릭스 금속의 벌크 CTE보다 더 작다. 또 다른 실시예에 있어서, 감소된 CTE의 스루 실리콘 비아(612)는 연속 상을 형성하는 매트릭스 금속과 매트릭스 금속보다 작은 CTE를 갖는 매립된 입자들을 포함할 수 있으며, 매립된 입자들은 분산 상을 형성하며, 감소된 CTE의 스루 실리콘 비아(612)는 매트릭스 금속의 벌크 CTE 보다 작은 벌크 CTE를 갖는다. 전기 도전성의 씨드층(614)과 벌크 실리콘 다이(602)의 일부분 사이에는 패시베이션(passivation) 또는 전기적 절연층(electrical insulation layer)(616)이 있을 수 있다. 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 7 내지 도 18은 집적 회로들을 포함하는 다이를 통해 비아를 제조하는 방법을 거친 입자들을 나타낸다.
도 7은 제조 방법이 적용될 수 있는 기판(700)을 나타낸다. 금속 패드(608) 및 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 일 실시예에 있어서, 다이(602)는 실리콘일 수 있다. 또 다른 실시예에 있어서, 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 8은 도 7의 기판을 나타내며, 여기서, 집적 회로(800)를 갖는 다이의 일부는 금속 패드(608)의 근방에서 제거되는 물질을 갖는다. 일 실시예에 있어서, 다이(602)는 실리콘일 수 있다. 다이 물질의 제거는 포토리소그래피에 이어서 건식 또는 습식 에칭 공정에 의해 이루어질 수 있다. 대안적으로는, 마이크로머시닝(micromachining) 기법에 의해서 제거가 이루어질 수 있다. 일 실시예에 있어서, 마이크로머시닝 기법은 블라스팅(blasting), 드릴링(drilling), 또는 다른 마이크로머시닝 기법, 또는 그 조합일 수 있다. 또한, 금속 패드 근방의 ILD(604)의 일부가 마찬가지로 제거될 수 있다. 도 7에서와 같이, 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 9는 집적 회로(900)를 갖는 다이의 일부를 나타낸 제조 중의 도 8의 기판을 나타낸다. 도 9에 있어서, 다이(602)의 표면 상에 물질층(616)이 성막될 수 있다. 일 실시예에 있어서, 다이(602)는 실리콘일 수 있다. 물질층(616)은 패시베이션층일 수 있다. 대안적으로는, 물질층(616)은 전기적 절연 물질일 수 있다. 앞서의 도면들에서와 같이, 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 10은 집적 회로(1000)를 갖는 다이의 일부를 나타낸, 제조를 거친 도 9의 기판을 나타낸다. 도 10에 있어서, 금속 패드(608)에 근접한 물질층(616)은 제거되어, 앞서 노출된 금속 패드(608)를 재노출시킬 수 있다. 앞서서의 도면들에서와 같이, 다이(602)는 실리콘일 수 있으며, 금속 패드(608) 및 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 11은 제2 물질층(614)을 앞서 성막된 물질층(616)의 표면 상에 성막시킨 집적 회로(1100)를 갖는 도 10의 기판의 일부를 나타낸다. 제2 물질층(614)은 배리어 층일 수 있다. 대안적으로는, 물질층(614)은 이후의 전기도금 공정을 용이하게 하기 위한 씨드층일 수 있다. 앞서서의 도면들에서와 같이, 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 12는 앞서서 성막된 물질층(614)의 표면 상에 집적 회로(1200)와 포토레지스트(1202)의 패턴을 성막시킨 도 11의 기판을 나타낸다. 앞서서의 도면들에서와 같이, 물질층(616)은 벌크 실리콘 다이(502) 위에 놓이고, 제2 물질층(614) 아래에 놓일 수 있다. 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질의층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 13은 집적 회로(1300)를 전기도금 조에 침지시킨 다이의 일부를 나타낸 도 12의 기판을 나타낸다. 도 13에 있어서, 전기도금 조(1302)는 성막된 매트릭스 금속에 비하여 감소된 CTE의 용액 또는 부유 입자들(1304)을 포함할 수 있다. 앞서서의 도면들에서와 같이, 물질층(616)은 벌크 실리콘 다이(602) 위에 놓이고, 제2 물질층(614) 아래에 놓일 수 있다. 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있으며, 포토레지스트 패턴(1202)이 더 존재할 수 있다.
도 14는 집적 회로(1400)를 전기도금 조에 침지시킨 도 13의 기판을 나타낸다. 도 14에 있어서, 비아(1402)의 일부가 다이(602)에서 앞서서 발생된 동공 내에 성막될 수 있다. 일 실시예에 있어서, 비아(1402)는 실리콘을 관통할(through) 수 있다. 일 실시예에 있어서, 다이(602)는 실리콘일 수 있다. 전기도금 조(1302)는 성막된 매트릭스 금속에 비하여 감소된 CTE의 용액 또는 부유 입자들(1304)을 포함할 수 있다. 전기도금 공정 중에, 감소된 CTE의 스루 실리콘 비아(1402)의 일부에 충진제 입자들(1304)이 공동으로 성막될 수 있다. 또한, 충진제 입자들(1304)의 공동 성막를 돕기 위하여, 구동 전위가 인가될 수 있다. 구동력은 중력이거나, 전기도금 조(1302) 또는 충진제 입자들(1304)에 대해 작용하도록 이루어지는 몇몇 다른 구동 전위일 수 있다. 앞서서의 도면들에서와 같이, 물질층(616)이 벌크 실리콘 다이(602) 위에 놓일 수 있고 제2 물질층(614) 아래에 놓일 수 있다. 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있으며, 포토레지스트 패턴(1202)이 더 존재할 수 있다.
도 15는 집적 회로(1500)를 전기도금 조에 침지시킨 도 16의 기판의 일부를 나타낸다. 도 14에서, 감소된 비아(612)는 완전히 성막될 수 있으며, 비아는 다이(602)보다 큰 CTE를 갖는 금속 매트릭스를 포함하는 복합재이며, 금속 매트릭스는 연속 상을 형성하고, 매립된 충진제 입자는 금속 매트릭스의 CTE보다 작은 CTE를 가지며, 충진제 입자들은 분산 상을 형성하며, 복합재는 매트릭스 금속의 벌크 CTE보다 작은 벌크 CTE를 나타낸다. 일 실시예에 있어서, 다이(602)는 실질적으로 실리콘이다. 앞서서의 도면들에서와 같이, 전기도금 조(1302)는 성막된 매트릭스 금속에 비하여 감소된 CTE의 용액 또는 부유 입자들(1304)을 포함하고 있을 수 있다. 전기도금 공정 중에, 감소된 CTE의 스루 실리콘 비아(1402)의 일부에 충진제 입자들(1304)이 공동 성막될 수 있다. 또한, 충진제 입자들(1304)의 공동 성막를 돕기 위하여, 구동 전위가 인가될 수 있다. 구동력은 중력, 또는 전기도금 조(1302) 또는 충진제 입자들(1304)에 대해 작용하도록 이루어지는 몇몇 다른 구동 전위일 수 있다. 앞서서의 도면들에서와 같이, 물질층(616)은 벌크 실리콘 다이(602) 위에 놓일 수 있고 제2 물질층(614) 아래에 놓일 수 있다. 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있으며, 포토레지스트 패턴(1202)이 더 존재할 수 있다.
도 16은 도 15의 기판을 나타내며, 다이의 일부는 전기도금 조를 제거시킨 집적 회로(1600)를 갖는다. 앞서서의 도면들에서와 같이, 다이(602)는 실리콘일 수 있으며, 물질층(616)은 벌크 실리콘 다이(602) 위에 놓일 수 있고 제2 물질층(614) 아래에 놓일 수 있다. 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있으며, 포토레지스트 패턴(1202)이 더 존재할 수 있다.
도 17은 도 16의 기판을 나타내며, 포토레지스트 패턴을 제거시킨 집적 회로(1700)를 갖는 다이의 일부를 도시한다. 앞서서의 도면들에서와 같이, 물질층(616)은 벌크 실리콘 다이(602) 위에 놓일 수 있고 제2 물질층(614) 아래에 놓일 수 있다. 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 18은 도 17의 기판을 나타내며, 집적 회로(1800)를 갖는 벌크 실리콘 다이의 일부를 도시하며, 새롭게 성막되는 비아들(612) 중에서 에칭되는 제1 물질층(614)과 제2 물질층(616)이 다이(602)의 일부를 노출시킨다. 다이(602)는 실리콘일 수 있다. 앞서서의 도면들에서와 같이, 물질층(616)이 벌크 실리콘 다이(602) 위에 놓일 수 있고 제2 물질층(614) 아래에 놓일 수 있다. 금속 패드(608) 및 벌크 실리콘 다이(602)의 일부는 층간 절연(ILD) 물질(604)에 의해 분리될 수 있다. 금속 패드들(608) 사이에서 벌크 실리콘 다이(602)의 일부에 결합되는 ILD층(604)이 패시베이션 물질층(610) 또는 보호층(606) 아래에 놓일 수 있다.
도 19는 매트릭스 및 분산된 충진제 입자들을 포함하는 스루 홀 비아를 형성하는 방법을 나타낸다. 도 19에 도시된 방법에 있어서, 주면과 배면을 갖는 벌크 실리콘 웨이퍼의 배면으로부터 물질이 제거될 수 있다(1902). 벌크 실리콘 웨이퍼의 주면 상에 집적되는 금속 패드가 노출될 수 있다(1904). 노출된 금속 패드 및 물질 제거에 의해 생성되는 벌크 실리콘 웨이퍼 내의 동공의 내부 표면 상에 제1 물질층이 성막될 수 있다(1906). 금속 패드(1908)의 영역을 노출하도록 물질층이 에칭될 수 있다(1908). 금속 패드의 노출된 영역과 앞서 성막된 물질 위에 전기 도전성 물질층이 성막될 수 있다(1910). 전기 도전성 물질층 위에 포토레지스트 패턴이 성막될 수 있다(1912). 매트릭스 금속인 연속 상(continuous phase)과 매립된 충진제 입자들인 분산 상(dispersed phase)의, 2 상 벌크 물질(two phase bulk material)로 이루어지는 전기 도전성 스루 실리콘 비아를 성막하도록 전기도금 기법이 적용될 수 있으며(1914), 포토레지스트 패턴이 제거되고(1916), 벌크 실리콘 웨이퍼의 배면 상에 성막된 2개의 물질층이 에칭될 수 있다(1918).
도 20은 복합재 비아의 일 실시예에서 사용될 수 있는 물질들의 부분적인 리스트와 수개의 관련 물성(material properties)을 나타낸다.
본 명세서에서 바람직한 실시예의 설명을 위하여 특정 실시예들이 예시되고 설명되었지만, 당업자라면, 동일한 목적을 성취하도록 계산되는 넓은 다양한 대체의 및/또는 균등한 구현예들이, 의도하는 범주로부터 일탈하지 않고서, 도시되고 설명된 특정 실시예에 대하여 교체될 수 있음을 이해할 수 있을 것이다. 예를 들어, 다이 내의 개방된 비아 홀에 충진제 입자들이 팩킹되거나(packed), CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 공정(예컨대, 스퍼터링, 증착(evaporation), 제트 기상 성막)이 팩킹된 입자들에 의해 채워지지 않은 스루 홀의 임의의 체적에 충진되도록 사용될 수 있는, 대체 실시예가 존재할 수 있다. 충진제 입자들을 포함하고 있는 솔더 볼들이 다이 내의 개방된 비아 홀에 리플로우될 수 있는 또 다른 실시예가 존재할 수 있다. 또 다른 실시예에서는, 마무리된 비아 내의 공기(air)로 충진된 동공을 방지하기 위하여 진공하에서 충진제 입자들을 포함하는 솔더 볼들을 리플로우시킬 수 있다. 따라서, 당업자라면, 매우 넓은 다양한 실시예들을 이용하여 구현예가 성취될 수 있음을 용이하게 이해할 수 있을 것이다. 본 출원서는 본 명세서에 논의되는 실시예들의 임의의 적응예 또는 변형예를 포함하도록 의도된 것이다. 따라서, 청구항들과 그 균등물들만이 가능한 실시예들의 범주를 한정하는 것으로 분명하게 의도된 것이다.
602: 다이
604: 층간 절연 물질
606: 보호층
608: 금속 패드들
610: 패시베이션 물질층
1302: 전기도금조
1304: 충진제 입자들
1400: 집적 회로
1402: 비아

Claims (9)

  1. 집적 회로; 및
    상기 집적 회로에 결합되는 전기 도전성 스루 홀 비아를 형성하는 물질
    을 포함하고,
    상기 물질은 내부에 매립된 충진제 입자들을 갖는 전기 도전성 매트릭스를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 비아를 형성하는 물질의 벌크 물성(bulk material property)은 상기 전기 도전성 매트릭스의 벌크 물성과는 상이한 반도체 패키지.
  3. 제2항에 있어서,
    상기 벌크 물성은 열팽창 계수인 반도체 패키지.
  4. 제2항에 있어서,
    상기 벌크 물성은 전기 저항인 반도체 패키지.
  5. 제1항에 있어서,
    상기 비아를 형성하는 물질은 상기 전기 도전성 매트릭스보다 낮은 열팽창 계수를 갖는 반도체 패키지.
  6. 제1항에 있어서,
    상기 전기 도전성 매트릭스는 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 은(Ag), 공융(eutectic) 솔더, 또는 비공융(non-eutectic) 솔더로 이루어지는 그룹에서 선택된 하나를 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 공융 솔더는 주석-납(Pb/Sn) 솔더 또는 금-주석(Au/Sn) 솔더로 이루어지는 그룹에서 선택된 하나를 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 충진제 입자들은 실리카, 알루미나, 질화 붕소, 텅스텐, 인바(Invar), 수퍼 인바(Super Invar), 또는 코바(Kovar)로 이루어지는 그룹에서 선택된 하나를 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 충진제 입자들은 강자성 물질을 포함하는 반도체 패키지.
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