DE102004032477A1 - Transistor einer nicht flüchtigen Speichervorrichtung mit einer dielektrischen Gatestruktur, welche fähig zum Einfangen von Ladungen ist, und ein Verfahren zum Herstellen der Vorrichtung - Google Patents

Transistor einer nicht flüchtigen Speichervorrichtung mit einer dielektrischen Gatestruktur, welche fähig zum Einfangen von Ladungen ist, und ein Verfahren zum Herstellen der Vorrichtung Download PDF

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Jin-Hong Ichon Ahn
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Abstract

Die vorliegende Erfindung bezieht sich auf einen Transistor einer flüchtigen Speichervorrichtung mit einer dielektrischen Gatestruktur, welche fähig ist, Ladungen einzufangen, und ein Verfahren zum Herstellen der Vorrichtung. Der Transistor in einem Zellbereich einer flüchtigen Speichervorrichtung beinhaltet ein Substrat eines ersten Leitfähigkeitstyps; eine dielektrische Gatestruktur, welche fähig ist, Ladungen einzufangen, und auf dem Substrat gebildet ist; ein Gate, welches auf der dielektrischen Gatestruktur gebildet ist; eine Gate-Isolationsschicht, welche auf dem Gate gebildet ist; ein Source/Drain eines zweiten Leitfähigkeitstyps, welches in einem vorbestimmten Bereich des Substrats gebildet ist, welcher unterhalb jeder lateralen Seite des Gates angeordnet ist; und einen Kanalionenimplantierungsbereich des ersten Leitfähigkeitstyps, welcher in einem vorbestimmten Bereich des Substrats gebildet ist, welcher unterhalb des Gates angeordnet ist.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine nicht flüchtige Speichertechnik; und im Besonderen einen Transistor eines nicht flüchtigen Speichers mit einer dielektrischen Gatestruktur aus Oxid-Nitrid-Oxid, und ein Verfahren zum Herstellen der Vorrichtung.
  • Wie bekannt, weist jede Zelle in einer flüchtigen Dynamic-Random-Access-Memory-(DRAM-)Vorrichtung einen Transistor und einen Kondensator auf.
  • 1 ist eine Querschnittsansicht eines herkömmlichen Transistors in einem Zellbereich einer DRAM-Vorrichtung. Zwei Gräben 103 und 104 werden aufeinander folgend in einem Siliciumsubstrat 101 gebildet. Da üblicherweise ein N-Kanal-Transistor für die DRAM-Vorrichtung verwendet wird, sind die zuvor erwähnten Gräben ein tiefer N-Typ-Graben 103, welcher in dem P-Typ-Siliciumsubstrat 101 gebildet ist und ein tiefer P-Typ-Graben 104, welcher innerhalb des tiefen N-Typ-Grabens 103 festgelegt wird.
  • Ebenso wird eine Vorrichtungsisolationsschicht 102 in dem Siliciumsubstrat 101 durch Ausführen eines Shallow-Trench-Isolations-(STI-)Verfahrens gebildet. Nach der Bildung der Vorrichtungsisolationsschicht 102 wird ein Feldbereich, in welchem die Vorrichtungsisolationsschicht 102 gebildet ist, und ein aktiver Bereich festgelegt. Eine Mehrzahl an Gatestrukturen 107, welche eine Gateoxidschicht 106 aufweist, wird auf einem aktiven Bereich gebildet. Dabei wird die Gateoxidschicht 106 aus Siliciumdioxid (SiO2) gebildet. Ein Kanalionenimplantierungsbereich 105 zum Steuern einer Schwellwertspannung wird in jedem Kanalbereich gebildet, welcher innerhalb von Anteilen des P-Typ-Grabens 104 festgelegt wird, welcher unterhalb der Gatestrukturen 107 angeordnet wird. Ebenso gibt es ein Source/Drain 108 in jedem vorbestimmten Bereich des Siliciumsubstrats 101, welches zwischen den Gatestrukturen 107 angeordnet ist.
  • Der Transistor mit der oben beschriebenen Struktur hat eine Schwellwertspannung (VTH), welche wie folgt festgelegt ist.
  • Figure 00020001
  • Wobei "ΦMS", "QEFF", "COX", "ΦF", "QB", "εs", "q" und "NA" eine lineare Funktion zwischen der Gatestruktur 107 und dem Kanalionenimplantierungsbereich 105, eine Ladungsmenge einer gesamten effektiven Oxidschicht pro Einheitsfläche, wenn eine Gatespannung (VG) gleich der Schwellwertspannung (VTH) ist, eine Kapazität der Gateoxidschicht pro Flächeneinheit, ein Fermi-Potenzial eines Halbleiterbereichs, eine Ladungsmenge pro Flächeneinheit einer Sperrschicht in dem Halbleiterbereich, eine Dielektrizitätskonstante des Halbleiterbereichs, eine Ladungsmenge von Elektronen bzw. eine Dotierungskonzentration von in den Halbleiterbereich implantierten Dotierungen ausdrücken.
  • Die Ladungsmenge der gesamten effektiven Oxidschicht pro Flächeneinheit "QEFF" wird wie folgt ausgedrückt.
  • Figure 00030001
  • Wobei "Qss", "Qit", "Φs", "ρ(x)" und "TOX" eine Oberflächenzustands-fixierte Ladungsmenge an einer Grenzfläche zwischen dem Halbleiterbereich und der Gateoxidschicht 106, eine Grenzflächen-Zustandsladungsmenge in einer Grenzfläche zwischen dem Halbleiterbereich und der Gateoxidschicht 106, ein Oberflächenpotenzial des Halbleiterbereichs, eine mittlere Ladungsdichte der Gateoxidschicht 106, gemessen an einer Grenzfläche mit einer Distanz "x" zwischen dem Halbleiterbereich und der Gateoxidschicht 106 bis zu einer vorbestimmten Distanz "x + dx", bzw. eine Dicke der Gateoxidschicht 106 angeben.
  • Deshalb kann auf Grundlage der Gleichungen 1 und 2 die Schwellwertspannung (VTH) des Transistors in dem Zellbereich wie folgt festgelegt werden.
  • Figure 00030002
  • Mittlerweise haben Fortschritte in der DRAM-Technologie zu einer schrittweisen Verringerung einer minimalen Designregel geführt, was dazu führt, dass eine Kanallänge und eine Breite des Transistors der DRAM-Vorrichtung verringert werden müssen. Deshalb verringert sich die Schwellwertspannung des Transistors aufgrund eines Kurzkanaleffekts und eines geringen Breiteneffekts (narrow width effect). Aufgrund dieser verringerten Schwellwertspannung ereignet sich häufiger ein Punch-through-Phänomen zwischen einer Source und einer Drain.
  • Jedoch ist es für einen normalen Betrieb der DRAM-Vorrichtung notwendig, die Schwellwertspannung des Transistors der DRAM-Vorrichtung beizubehalten, und eine Spannung, welche das Punch-through-Phänomen auslöst, sollte höher als eine Betriebsspannung sein.
  • Deshalb müssen Dotierstoffkonzentrationen eines Kanalbereichs und eines Grabenbereichs des Transistors erhöht werden, um eine Verringerung der Schwellwertspannung zu erreichen und um das Punch-through-Phänomen zu verhindern. Wie in Gleichung 3 gezeigt, wird ein Wert von "VTH" erhöht, indem ein Wert von "NA" erhöht wird, eine Breite der Sperrschicht zwischen der Source und der Drain wird verringert, um die Spannung, welche das Punch-through-Phänomen auslöst, zu erhöhen.
  • Jedoch verursacht das Erhöhen der Dotierstoffkonzentrationen des Kanalbereichs und des Grabenbereichs ein Erhöhen der Potenziale von Source und Drain, was zu nachteiligen Effekten führt, wie der Erhöhung der Kriechverluste an Anschlüssen und einer Verschlechterung einer Auffrischungscharakteristik (refresh) der DRAM-Vorrichtung. Die beschriebenen nachteiligen Effekte sind in den 2A und 2B dargestellt. Im Besonderen zeigt ein Graph in 2A, dass die Kriechverluste sich erhöhen, wenn sich eine Dotierstoffkonzentration von Bor in den P-Typ-Gräben erhöht. 2B weist einen Graphen auf, welcher zeigt, dass sich eine Datenbewahrungszeit verringert, wenn sich die Dotierstoffkonzentration des P-Typ-Grabens erhöht.
  • Wie zuvor beschrieben, haben in dem Transistor der üblichen DRAM-Vorrichtung die Schwellwertspannungscharakteristik, die Punch-through-Charakteristik und die Refresh-Charakteristik eine Versatzbeziehung zueinander. Charakteristiken des Transistors der DRAM-Vorrichtung werden durch Kompromisse dieser Charakteristiken erhalten.
  • Da jedoch die Designregel der DRAM-Vorrichtung auf eine Größe von weniger als 100 nm verringert wurde, wird es schwieriger, die Schwellwertspannungscharakteristik, die Punch-through-Charakteristik und die Refresh-Charakteristik gleichzeitig nur durch Erhöhen der Dotierstoffkonzentrationen des Kanalbereichs und des Grabenbereichs zu erreichen.
    •
  • Zusammenfassung der Erfindung
  • Deshalb ist es eine Aufgabe der vorliegenden Erfindung, einen Transistor einer flüchtigen Speichervorrichtung bereitzustellen, welcher fähig ist, ein beabsichtigtes Niveau einer Schwellspannung zusammen mit einer abgesenkten Dotierstoffkonzentration eines Kanalionenimplantierungsbereichs und ein Verfahren der Herstellung desselben zu erhalten.
  • In Übereinstimmung mit einem Gesichtspunkt der vorliegenden Erfindung wird ein Transistor in einem Zellbereich einer flüchtigen Speichervorrichtung bereitgestellt, welche aufweist: ein Substrat eines ersten Leitfähigkeitstyps; eine dielektrische Gatestruktur, welche fähig ist, Ladungen einzufangen, und auf dem Substrat gebildet ist; ein Gate, welches auf der dielektrischen Gatestruktur gebildet ist; eine Gate-Isolierungsschicht, welche auf dem Gate gebildet ist; ein Source/Drain eines zweiten Leitfähigkeitstyps, welches in einem vorbestimmten Bereich des Substrats gebildet ist, welcher unterhalb jeder lateralen Seite des Gates angeordnet ist; und einen Kanalionenimplantierungsbereich des ersten Leitfähigkeitstyps, welcher in einem vorbestimmten Bereich des Substrats gebildet ist, welcher unterhalb des Gates angeordnet ist.
  • In Übereinstimmung mit einem anderen Gesichtspunkt der vorliegenden Erfindung wird eine flüchtige Speichervorrichtung bereitgestellt, welche aufweist: einen ersten Transistor zur Verwendung in einer Speicherzelle, welche mit einer dielektrischen Gatestruktur versehen ist, welche aufweist: eine untere dielektrische Gateschicht; eine mittlere dielektrische Gateschicht zum Einfangen von Ladungen; und eine obere dielektrische Gateschicht; und einen zweiten Transistor zur Verwendung in einer Logikschaltung, welcher mit einer dielektrischen Gatestruktur mit einer einzelnen Oxidschicht versehen ist.
  • In Übereinstimmung mit einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine flüchtige Speichervorrichtung bereitgestellt, welche aufweist: einen ersten N-Kanal-Metalloxid-Halbleiter-(NMOS-)Transistor zur Verwendung in einer Speicherzelle, welche eine dielektrische Gatestruktur bereitstellt, welche aufweist: eine untere dielektrische Gateschicht; eine mittlere dielektrische Gateschicht; und eine obere dielektrischen Gateschicht; einen zweiten NMOS-Transistor zur Verwendung in einer Logikschaltung, welche mit einer dielektrischen Gateschicht mit einer einzelnen Oxidschicht versehen ist; und einen P-Kanal-Metalloxid-Halbleiter-(PMOS-)Transistor zur Verwendung in einer Logikschaltung, welche mit einer dielektrischen Gatestruktur versehen ist, welche aufweist: eine untere dielektrische Gateschicht, eine mittlere dielektrische Gateschicht; und eine obere dielektrische Gateschicht.
  • In Übereinstimmung mit einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine flüchtige Speichervorrichtung bereitgestellt, welche aufweist: einen Transistor zur Verwendung in einer Speicherzelle, wobei der Transistor aufweist: ein Substrat eines ersten Leitfähigkeitstyps; eine dielektrische Gatestruktur, welche fähig ist, Ladungen einzufangen und auf einem Substrat gebildet ist; ein Gate, welches auf der dielektrischen Gatestruktur gebildet ist; eine Gate-Isolierschicht, welche auf dem Gate gebildet ist; ein Source/Drain eines zweiten Leitfähigkeitstyps, welches in einem vorbestimmten Anteil des Substrats gebildet ist, welches unterhalb jeder lateralen Seite des Gates angeordnet ist; und einen Kanalionenimplantierungsbereich des ersten Leitfähigkeitstyps, welcher in einem vorbestimmten Bereich des Substrats gebildet ist, welcher unterhalb des Gates angeordnet ist; und eine spannungserzeugende Einrichtung zum Steuern einer Schwellwertspannung des Transistors zur Verwendung in der Speicherzelle durch Implantieren von Ladungen in die dielektrische Gatestruktur durch Anlegen einer vorbestimmten Spannung an das Substrat, das Gate und auch das Source/Drain.
  • In Übereinstimmung mit einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum Bilden einer dielektrischen Gatestruktur für eine flüchtige Speichervorrichtung bereitgestellt, wobei die flüchtige Speichervorrichtung durch einen Zellbereich festgelegt wird, wo ein Transistor zur Verwendung in einer Speicherzelle gebildet ist, und einen Randbereich, wo ein Transistor zur Verwendung in einer Logikschaltung gebildet ist, welche die Schritte aufweist: sequenzielles Bilden einer ersten Oxidschicht, einer dielektrischen Schicht zum Einfangen von Ladungen und einer zweiten Oxidschicht auf einem Substrat; selektives Ätzen der zweiten Oxidschicht und der dielektrischen Schicht, welche in dem Randbereich angeordnet sind; Ätzen der ersten Oxidschicht, welche in dem Randbereich frei liegt, und gleichzeitiges Ätzen der zweiten Oxidschicht in dem Zellbereich; und Bilden einer dritten Oxidschicht in dem Zellbereich und in dem Randbereich.
  • In Übereinstimmung mit einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum Bilden einer dielektrischen Gatestruktur in einer flüchtigen Speichervorrichtung bereitgestellt, wobei die flüchtige Speichervorrichtung durch einen Zellbereich festgelegt wird, wo ein erster NMOS-Transistor zur Verwendung in einer Speicherzelle gebildet ist, und einen Randbereich, wo ein zweiter NMOS-Transistor zur Verwendung in einer Logikschaltung und ein PMOS-Transistor zur Verwendung in einer Logikschaltung gebildet sind, wobei das Verfahren die Schritte aufweist: sequenzielles Bilden einer ersten Oxidschicht, einer dielektrischen Schicht zum Einfangen von Ladungen und einer zweiten Oxidschicht auf einem Substrat; selektives Ätzen der zweiten Oxidschicht und der dielektrischen Schicht in einem ersten vorbestimmten Bereich des Randbereichs, wo der zweite NMOS-Transistor gebildet wird; Entfernen der ersten Oxidschicht, welche in dem vorbestimmten Bereich frei liegt, und simultanes Ätzen der zweiten Oxidschicht, welche in dem Zellbereich und in einem zweiten vorbestimmten Bereich des Randbereichs angeordnet ist, wo der PMOS-Transistor gebildet wird; und Bilden einer dritten Oxidschicht in dem Zellbereich und in dem Randbereich.
  • In Übereinstimmung mit einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zum Bilden einer dielektrischen Gatestruktur in einer flüchtigen Speichervorrichtung bereitgestellt, wobei die flüchtige Speichervorrichtung durch einen Zellbereich festgelegt wird, wo ein erster NMOS-Transistor zur Verwendung in einer Speicherzelle gebildet ist, und ein Randbereich, wo ein PMOS-Transistor zur Verwendung in einer Logikschaltung und ein zweiter NMOS-Transistor zur Verwendung in einer Logikschaltung gebildet sind, welches die Schritte aufweist: sequenzielles Bilden einer ersten Oxidschicht, einer dielektrischen Schicht zum Einfangen von Ladungen und einer zweiten Oxidschicht auf einem Substrat; selektives Ätzen der zweiten Oxidschicht und der dielektrischen Schicht in einem ersten vorbestimmten Bereich des Randbereichs, wo der zweite NMOS-Transistor gebildet wird; selektives Ätzen eines Teils der zweiten Oxidschicht in einem zweiten vorbestimmten Bereich des Randbereichs, wo der PMOS-Transistor gebildet wird, derart, dass die zweite Oxidschicht eine verringerte Dicke aufweist; Entfernen der ersten Oxidschicht, welche in dem ersten vorbestimmten Bereich belichtet wird, während die zweite Oxidschicht in dem zweiten vorbestimmten Bereich entfernt wird und ein Teil der zweiten Oxidschicht in dem Zellbereich entfernt wird; und Bilden einer dritten Oxidschicht in dem Zellbereich und dem Randbereich.
    •
  • Kurzbeschreibung der Zeichnungen
  • Die oben genannten und anderen Aufgaben und Merkmale der vorliegenden Erfindung werden mit Bezug auf die folgende Beschreibung der bevorzugten Ausführungsformen zusammen mit den beigefügten Zeichnungen besser verständlich, in welchen:
  • 1 eine erste Schnittansicht ist, welche einen Transistor einer konventionellen DRAM-Vorrichtung zeigt;
  • 2A ein Graph ist, welcher die Charakteristik eines Kontaktkriechverlustes zeigt, welcher sich im Verhältnis zu einer Dotierstoffkonzentration von Bor in einen P-Typ-Graben erhöht;
  • 2B ein Graph ist, welcher zeigt, dass sich eine Datenaufbewahrungszeit verringert, wenn eine Dotierstoffkonzentration eines P-Typ-Grabens sich erhöht;
  • 3 eine Querschnittsansicht ist, welche einen Transistor einer DRAM-Vorrichtung darstellt, wobei der Transistor eine dielektrische Gatestruktur aus einem Oxid, einem Nitrid und einem Oxid (ONO) in Übereinstimmung mit der vorliegenden Erfindung aufweist;
  • 4A zeigt eine Querschnittsansicht einer DRAM-Vorrichtung, welche mit NMOS-Transistoren in einem Zellbereich versehen ist, welche eine dielektrische Gatestruktur aus ONO und NMOS- und PMOS-Transistoren in einem Randbereich aufweist, welcher eine dielektrische Gatestruktur aus einer einzelnen Oxid schicht in Übereinstimmung mit einer ersten Ausführungsform der vorliegenden Erfindung aufweist;
  • 4B zeigt eine Querschnittsansicht einer DRAM-Vorrichtung, welche mit NMOS-Transistoren in einem Zellbereich und einem PMOS-Transistor in einem Randbereich versehen ist, welche jeweils eine dielektrische Gatestruktur aus ONO und einem NMOS-Transistor in dem Randbereich aufweisen, welcher eine dielektrische Gatestruktur aus einer einzelnen Oxidschicht in Übereinstimmung mit einer zweiten und einer dritten Ausführungsform der vorliegenden Erfindung aufweist;
  • 5A bis 5D sind Querschnittsansichten, welche ein Verfahren zur Herstellung der DRAM-Vorrichtung, welche in 4A dargestellt ist, darstellen, in Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung;
  • 6A bis 6D sind Querschnittsansichten, welche ein Verfahren zum Herstellen der DRAM-Vorrichtung, welche in 4B dargestellt ist, darstellen, in Übereinstimmung mit der zweiten Ausführungsform der vorliegenden Erfindung; und
  • 7A bis 7E sind Querschnittsansichten, welche ein Verfahren zur Herstellung der DRAM-Vorrichtung, welche in 4B dargestellt ist, darstellen, in Übereinstimmung mit der dritten Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung der Erfindung
  • Ein Transistor einer flüchtigen Speichereinrichtung mit einer dielektrischen Gatestruktur, welche fähig ist, Ladungen einzufangen, und ein Verfahren zum Herstellen derselben in Übereinstimmung mit bevorzugten Ausführungsformen der vorliegenden Erfindung werden detailliert mit Bezug auf die beigefügten Zeichnungen beschrieben.
  • 3 ist eine Querschnittsansicht, welche einen Transistor einer Dynamic-Random-Access-Memory-(DRAM-)Vorrichtung in Übereinstimmung mit der vorliegenden Erfindung darstellt. Dabei hat der Transistor eine dielektrischen Gatestruktur aus einem Oxid, einem Nitrid und einem Oxid (ONO).
  • Wie dargestellt, werden zwei Gräben 303 und 304 in einem Siliciumsubstrat 301 gebildet. In einer DRAM-Vorrichtung ist ein Transistor in einem Zellbereich typischerweise ein N-Kanal-Transistor, während ein P-Kanal-Transistor in einem Randschaltungsbereich verwendet wird. Somit sind die zwei Gräben ein tiefer N-Typ-Graben 303, welcher in dem Siliciumsubstrat 301 eines P-Typs gebildet ist, und ein tiefer P-Typ-Graben 304, welcher innerhalb des N-Typ-Grabens 303 festgelegt wird.
  • Eine Vorrichtungsisolationsschicht 302 ist in dem Siliciumsubstrat 301 durch Ausführen eines Flachen-Graben-Isolations-(STI-)Verfahrens gebildet. Nach dem Bilden der Vorrichtungsisolationsschicht 302 werden ein aktiver Bereich und ein Feldbereich, in welchem die Vorrichtungsisolationsschicht 302 gebildet ist, festgelegt.
  • Danach wird eine Mehrzahl von dielektrischen Gatestrukturen 350 in den. aktiven Bereich des Siliciumsubstrats 301 gebildet. Dann wird eine Mehrzahl von Gates 309 auf den korrespondierenden dielektrischen Gatestrukturen 350 gebildet. Ein Kanal ionenimplantierungsbereich 305 zum Steuern einer Schwellwertspannung wird in allen Kanalbereichen gebildet, welche innerhalb Teilen des P-Typ-Grabens 304 festgelegt sind, welche unterhalb der korrespondierenden Gates 309 angeordnet sind.
  • Ebenso gibt es ein Source/Drain 311 in jedem vorbestimmten Bereich des Siliciumsubstrats 301, welches unterhalb der Gates 309 angeordnet ist.
  • Hierbei beinhaltet die dielektrische Gatestruktur 350 eine erste Oxidschicht 306, welche eine untere dielektrische Gateschicht ist, eine Nitridschicht 307, welche eine mittlere dielektrische Gateschicht ist und als ladungseinfangende Schicht dient, und eine zweite Oxidschicht 308, welche eine obere dielektrische Gateschicht ist. Mit anderen Worten, die dielektrische Gatestruktur 350 weist eine Struktur aus einem Oxid, einem Nitrid und einem Oxid (ONO) auf.
  • Im Besonderen spielt die Nitridschicht 307 der dielektrischen Gatestruktur eine Rolle beim Erhöhen einer Schwellwertspannung eines Transistors in einem Zellbereich durch Einfangen von Elektronen während nachfolgenden Prozessen zum Herstellen einer Halbleitervorrichtung. Diese erhöhte Schwellwertspannung kann durch den Kanalionenimplantierungsbereich 305 mit einer geringen Konzentration verschoben werden. Als Ergebnis kann der Transistor in Übereinstimmung mit der vorliegenden Erfindung eine beabsichtigte Schwellwertspannung erhalten, zusammen mit dem Kanalionenimplantierungsbereich 305, welcher eine geringe Konzentration aufweist, um dadurch ein verringertes Potenzial zu erhalten. Dieses verringerte Potenzial resultiert weiter in Verbesserungen von Anschlusskriechverlusten und Refresh-Charakteristiken.
  • Währenddessen weist die DRAM-Vorrichtung in Übereinstimmung mit der vorliegenden Erfindung einen getrennten Spannungserzeuger zum Steuern einer Schwellwertspannung durch Implantie ren von Ladungen, z.B. von Elektronen oder Löchern, in die dielektrische Gatestruktur des Transistors auf. Aufgrund dieses getrennten Spannungserzeugers ist es möglich, eine Schwellwertspannung nach der Herstellung des Transistors zu steuern. Falls die Schwellwertspannung in Abhängigkeit von der Verwendung eines Schaltkreises gesteuert werden muss, kann die Schwellwertspannung durch Implantieren von Löchern oder Elektronen in die Nitridschicht 307 der dielektrischen Gatestruktur 350 durch Anlegen einer vorbestimmten Spannung individuell an ein Gate, ein Drain und ein Source gesteuert werden. Diese Steuerung der Schwellwertspannung im Betrieb des Transistors der DRAM-Vorrichtung mit der dielektrischen Gatestruktur eines ONO ist in Tabelle 1 dargestellt, welche nachfolgt. Dabei sind das Gate, das Drain und die Source eine Wortleitung, eine Bitleitung BL bzw. ein Speicherknoten (SN) eines Kondensators. Tabelle 1
    Figure 00130001
    wobei "VP", "VPP" und "VDL" größer als ungefähr 0V sind, und VN und VBB kleiner als ungefähr 0V sind.
  • Wie in Tabelle 1 dargestellt, werden, wenn eine Spannung an das Gate, das Drain und das Source wie in dem Fall der VTH-Steuerung 11 und der VTH-Steuerung 12 angelegt wird, Elektronen in die Nitridschicht der dielektrischen Gatestruktur implantiert, wodurch die Schwellwertspannung erhöht wird. Andererseits, wenn eine Spannung individuell an das Gate, das Drain, die Source und den P-Graben angelegt wird, werden Löcher in die Nitridschicht der dielektrischen Struktur implantiert, wodurch die Schwellwertspannung verringert wird.
  • Schließlich wird für einem herkömmlichen Transistor einer DRAM-Vorrichtung gefordert, die Punch-through-Spannung, eine Refresh-Zeit und eine Schwellwertspannung gleichzeitig zu optimieren. Jedoch wird der Transistor, welcher die dielektrische Gatestruktur einer ONO in Übereinstimmung mit der vorliegenden Erfindung aufweist, zuerst hergestellt, indem gleichzeitig die Punch-through-Spannung und die Refresh-Zeit unter Berücksichtigung einer Menge von eingefangenen Ladungen während der Bildung der Nitridschicht der dielektrischen Gatestruktur einer ONO optimiert werden. Die Schwellwertspannungscharakteristik kann nach der Herstellung des oben genannten Transistors in Abhängigkeit des Bedarfs optimiert werden.
  • Wie in Tabelle 1 gezeigt, kann gleich dem Lese- und Schreibbetrieb in der herkömmlichen DRAM-Vorrichtung, wobei der Transistor nur eine Oxidschicht als dielektrische Gatestruktur aufweist, der Lese- und Schreibbetrieb von Daten auf die DRAM-Vorrichtung mit hoher Geschwindigkeit bei geringer Spannung betrieben werden.
  • 4A und 4B sind Querschnittsansichten, welche eine DRAM-Vorrichtung darstellen, welche aus N-Kanal-Metalloxid- Halbleiter-(NMOS-)Transistoren in einem Zellbereich und P-Kanal-Metalloxid-Halbleiter-(PMOS-)- und NMOS-Transistoren in einem Logikschaltungsbereich, d.h. einem Randbereich, zusammengesetzt ist. Im Besonderen zeigt 4A eine erste Ausführungsform, in welcher die NMOS-Transistoren in dem Zellbereich eine dielektrische Gatestruktur einer ONO und die NMOS- und PMOS-Transistoren in dem Randbereich eine dielektrische Gatestruktur mit einer einzelnen Oxidschicht aufweisen. 4B zeigt, dass die NMOS-Transistoren in dem Zellbereich und der PMOS-Transistor in dem Randbereich individuell eine dielektrische Gatestruktur einer ONO aufweisen und der NMOS-Transistor in dem Randbereich eine dielektrische Gatestruktur mit einer einzelnen Oxidschicht aufweist, in Übereinstimmung mit einer zweiten und einer dritten Ausführungsform der vorliegenden Erfindung. Ebenso sollte angemerkt werden, dass gleiche Bezugszeichen für gleiche Bauelemente verwendet werden, welche in der ersten und der zweiten Ausführungsform beschrieben sind.
  • Mit Bezug auf 4A weist jeder der NMOS-Transistoren in dem Zellbereich eine dielektrische Gatestruktur 450 einer ONO auf, welche eine erste Oxidschicht 410, eine Nitridschicht 411 und eine zweite Oxidschicht 413A aufweist. Hierbei sind die erste Oxidschicht 410, die Nitridschicht 411 und die zweite Oxidschicht 413A eine untere dielektrische Gateschicht, eine mittlere dielektrische Gateschicht, welche als ladungseinfangende Schicht dient, bzw. eine obere dielektrische Gateschicht. Andererseits weisen der NMOS-Transistor und der PMOS-Transistor in dem Randbereich individuell eine dielektrische Gatestruktur mit einer einzelnen Oxidschicht auf, welche durch ein Bezugszeichen 413B für den PMOS-Transistor und mit einem Bezugszeichen 413C für den NMOS-Transistor angegeben ist.
  • Hierbei ist eine effektive Dicke TOX der dielektrischen Gatestruktur 450, welche die erste Oxidschicht 410, die Oxidschicht 411 und die zweite Oxidschicht 413A in dem Zellbereich aufweist, gleich oder größer als die dielektrische Gatestruktur der einzelnen Oxidschicht 413B oder 413C in dem Randbereich.
  • Ebenso dient, wie oben beschrieben, die Nitridschicht 411 der dielektrischen Gatestruktur 450 in dem Zellbereich als ladungseinfangende Schicht. Zusätzlich zu der Verwendung des Nitrids für eine ladungseinfangende Schicht ist es immer noch möglich, Aluminiumoxid und Hafniumoxid zu verwenden, welche zum Einfangen von Ladungen fähig sind.
  • Spezifischer zu der ersten Ausführungsform wird in dem Zellbereich, wo die NMOS-Transistoren gebildet werden, ein tiefer N-Typ-Graben 403 in einem Substrat 401 gebildet, und ein tiefer P-Typ-Graben 404 wird innerhalb des tiefen N-Typ-Grabens 403 festgelegt. Eine Mehrzahl an dielektrischen Gatestrukturen 450 wird an vorbestimmten Teilen des P-Typ-Grabens 403 gebildet. Hierbei weist, wie zuvor beschrieben, jeder der dielektrischen Gatestrukturen 450 die erste Oxidschicht 410, die Nitridschicht 411 und die zweite Oxidschicht 413A auf. Ebenso wird eine Mehrzahl an Gates 414A auf den entsprechenden dielektrischen Gatestrukturen 450 gebildet. Ebenso wird eine Gate-Isolierschicht 415 auf jeder der Gates 414A gebildet. Ebenso werden dort Kanalionenimplantierungsbereiche 407 in einem vorbestimmten Bereich gebildet, welcher unterhalb des korrespondierenden Gates 414A angeordnet ist, d.h. jedes Kanalbereichs des P-Typ-Grabens 404 und Sources/Drains 416A, welche jeweils in einem vorbestimmten Bereich des Substrats 401 gebildet sind, welche zwischen jeweils zweien der Gates 414A angeordnet sind.
  • Ebenso ist in dem Randbereich, wo die PMOS-Transistoren gebildet sind, ein N-Typ-Graben 405 innerhalb eines Substrats 401 festgelegt. Eine dielektrische Gatestruktur einer einzelnen Oxidschicht 413B wird an einem vorbestimmten Teil des N-Typ-Grabens 405 gebildet. Ein Gate 414B und eine Gate-Isolierschicht 415 werden nacheinander auf der dielektrischen Gatestruktur mit der einzelnen Oxidschicht 413B gebildet. Ein Kanalionenimplantierungsbereich 408 wird in einem Kanalbereich des N-Typ-Grabens 405 gebildet, welcher unterhalb des Gates 419B und der dielektrischen Gatestruktur mit der einzelnen Oxidschicht 413B angeordnet ist, und ein Source/Drain 416B wird in jedem vorbestimmten Bereich des Substrats 401 gebildet, welches unterhalb jeder lateralen Seite des Gates 414B angeordnet ist.
  • Weiter ist in dem Randbereich, wo der NMOS-Transistor gebildet wird, ein P-Typ-Graben 406 innerhalb des Substrats 901 festgelegt. Eine dielektrische Gatestruktur mit einer einzelnen Oxidschicht 413C wird an einem vorbestimmten Teil des P-Typ-Grabens 406 gebildet. Ein Gate 414C und eine Gate-Isolierschicht 415 werden aufeinander folgend auf der dielektrischen Gatestruktur mit der einzelnen Oxidschicht 413C gebildet. Ein Kanalionenimplantierungsbereich 409 wird in einem Kanalbereich des P-Typ-Grabens 406 gebildet, welcher unterhalb des Gates 914C und der dielektrischen Gatestruktur mit der einzelnen Oxidschicht 413C angeordnet ist, und ein Source/Drain 416C wird in jedem vorbestimmten Bereich des Substrats 401 angeordnet, welcher unterhalb jeder lateralen Seite des Gates 414C angeordnet ist.
  • Mit Bezug auf 4B wird in einem Zellbereich, wo NMOS-Transistoren gebildet werden, ein tiefer N-Typ-Graben 403 in einem Substrat 401 gebildet, und ein tiefer P-Typ-Graben 404 wird innerhalb des tiefen N-Typ-Grabens 403 festgelegt. Eine Mehrzahl an dielektrischen Gatestrukturen 450A werden an vorbestimmten Teilen des P-Typ-Grabens 404 gebildet. Hierbei weist jede der dielektrischen Gatestrukturen 450A eine erste Oxidschicht 410A, eine Nitridschicht 411A und eine zweite Oxidschicht 413A auf. Die Nitridschicht 411A ist eine ladungseinfangende Schicht. Ebenso wird eine Mehrzahl an Gates 414A auf den korrespondierenden dielektrischen Gatestrukturen 450A gebildet. Eine Gate-Isolationsschicht 415 wird dann auf jeder der Gates 414A gebildet. Ebenso sind dort Kanalionenimplantierungsbereiche 407, welche in vorbestimmten Bereichen gebildet sind, welche unterhalb des Gates 414A und der dielektrischen Gatestruktur 450A angeordnet sind, d.h. jedes Kanalbereichs des P-Typ-Grabens 404, und Sources/Drains 416A, welche in einem vorbestimmten Teil des Substrats 401 gebildet sind, welche zwischen jeweils zweien der Gates 414A angeordnet sind.
  • In einem Randbereich, wo ein NMOS-Transistor gebildet wird, wird ein tiefer N-Typ-Graben 405 in einem Substrat 401 gebildet. Eine dielektrische Gatestruktur 450B wird an einem vorbestimmten Teil des P-Typ-Grabens 405 gebildet. Hierbei weist die dielektrische Gatestruktur 450B eine erste Oxidschicht 410B, eine Nitridschicht 411B und eine zweite Oxidschicht 413B auf. Ein Gate 414B und eine Gate-Isolationsschicht 915 werden dann aufeinander folgend auf der dielektrischen Gatestruktur 450B gebildet. Ebenso wird dort ein Kanalionenimplantierungsbereich 408 in einem vorbestimmten Bereich gebildet, welcher unterhalb des Gates 414B und der dielektrischen Gatestruktur 450B angeordnet ist, d.h. einem Kanalbereich des N-Typ-Grabens 405, und eine Source/Drain 416B, welche in jeweils vorbestimmten Teilen des Substrats 401 gebildet sind, welche unterhalb jeder lateralen Seite des Gates 414B angeordnet sind.
  • Weiter ist in dem Randbereich, wo ein NMOS-Transistor gebildet wird, ein P-Typ-Graben 406 innerhalb des Substrats 401 festgelegt. Eine dielektrische Gatestruktur mit einer einzelnen Oxidschicht 413C wird an einem vorbestimmten Teil des P-Typ-Grabens 406 gebildet. Ein Gate 414C und eine Gate-Isolierschicht 415 werden aufeinander folgend auf der dielektrischen Gatestruktur mit der einzelnen Oxidschicht 413C gebildet. Ein Kanalionenimplantierungsbereich 409 wird in einem Kanalbereich des P-Typ-Grabens 406 gebildet, welcher unterhalb des Gates 414C und der dielektrischen Gatestruktur mit der einzelnen Oxidschicht 413C angeordnet ist, und ein Source/Drain 416C wird in jedem vorbestimmten Bereich des Substrats 401 gebildet, welcher unterhalb jeder lateralen Seite des Gates 414C angeordnet ist.
  • In Übereinstimmung mit den zweiten und dritten Ausführungsformen ist eine Dicke einer effektiven Oxidschicht der dielektrischen Gatestruktur 450A in dem Zellbereich gleich oder größer als eine effektive Oxidschicht der dielektrischen Gatestruktur 450B in einem Randbereich und als eine effektive Oxidschicht der dielektrischen Gatestruktur mit der einzelnen Oxidschicht 413C in dem Randbereich. Ebenso ist die Nitridschicht 411A der dielektrischen Gatestruktur 450A in dem Zellbereich eine ladungseinfangende Schicht und kann durch eine Oxidnitridschicht, Aluminiumoxidschicht oder eine Hafniumoxidschicht ersetzt werden, welche fähig ist, Ladungen einzufangen.
  • 5A bis 5D sind Querschnittsansichten, welche ein Verfahren zum Herstellen der DRAM-Vorrichtung, wie in 4A dargestellt, beschreiben.
  • Mit Bezug auf 5A wird eine Feldoxidschicht 502 in einem Substrat 501, welches aus Silicium hergestellt ist, gebildet. In einem Zellbereich werden ein tiefer N-Typ-Graben 503 und ein tiefer P-Typ-Graben 504 gebildet. In einem Randbereich werden ein N-Typ-Graben 505 und ein P-Typ-Graben 506 gebildet. Eine P-Typ-Verunreinigung wird in jeden der P-Typ-Gräben 504 und 506 ionenimplantiert, welche in dem Zellbereich bzw. dem Randbereich gebildet sind, wodurch Kanalionenimplantierungsbereiche 507 und 509 in dem Zellbereich bzw. dem Randbereich gebildet werden. Währenddessen wird eine N-Typ-Verunreinigung in den N-Typ-Graben 505 ionenimplantiert, um einen Kanalionenimplantierungsbereich 508 in dem Randbereich zu bilden.
  • Danach wird eine dielektrische Gatestruktur gebildet. Im Speziellen wird eine erste Oxidschicht 510, welche eine untere dielektrische Gateschicht ist, auf dem Substrat 501 gebildet. Dann wird eine mittlere dielektrische Gateschicht 511 auf der ersten Oxidschicht 510 gebildet. Hierbei wird die mittlere dielektrische Gateschicht 511 aus einem Material gebildet, welches fähig ist, Ladungen einzufangen, und dieser Typ des Materials wird aus einer Gruppe gewählt, welche Nitrid, Oxidnitrid, Aluminiumoxid (Al2O3) und Hafniumoxid (HfO2) beinhaltet. Die Oxidnitridschicht kann durch Anwenden einer Dinitrogenoxid-(N2O-)Behandlung oder einer Nitrogenoxid-(NO-)Behandlung der ersten Oxidschicht 510 gebildet werden. Nach dem Bilden der mittleren dielektrischen Gateschicht 511 wird eine zweite Oxidschicht 512 auf der mittleren dielektrischen Gateschicht 511 gebildet. Hierbei dient die zweite Oxidschicht 512 als Pufferoxidschicht.
  • Mit Bezug auf 5B wird, obwohl nicht dargestellt, eine lichtempfindliche Schicht auf der zuvor ergebenen Substratstruktur gebildet und derart strukturiert, dass die lichtempfindliche Schicht in dem Zellbereich verbleibt. Die zweite Oxidschicht 512 und die mittlere dielektrische Gateschicht 511 in dem Randbereich werden geätzt. Danach wird die lichtempfindliche Schicht entfernt, und die erste Oxidschicht 510 in dem Randbereich danach geätzt. Wenn die erste Oxidschicht 510 in dem Randbereich geätzt ist, wird die zweite Oxidschicht 512 in dem Zellbereich weggeätzt oder ein Teil der zweiten Oxidschicht 512 verbleibt. Hierbei wird der Ätzprozess durch Ausführen eines Trockenätzverfahrens oder eines Nassätzverfahrens durchgeführt.
  • Mit Bezug auf 5C wird eine dritte Oxidschicht 513, welche als obere dielektrische Gateschicht dient, auf der mittleren dielektrischen Gateschicht 511 in dem Zellbereich gebildet, während in dem Randbereich die dritte Oxidschicht 513 auf dem Substrat 501 gebildet wird. Hierbei wird in dem Zellbereich eine dielektrische Gatestruktur, welche die erste Oxidschicht 510, die mittlere dielektrische Gateschicht 511 und die dritte Oxidschicht 513 aufweist, gebildet.
  • Zu diesem Zeitpunkt wird die dritte Oxidschicht 513 vorzugsweise durch Ausführen eines thermalen Oxidierungsverfahrens gebildet. In dem Fall, dass die mittlere dielektrische Gateschicht 511 aus einem Nitrid gebildet ist, ist eine Dicke der dritten Oxidschicht 513, welche auf der Nitrid-basierten mittleren dielektrischen Gateschicht 511 in dem Zellbereich gebildet ist, dünner als die dritte Oxidschicht 513, welche in dem Randbereich gebildet ist. Somit ist es vorzuziehen, eine Dicke der verbleibenden zweiten Oxidschicht 512 zu steuern oder die Dicke der dritten Oxidschicht 513 zu steuern, so dass eine Dicke einer effektiven Oxidschicht der dielektrischen Gatestruktur in dem Zellbereich gleich oder größer einer Dicke der dritten Oxidschicht 513 in dem Randbereich ist.
  • D.h., wenn die zweite Oxidschicht 512 in dem Randbereich geätzt wird, wird eine verbleibende Dicke der zweiten Oxidschicht 512 gesteuert, um die dielektrische Gatestruktur in dem Zellbereich zu bilden, unter Einbeziehen der ersten Oxidschicht 510, der mittleren dielektrischen Schicht 511, der zweiten Oxidschicht 512 und der dritten Oxidschicht 513 oder unter Einbeziehen der ersten Oxidschicht 510, der mittleren dielektrischen Schicht 511 und der dritten Oxidschicht 513 und um die dielektrische Gatestruktur in dem Randbereich unter Einbeziehen von nur der dritten Oxidschicht 513 zu bilden.
  • Mit Bezug auf 5D werden ein Gatematerial 514 und eine Gate-Isolierschicht 515 auf der dritten Oxidschicht 513 gebildet und danach strukturiert, indem ein Ätzverfahren mit Verwendung einer Gatemaske durchgeführt wird. Danach werden übliche DRAM-Herstellungsverfahren, z.B. ein Source/Drain-Bildungsverfahren durchgeführt, um die Herstellung der DRAM-Vorrichtung abzuschließen.
  • Während die DRAM-Vorrichtung, wie in 4B dargestellt, durch die gleichen Verfahren, wie in den 5A bis 5D dargestellt, hergestellt wird, mit der Ausnahme, dass eine zweite Oxidschicht und eine mittlere dielektrische Gateschicht, welche in einem PMOS-Bereich, wo ein PMOS-Transistor in dem Randbereich gebildet ist, angeordnet sind, während des Ätzens der zweiten Oxidschicht und der mittleren dielektrischen Gateschicht in dem Randbereich maskiert sind.
  • Mit Bezug auf die 6A bis 6D und die 7A bis 7E wird eine detaillierte Beschreibung eines Verfahrens zum Herstellen der DRAM-Vorrichtung, wie in 4B dargestellt, detailliert nachfolgend beschrieben. Ebenso werden gleiche Bezugszeichen für gleiche bildende Elemente, welche in den 5A bis 5D beschrieben sind, verwendet.
  • 6A bis 6D sind Querschnittsansichten, welche ein Verfahren zum Herstellen des DRAM in Übereinstimmung mit einer zweiten Ausführungsform der vorliegenden Erfindung darstellen.
  • Mit Bezug auf 6A wird eine Feldoxidschicht 502 in einem Substrat 501, welches aus Silicium gebildet ist, gebildet. In einem Zellbereich werden ein tiefer N-Typ-Graben 503 und ein tiefer P-Typ-Graben 504 gebildet. In einem Randbereich werden ein N-Typ-Graben 505 und ein P-Typ-Graben 506 gebildet. Eine P-Typ-Verunreinigung wird in jeden der P-Typ-Gräben 504 bzw. 506, welche in dem Zellbereich bzw. dem Randbereich gebildet sind, ionenimplantiert, um Kanal-Ionenimplantierungsbereiche 507 bzw. 509 in dem Zellbereich bzw. dem Randbereich zu bilden. Währenddessen wird eine N-Typ-Verunreinigung in den N-Typ-Graben 505 ionenimplantiert, um einen Kanalionenimplantierungsbereich 508 in dem Randbereich zu bilden.
  • Danach wird eine dielektrische Gatestruktur gebildet. Spezifischer wird eine erste Oxidschicht 510, welche eine untere dielektrische Gateschicht ist, auf dem Substrat 501 gebildet. Danach wird eine mittlere dielektrische Gateschicht 511 auf der ersten Oxidschicht 510 gebildet. Hierbei ist die mittlere dielektrische Gateschicht 511 aus einem Material gebildet, welche fähig ist, Ladungen einzufangen, und dieser Materialtyp ist aus einer Gruppe gewählt, welche ein Nitrid, ein Oxidnitrid, ein Aluminiumoxid (Al2O3) und ein Hafniumoxid (HfO2) aufweist. Die Oxidnitridschicht kann durch Anwenden einer Dinitrogenoxid-(N2O-)Behandlung oder einer Nitrogenoxid-(NO-)Behandlung der ersten Oxidschicht 510 gebildet werden. Nach der Bildung der mittleren dielektrischen Gateschicht 511 wird eine zweite Oxidschicht 512 auf der mittleren dielektrischen Gateschicht 511 gebildet. Hierbei dient die zweite Oxidschicht 512 als Pufferoxidschicht.
  • Mit Bezug auf 6B werden in einem vorbestimmten Bereich des Randbereichs, wo ein NMOS-Transistor gebildet wird (nachfolgend als NMOS-Bereich bezeichnet), die zweite Oxidschicht 512 und die mittlere dielektrische Gateschicht 511 selektiv geätzt, um so eine strukturierte zweite Oxidschicht 512A und eine strukturierte mittlere dielektrische Gateschicht 511A zu erhalten. Ebenso wird das Ätzverfahren durch Verwenden eines Trockenätzverfahrens oder eines Nassätzverfahrens durchgeführt.
  • Mit Bezug auf 6C wird die erste Oxidschicht 510, welche in dem NMOS-Bereich freiliegt, gleichzeitig mit der zweiten Oxidschicht 512, welche in dem Zellbereich angeordnet ist, und der strukturierten zweiten Oxidschicht 512A in einem vorbestimmten Bereich des Randbereichs, wo ein PMOS-Transistor gebildet wird (nachfolgend als PMOS-Bereich bezeichnet), geätzt. Nach diesem Ätzverfahren wird eine strukturierte mittlere dielektrische Gateschicht 511A und eine strukturierte erste Oxidschicht 510A in dem PMOS-Bereich erhalten.
  • Mit Bezug auf 6D wird eine dritte Oxidschicht 513, welche als obere dielektrische Gateschicht dient, auf der oben entstandenen Struktur gebildet. Die dritte Oxidschicht 513 wird vorzugsweise durch Ausführen eines thermalen Oxidierungsverfahrens gebildet. Danach werden ein Gatematerial 514 und eine Gate-Isolationsschicht 515 auf der dritten Oxidschicht 513 gebildet und danach durch Ausführen eines Ätzverfahrens unter Verwendung einer Gatemaske strukturiert. Nachfolgend werden übliche DRAM-Herstellungsverfahren, z.B. ein Source/Drain-Herstellungsverfahren, zum Abschließen der Herstellung der DRAM-Vorrichtung durchgeführt.
  • 7A bis 7E sind Querschnittsansichten, welche ein Verfahren zum Herstellen der DRAM-Vorrichtung in Übereinstimmung mit einer dritten Ausführungsform der vorliegenden Erfindung darstellen.
  • Mit Bezug auf 7A werden eine erste Oxidschicht 510, eine mittlere dielektrische Gateschicht 511 und eine zweite Oxidschicht 512 nacheinander auf einer halbfertigen Substratstruktur, welche vielfältige Vorrichtungselemente aufweist, gebildet. Hierbei wird die halbfertige Substratstruktur durch Verwendung der gleichen Verfahren, wie in den 5A bis 5D beschrieben, vorbereitet, und eine detaillierte Beschreibung der verwendeten Verfahren wird unterlassen. Hierbei wird die mittlere dielektrische Gateschicht 511 aus einem Material gebildet, welches fähig ist, Ladungen einzufangen, und dieser Mate rialtyp wird aus einer Gruppe ausgewählt, welche ein Nitrid, ein Oxidnitrid, Al2O3 und HfO2 aufweist. Die Oxidnitridschicht kann durch Anwenden einer N2O-Behandlung oder einer NO-Behandlung der ersten Oxidschicht 510 gebildet werden. Ebenso dient die zweite Oxidschicht 512 als Pufferoxidschicht.
  • Mit Bezug auf 7B werden in einem NMOS-Bereich die zweite Oxidschicht 512 und die mittlere dielektrische Gateschicht 511 selektiv geätzt, um so eine strukturierte zweite Oxidschicht 512A und eine strukturierte mittlere dielektrische Gateschicht 511A zu erhalten. Zu diesem Zeitpunkt wird das Ätzverfahren durch Verwenden eines Trockenätzverfahrens oder eines Nassätzverfahrens durchgeführt.
  • Wie in 7C dargestellt, wird ein Teil der strukturierten zweiten Oxidschicht 512A in einem PMOS-Bereich selektiv geätzt.
  • Mit Bezug auf 7D wird die erste Oxidschicht 510, welche in dem NMOS-Bereich freiliegt, und ein verbleibender Teil der strukturierten zweiten Oxidschicht 512A in dem PMOS-Bereich entfernt. Gleichzeitig mit dem Entfernen wird ein Teil der zweiten Oxidschicht 512 in einem Randbereich ebenso entfernt. Hierbei wird ein verbleibender Teil der zweiten Oxidschicht 512 durch ein Bezugszeichen 512A bezeichnet.
  • Mit Bezug auf 7E wird eine dritte Oxidschicht 513, welche als obere dielektrische Gateschicht dient, auf der oben entstandenen Struktur gebildet. Die dritte Oxidschicht 513 wird vorzugsweise durch Ausführen eines thermalen Oxidierungsverfahrens gebildet. Danach wird ein Gatematerial 514 und eine Gate-Isolationsschicht 515 auf der dritten Oxidschicht 513 gebildet und dann durch Ausführen eines Ätzverfahrens unter Verwendung einer Gatemaske strukturiert. Danach werden übliche DRAM-Herstellungsverfahren, z.B. ein Source/Drain-Bildungsver fahren, zum Abschließen der Herstellung der DRAM-Vorrichtung durchgeführt.
  • Wie in der ersten, zweiten und dritten Ausführungsform der vorliegenden Erfindung beschrieben, ist es möglich, durch ein vollständiges Entfernen der zweiten Oxidschicht in dem Zellbereich und in dem Randbereich oder durch eine Steuerung einer verbleibenden Dicke der zweiten Oxidschicht eine Dicke einer effektiven Oxidschicht einer dielektrischen Struktur in dem Zellbereich und die Dicke einer effektiven Oxidschicht einer dielektrischen Struktur in dem PMOS-Bereich gleich oder größer als die einer dielektrischen Gatestruktur in einem NMOS-Bereich zu bilden, oder eine Dicke der effektiven Oxidschicht der dielektrischen Gatestruktur in dem PMOS-Bereich gleich der der effektiven Oxidschicht der dielektrischen Gatestruktur in dem NMOS-Bereich, aber geringer als die der effektiven Oxidschicht der dielektrischen Gatestruktur in dem Zellbereich zu bilden.
  • D.h., durch Steuern einer Ätz-Zieldicke der zweiten Oxidschicht, wenn die zweite Oxidschicht, die in dem Zellbereich gebildet wird und der PMOS-Bereich geätzt wird, weist die dielektrische Gatestruktur in dem Zellbereich und die in dem PMOS-Bereich des Randbereiches die erste Oxidschicht, die mittlere dielektrische Gateschicht, welche fähig ist Ladungen einzufangen, den verbleibenden Teil der zweiten Oxidschicht und die dritte Oxidschicht 513 auf oder weist die erste Oxidschicht, die mittlere dielektrische Schicht und die dritte Oxidschicht auf, während die dielektrische Gatestruktur in dem NMOS-Bereich des Randbereichs nur die dritte Oxidschicht aufweist.
  • Ebenso ist es möglich, eine dielektrische Gatestruktur in dem Zellbereich zu bilden, welche die erste Oxidschicht, die mittlere dielektrische Schicht, die verbleibende zweite Oxid schicht und die dritte Oxidschicht aufweist, während die dielektrische Gatestruktur in dem PMOS-Transistor die erste Oxidschicht, die mittlere dielektrische Schicht und die dritte Oxidschicht aufweist. Zu diesem Zeitpunkt weist die dielektrische Gatestruktur in dem NMOS-Bereich des Randbereichs nur die dritte Oxidschicht auf.
  • In Übereinstimmung mit der ersten bis zu der dritten Ausführungsform der vorliegenden Erfindung ist es möglich, eine Schwellwertspannung durch Verwendung einer Nitridschicht als dielektrische Schicht zu steuern, welche in der Lage ist, Ladungen einzufangen. Damit kann selbst, wenn die Designregeln unterhalb etwa 100 nm verringert werden, eine Dotierkonzentration des Kanalionenimplantierungsbereiches verringert werden, wodurch eine Anschlusskriechstrom-Charakteristik und eine Refresh-Charakteristik verbessert und gleichzeitig eine angestrebte Schwellwertspannung und Punch-through-Charakteristik erhalten werden.
  • Die vorliegende Anmeldung beinhaltet einen Erfindungsgegenstand, welcher sich auf die koreanische Patentanmeldung Nr. KR 2004-0019363 bezieht, welche beim Koreanischen Patentamt am 22. März 2004 eingereicht wurde und deren gesamter Inhalt durch Bezug darauf hier mit eingeschlossen wird.
  • Obwohl die vorliegende Erfindung mit Bezug auf gewisse bevorzugte Ausführungsformen beschrieben wurde, wird es für einen Fachmann offensichtlich, dass vielfältige Änderungen und Anpassungen vorgenommen werden können, ohne den Erfindungsgedanken und den Erfindungsumfang, wie in den nachfolgenden Ansprüchen festgelegt, zu verlassen.

Claims (38)

  1. Transistor in einem Zellbereich einer flüchtigen Speichervorrichtung, wobei der Transistor aufweist: ein Substrat eines ersten Leitfähigkeitstyps; eine dielektrische Gatestruktur, welche zum Einfangen von Ladungen fähig ist und auf dem Substrat gebildet ist; ein Gate, welches auf der dielektrischen Gatestruktur gebildet ist; eine Gate-Isolationsschicht, welche auf dem Gate gebildet ist; ein Source/Drain eines zweiten Leitfähigkeitstyps, welches in einem vorbestimmten Bereich des Substrats, welcher unterhalb jeder lateralen Seite des Gates angeordnet ist; und einen Kanalionenimplantierungsbereich des ersten Leitfähigkeitstyps, welcher in einem vorbestimmten Bereich des Substrats unterhalb des Gates angeordnet ist.
  2. Transistor nach Anspruch 1, wobei die dielektrische Gatestruktur aufweist: eine untere dielektrische Gateschicht, welche auf dem Substrat gebildet ist; eine mittlere dielektrische Gateschicht zum Einfangen von Ladungen und welche auf der unteren dielektrischen Gateschicht gebildet ist; und eine obere dielektrische Gateschicht, welche auf der mittleren dielektrischen Gateschicht gebildet ist.
  3. Transistor nach Anspruch 2, wobei die mittlere dielektrische Gateschicht elektronenimplantiert wird, um eine Schwellwertspannung zu erhöhen.
  4. Transistor nach Anspruch 2, wobei in die mittlere dielektrische Schicht Löcher implantiert werden, um eine Schwellwertspannung zu verringern.
  5. Transistor nach Anspruch 2, wobei die untere dielektrische Gateschicht und die obere dielektrische Gateschicht aus einem Oxid und die mittlere dielektrische Schicht aus einem Nitrid gebildet sind.
  6. Transistor nach Anspruch 2, wobei die untere dielektrische Gateschicht und die obere dielektrische Gateschicht aus einem Oxid gebildet sind und die mittlere dielektrische Gateschicht aus einem Material, welches aus der Gruppe ausgewählt ist, welche Oxinitrid, Aluminiumoxid und Hafniumoxid aufweist, gebildet ist.
  7. Flüchtige Speichervorrichtung, welche aufweist: einen ersten Transistor zur Verwendung in einer Speicherzelle, für welchen eine dielektrische Gatestruktur vorgesehen ist, welche aufweist: eine untere dielektrische Gateschicht; eine mittlere dielektrische Gateschicht zum Einfangen von Ladungen; und eine obere dielektrische Gateschicht; und einen zweiten Transistor zur Verwendung in einer Logikschaltung, für welchen eine dielektrische Gatestruktur aus einer einzelnen Oxidschicht vorgesehen ist.
  8. Flüchtige Speichervorrichtung nach Anspruch 7, wobei eine effektive Oxidschicht auf der dielektrischen Gatestruktur des ersten Transistors eine Dicke aufweist, welche gleich der Dicke einer effektiven Oxidschicht einer dielektrischen Gatestruktur des zweiten Transistors ist.
  9. Flüchtige Speichervorrichtung nach Anspruch 7, wobei eine effektive Oxidschicht der dielektrischen Gatestruktur des ersten Transistors eine Dicke aufweist, welche größer als die Dicke einer effektiven Oxidschicht einer dielektrischen Gatestruktur des zweiten Transistors ist.
  10. Flüchtige Speichervorrichtung nach Anspruch 7, wobei in die mittlere dielektrische Schicht des zweiten Transistors Elektronen implantiert sind, um eine Schwellwertspannung zu erhöhen.
  11. Flüchtige Speichervorrichtung nach Anspruch 7, wobei in die mittlere dielektrische Schicht des ersten Transistors Löcher implantiert sind, um eine Schwellwertspannung zu verringern.
  12. Flüchtige Speichervorrichtung nach Anspruch 7, wobei in der dielektrischen Gatestruktur des ersten Transistors die untere dielektrische Gateschicht und die obere dielektrische Gateschicht aus einem Oxid und die mittlere dielektrische Gateschicht aus einem Nitrid gebildet sind.
  13. Flüchtige Speichervorrichtung nach Anspruch 7, wobei in der dielektrischen Gatestruktur des ersten Transistors die untere dielektrische Gateschicht und die obere dielektrische Gateschicht aus einem Oxid und die mittlere dielektrische Gateschicht aus einem Material gebildet sind, welches aus einer Gruppe gewählt ist, welche ein Oxidnitrid, Aluminiumoxid und Hafniumoxid aufweist.
  14. Flüchtige Speichervorrichtung mit: einem ersten N-Kanal-Metalloxidhalbleiter-(NMOS-)Transistor zur Verwendung in einer Speicherzelle, in welchem eine dielektrische Gatestruktur vorgesehen ist, welche aufweist: eine untere dielektrische Gateschicht; eine mittlere dielektrische Gateschicht; und eine obere dielektrische Gateschicht; einen zweiten NMOS-Transistor zur Verwendung in einer Logikschaltung, in welcher eine dielektrische Gatestruktur aus einer einzelnen Oxidschicht vorgesehen ist; und einen P-Kanal-Metalloxidhalbleiter-(PMOS-)Transistor zur Verwendung in einer Logikschaltung, in welchem eine dielektrische Gatestruktur vorgesehen ist, welche aufweist: eine untere dielektrische Gateschicht; eine mittlere dielektrische Gateschicht; und eine obere dielektrische Gateschicht.
  15. Flüchtige Speichervorrichtung nach Anspruch 14, wobei eine effektive Oxidschicht der dielektrischen Gatestruktur des ersten NMOS-Transistors und eine effektive Oxidschicht der dielektrischen Gatestruktur des PMOS-Transistors eine Dicke aufweisen, welche gleich der Dicke der dielektrischen Gatestruktur des zweiten NMOS-Transistors ist.
  16. Flüchtige Speichervorrichtung nach Anspruch 14, wobei eine effektive Oxidschicht der dielektrischen Gatestruktur des ersten NMOS-Transistors und eine effektive Oxidschicht der dielektrischen Gatestruktur des PMOS-Transistors eine Dicke aufweisen, welche größer ist als die Dicke einer effektiven Oxidschicht der dielektrischen Gatestruktur des zweiten NMOS-Transistors.
  17. Flüchtige Speichervorrichtung nach Anspruch 14, wobei eine effektive Oxidschicht der dielektrischen Gatestruktur des PMOS-Transistors eine Dicke aufweist, welche gleich der Dicke einer effektiven Oxidschicht der dielektrischen Gatestruktur des zweiten NMOS-Transistors ist, und eine effektive Oxidschicht der dielektrischen Gatestruktur des ersten NMOS-Transistors eine Dicke aufweist, welche größer ist als die Dicke der effektiven Oxidschicht der dielektrischen Gatestruktur des PMOS-Transistors und der Dicke der effektiven Oxidschicht der dielektrischen Gatestruktur des zweiten NMOS-Transistors.
  18. Flüchtige Speichervorrichtung nach Anspruch 14, wobei in jede mittlere dielektrische Schicht des ersten NMOS-Transistors und des PMOS-Transistors Elektronen implantiert sind, um eine Schwellwertspannung zu erhöhen.
  19. Flüchtige Speichervorrichtung nach Anspruch 14, wobei in jede mittlere dielektrische Schicht des ersten NMOS-Transistors und des PMOS-Transistors Löcher implantiert sind, um eine Schwellwertspannung zu verringern.
  20. Flüchtige Speichervorrichtung nach Anspruch 14, wobei jede untere dielektrische Gateschicht und jede obere dielektrische Gateschicht des ersten NMOS-Transistors und des PMOS-Transistors aus einem Oxid gebildet sind und jede mittlere dielektrische Gateschicht des ersten NMOS-Transistors und des PMOS-Transistors aus einem Nitrid gebildet ist.
  21. Flüchtige Speichervorrichtung nach Anspruch 14, wobei jede untere dielektrische Gateschicht und jede obere dielektrische Gateschicht des ersten NMOS-Transistors und des PMOS-Transistors aus einem Oxid gebildet sind und jede mittlere dielektrische Gateschicht des ersten NMOS-Transistors und des PMOS-Transistors aus einem Material gebildet sind, welches aus einer Gruppe gewählt ist, welche ein Oxidnitrid, ein Aluminiumoxid und ein Hafniumoxid aufweist.
  22. Flüchtige Speichervorrichtung mit: einem Transistor für die Verwendung einer Speicherzelle, wobei der Transistor aufweist: ein Substrat eines ersten Leitfähigkeitstyps; eine dielektrische Gatestruktur, welche fähig ist, Ladungen einzufangen und auf dem Substrat gebildet ist; ein Gate, welches auf der dielektrischen Gatestruktur gebildet ist; eine Gate-Isolationsschicht, welche auf dem Gate gebildet ist; ein Source/Drain eines zweiten Leitfähigkeitstyps, welches an einem vorbestimmten Teil des Substrats gebildet ist, welcher unterhalb jeder lateralen Seite des Gates angeordnet ist; und einen Kanalionenimplantierungsbereich des ersten Leitfähigkeitstyps, welcher in einem vorbestimmten Bereich des Substrats gebildet ist, welcher unterhalb des Gates angeordnet ist; und eine Spannungserzeugungseinrichtung zum Steuern einer Schwellwertspannung des Transistors für eine Verwendung in der Speicherzelle durch Implantieren von Ladungen in die dielektrische Gatestruktur durch Anlegen einer vorbestimmten Spannung an sowohl das Substrat, das Gate und das Source/Drain.
  23. Flüchtige Speichervorrichtung nach Anspruch 22, wobei die dielektrische Gatestruktur aufweist: eine untere dielektrische Gateschicht, welche auf dem Substrat gebildet ist; eine mittlere dielektrische Gateschicht zum Einfangen von Ladungen und welche auf der unteren dielektrischen Gateschicht gebildet ist; und eine obere dielektrische Gateschicht, welche auf der mittleren dielektrischen Gateschicht gebildet ist.
  24. Flüchtige Speichervorrichtung nach Anspruch 23, wobei die spannungserzeugende Einrichtung eine Schwellwertspannung des Transistors zur Verwendung in der Speicherzelle erhöht, indem Elektronen in die mittlere dielektrische Gateschicht implantiert werden.
  25. Flüchtige Speichervorrichtung nach Anspruch 23, wobei die spannungserzeugende Einrichtung eine Schwellwertspannung des Transistors zur Verwendung in der Speicherzelle reduziert, indem Löcher in die mittlere dielektrische Gateschicht implantiert werden.
  26. Flüchtige Speichervorrichtung nach Anspruch 23, wobei die untere dielektrische Gateschicht und die obere dielektrische Gateschicht aus einem Oxid gebildet sind und die mittlere dielektrische Gateschicht aus einem Nitrid gebildet ist.
  27. Flüchtige Speichervorrichtung nach Anspruch 23, wobei die untere dielektrische Gateschicht und die obere dielektrische Gateschicht aus einem Oxid gebildet sind und die mittlere dielektrische Gateschicht aus einem Material gebildet ist, welches aus einer Gruppe gewählt ist, welche ein Oxidnitrid, ein Aluminiumoxid und ein Hafniumoxid aufweist.
  28. Ein Verfahren zum Bilden einer dielektrischen Gatestruktur einer flüchtigen Speichervorrichtung, wobei die flüchtige Speichervorrichtung durch einen Zellbereich, in dem ein Transistor zur Verwendung in einer Speicherzelle gebildet wird und durch einen Randbereich, wo ein Transistor zur Verwendung in einer Logikschaltung gebildet wird festgelegt wird, wobei das Verfahren die Schritte aufweist: aufeinander folgendes Bilden einer ersten Oxidschicht, einer dielektrischen Schicht zum Einfangen von Ladungen und einer zweiten Oxidschicht auf einem Substrat; selektives Ätzen der zweiten Oxidschicht und der dielektrischen Schicht, welche in dem Randbereich angeordnet sind; Ätzen der ersten Oxidschicht, welche in dem Randbereich frei liegt und gleichzeitiges Ätzen der zweiten Oxidschicht in dem Zellbereich; und Bilden einer dritten Oxidschicht in dem Zellbereich und dem Randbereich.
  29. Verfahren nach Anspruch 28, wobei in dem Schritt des Ätzens der zweiten Oxidschicht in dem Zellbereich die zweite Oxidschicht derart gesteuert wird, dass eine vorbestimmte Dicke verbleibt, so dass die dielektrische Gatestruktur des Transistors in dem Zellbereich die erste Oxidschicht, die dielektrische Schicht zum Einfangen von Ladungen, die zweite Oxidschicht und die dritte Oxidschicht aufweist und die dielektrische Gatestruktur des Transistors in dem Randbereich die dritte Oxidschicht aufweist.
  30. Verfahren nach Anspruch 28, wobei mit dem Schritt des Ätzens der zweiten Oxidschicht in dem Zellbereich die zweite Oxidschicht derart kontrolliert wird, dass sie mit einer vorbestimmten Dicke verbleibt, so dass die dielektrische Gatestruktur des Transistors in dem Zellbereich die erste Oxidschicht, die dielektrische Schicht zum Einfangen von Ladungen und die dritte Oxidschicht aufweist und die dielektrische Gatestruktur des Transistors in dem Randbereich die dritte Oxidschicht aufweist.
  31. Verfahren nach Anspruch 28, wobei die dielektrische Schicht zum Einfangen von Ladungen aus einem Material gebildet ist, welches aus einer Gruppe gewählt wird, welche ein Nitrid, ein Oxidnitrid, ein Aluminiumoxid und ein Hafniumoxid aufweist.
  32. Verfahren zum Bilden einer dielektrischen Gatestruktur in einer flüchtigen Speichervorrichtung, wobei die flüchtige Speichervorrichtung festgelegt wird durch einen Zellbereich, wo ein erster NMOS-Transistor zur Verwendung in einer Speicherzelle gebildet ist, und einen Randbereich, wo ein zweiter NMOS-Transistor zur Verwendung in einer Logikschaltung und ein PMOS-Transistor zur Verwendung in einer Logikschaltung gebildet sind, wobei das Verfahren die Schritte aufweist: aufeinander folgendes Bilden einer ersten Oxidschicht, einer dielektrischen Schicht zum Einfangen von Ladungen und einer zweiten Oxidschicht auf einem Substrat; selektives Ätzen der zweiten Oxidschicht und der dielektrischen Schicht in einem ersten vorbestimmten Bereich des Randbereichs, in welchem der zweite NMOS-Transistor gebildet wird; Entfernen der ersten Oxidschicht, welche in dem ersten vorbestimmten Bereich frei liegt, und gleichzeitiges Ätzen der zweiten Oxidschicht, welche in dem Zellbereich und einem zweiten vorbestimmten Bereich des Randbereichs angeordnet ist, in welchem der PMOS-Transistor gebildet wird; und Bilden einer dritten Oxidschicht in dem Zellbereich und in dem Randbereich.
  33. Verfahren nach Anspruch 32, wobei mit dem Schritt des Ätzens der zweiten Oxidschicht in dem Zellbereich und dem ersten vorbestimmten Bereich des Randbereiches die zweite Oxidschicht derart gesteuert wird, dass sie mit einer vorbestimmten Dicke geätzt wird, so dass jede dielektrische Gatestruktur des ersten NMOS-Transistors und des PMOS- Transistors die erste Oxidschicht, die dielektrische Schicht zum Einfangen von Ladungen, einen verbleibenden Anteil der zweiten Oxidschicht und der dritten Oxidschicht aufweist und die dielektrische Gatestruktur des zweiten NMOS-Transistors die dritte Oxidschicht aufweist.
  34. Verfahren nach Anspruch 32, wobei während des Schrittes des Ätzens der zweiten Oxidschicht in dem Zellbereich und dem ersten vorbestimmten Bereich des Randbereichs die zweite Oxidschicht derart gesteuert wird, dass sie mit einer vorbestimmten Dicke verbleibt, so dass jede dielektrische Gatestruktur des ersten NMOS-Transistors und des PMOS-Transistors die erste Oxidschicht, die dielektrische Schicht zum Einfangen von Ladungen und die dritte Oxidschicht aufweist und die dielektrische Gatestruktur des NMOS-Transistors die dritte Oxidschicht aufweist.
  35. Verfahren nach Anspruch 32, wobei die dielektrische Schicht zum Einfangen von Ladungen aus einem Material gebildet ist, welches aus einer Gruppe ausgewählt ist, welche ein Nitrid, ein Oxidnitrid, ein Aluminiumoxid und ein Hafniumoxid aufweist.
  36. Verfahren zum Bilden einer dielektrischen Gatestruktur in einer flüchtigen Speichervorrichtung, wobei die flüchtige Speichervorrichtung festgelegt wird durch einen Zellbereich, in dem ein erster NMOS-Transistor zur Verwendung in einer Speicherzelle gebildet wird, und einem Randbereich, in dem ein PMOS-Transistor zur Verwendung in einer Logikschaltung und ein zweiter NMOS-Transistor zur Verwendung in einer Logikschaltung gebildet sind, wobei das Verfahren die Schritte aufweist: aufeinander folgendes Bilden einer ersten Oxidschicht, einer dielektrischen Schicht zum Einfangen von Ladungen und einer zweiten Oxidschicht auf einem Substrat; selektives Ätzen der zweiten Oxidschicht und der dielektrischen Schicht in einem ersten vorbestimmten Bereich des Randbereichs, in dem der zweite NMOS-Transistor gebildet wird; selektives Ätzen eines Teils der zweiten Oxidschicht in einem zweiten vorbestimmten Bereich des Randbereichs, in dem der PMOS-Transistor derart gebildet wird, dass die zweite Oxidschicht eine verringerte Dicke aufweist; Entfernen der ersten Oxidschicht, welche in dem ersten vorbestimmten Bereich frei liegt, und gleichzeitiges Entfernen der zweiten Oxidschicht in dem zweiten vorbestimmten Bereich und eines Teils der zweiten Oxidschicht in dem Zellbereich; und Bilden einer dritten Oxidschicht in dem Zellbereich und dem Randbereich.
  37. Verfahren nach Anspruch 36, wobei mit dem Schritt des Ätzens der zweiten Oxidschicht in dem zweiten vorbestimmten Bereich und in dem Zellbereich die zweite Oxidschicht derart gesteuert wird, dass sie mit einer vorbestimmten Dicke geätzt wird, so dass die dielektrische Gatestruktur des ersten NMOS-Transistors die erste Oxidschicht, die dielektrische Schicht zum Einfangen von Ladungen, einen verbleibenden Teil der zweiten Oxidschicht und die dritte Oxidschicht aufweist; die dielektrische Gatestruktur des PMOS-Transistors die erste Oxidschicht, die dielektrische Schicht zum Einfangen von Ladungen und die dritte Oxid schicht aufweist; und die dielektrische Gatestruktur des zweiten NMOS-Transistors die dritte Oxidschicht aufweist.
  38. Verfahren nach Anspruch 36, wobei die dielektrische Schicht zum Einfangen von Ladungen aus einem Material gebildet ist, welches aus einer Gruppe gewählt wird, welche ein Nitrid, ein Oxidnitrid, ein Aluminiumoxid und ein Hafniumoxid aufweist.
DE102004032477A 2004-03-22 2004-07-05 Transistor einer nicht flüchtigen Speichervorrichtung mit einer dielektrischen Gatestruktur, welche fähig zum Einfangen von Ladungen ist, und ein Verfahren zum Herstellen der Vorrichtung Withdrawn DE102004032477A1 (de)

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