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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung
von Halbleiterbauelementen, und weiter insbesondere auf ein Verfahren zur
Herstellung von Flash-Speicher-Bauelementen.
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Diskussion
des Standes der Technik
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Ein
Verfahren zum Bilden einer Gate-Elektrode in einem Flash-Speicher-Bauelement
wird klassifiziert in ein Verfahren zum Bilden einer Floating-Gate-Elektrode
und ein Verfahren zum Bilden einer Steuer-Gate-Elektrode. Um das Kopplungsverhältnis der
Floating-Gate-Elektrode
zu befriedigen, muss die Oberflächenfläche einer
ersten Polysiliziumschicht, welche die Gate-Elektrode werden wird, vergrößert werden.
Zu diesem Zeitpunkt schließt
das Verfahren des Vergrößerns der
Oberflächenfläche der
ersten Polysiliziumschicht ein Verfahren des Vergrößerns einer
Breite der ersten Polysiliziumschicht und ein Verfahren des Vergrößerns einer
Dicke der ersten Polysiliziumschicht ein. Herkömmlicherweise wird das Verfahren
des Vergrößerns der
Breite der ersten Polysiliziumschicht („a" in 1)
normalerweise verwendet.
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Wenn
sich die Breite der ersten Polysiliziumschicht vergrößert, dann
muss jedoch ein Raum zwischen einer aktiven Region und einer aktiven
Region vergrößert werden.
Daher besteht ein Problem darin, dass sich die Breite einer in einer
inaktiven Region gebildeten Isolationsschicht vergrößert, so
dass sich die Zellengröße vergrößert.
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In
diesem Zusammenhang besteht ein Bedürfnis für eine Technologie zum Bilden
einer ersten Polysiliziumschicht zur Verwendung in einer Floating-Gate-Elektrode,
welche in der Lage ist, die Zellengröße zu re duzieren, während das
Kopplungsverhältnis
der Floating-Gate-Elektrode befriedigt wird.
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Zusammenfassung
der Erfindung
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Demnach
wurde die vorliegende Erfindung hinsichtlich der obigen Probleme
getätigt,
und es ist ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung
von Flash-Speicher-Bauelementen zur Verfügung zu stellen, in denen eine
erste Polysiliziumschicht zur Verwendung in einer Floating-Gate-Elektrode
gebildet wird, welche die Zellengröße reduzieren kann, während das
Kopplungsverhältnis
der Floating-Gate-Elektrode befriedigt wird.
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Um
das obige Ziel zu erreichen, wird gemäß einer bevorzugten Ausführungsform
der vorliegenden Erfindung ein Verfahren zur Herstellung von Flash-Speicher-Bauelementen
mit den Schritten zur Verfügung
gestellt: sequentielles Bilden einer Gate-Oxidschicht, einer ersten
Polysiliziumschicht für
eine Floating-Gate-Elektrode und einer Polster-Nitridschicht auf
einem Halbleitersubstrat; Musterung der Gate-Oxidschicht, der ersten
Polysiliziumschicht, der Polster-Nitridschicht und des Halbleitersubstrats
um eine vorgegebene Dicke, um eine Isolationsschichtmusterung und
eine Floating-Gate-Elektrodenmusterung zur gleichen Zeit herzustellen;
Füllen
des Isolationsschichtmusters mit einer Isolationsschicht, um eine
Isolationsschicht zu bilden, und anschließendes Stripping der Polster-Nitridschicht;
sequentielles Bilden einer dielektrischen Schicht, einer zweiten
Polysiliziumschicht für
eine Steuer-Gate-Elektrode und einer Metall-Silizid-Schicht auf
den Ergebnissen; Musterung der Metall-Silizid-Schicht und der zweiten Polysiliziumschicht,
um eine Steuer-Gate-Elektroden-Musterung
zu bilden; Ausführen
eines elektrochemischen Prozesses mit den Ergebnissen, wodurch die
erste Polysiliziumschicht, die in Regionen gebildet wurde, die sich
von der Region unterscheiden, in der die zweite Polysiliziumschicht
auf der Isolationsschicht gebildet wurde und die Floating-Gate-Elektrode
gebildet wurde, zu einer porösen
Siliziumschicht wird; Ausführen
eines thermischen Oxidationsprozesses mit den Ergebnissen, so dass
die poröse
Siliziumschicht zu einer ersten Oxidschicht wird; und Bilden einer
zweiten Oxidschicht auf den gesamten Ergebnissen.
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Es
ist bevorzugt, dass die erste Polysiliziumschicht, in welcher die
poröse
Siliziumschicht gebildet wird, eine Schicht ist, die zwischen den
Floating-Gate-Elektroden-Mustern gebildet ist.
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Es
ist bevorzugt, dass die zweite Oxidschicht einer Schicht zur Isolation
zwischen den Steuer-Gate-Elektroden-Mustern ist.
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Der
elektrochemische Prozess wird bevorzugt in einem Status ausgeführt, in
dem das bis zu der Steuer-Gate-Elektrode ausgebildete Halbleitersubstrat
in einer Arbeitszelle angebracht ist.
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Es
ist bevorzugt, dass die Arbeitszelle eine Referenzelektrode und
eine relative Elektrode, die von dem Halbleitersubstrat durch einen
vorgegebenen Abstand beabstandet sind, ultraviolette Strahlen, die
auf das Halbleitersubstrat scheinen, und eine Elektrolytlösung aufweist,
die in die Arbeitszelle gefüllt
ist, so dass vorgegebene Regionen der Referenzelektrode und der
relativen Elektrode eingetaucht sind.
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Der
thermische Oxidationsprozess schließt bevorzugt das Ausführen eines
Nass-Oxidationsprozesses unter einer H2-
und O2-Gasatmosphäre in einem Temperaturbereich
von etwa 700 bis 900°C
ein.
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Es
ist bevorzugt, dass die erste Polysiliziumschicht in einer Dicke
von etwa 1350 Å gebildet
wird.
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Kurze Beschreibung
der Zeichnungen
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1 ist ein Layout, welches
ein herkömmliches
Flash-Speicher-Bauelement
darstellt;
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2 ist ein Layout, welches
ein Flash-Speicher-Bauelement gemäß der vorliegenden Erfindung darstellt;
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3A bis 7A sind Querschnitte des Flash-Speicher-Bauelements
entlang der Linie A-A' in 1 zum Erklären eines
Verfahrens zur Herstellung von Flash-Speicher-Bauelementen;
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3B bis 7B sind Querschnitte des Flash-Speicher-Bauelements
entlang der Linie B-B' in 1 zum Erklären des
Verfahrens zur Herstellung der Flash-Speicher-Bauelemente.
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Detaillierte
Beschreibung bevorzugter Ausführungsformen
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Es
werden nun bevorzugte Ausführungsformen
gemäß der vorliegenden
Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
Da bevorzugte Ausführungsformen
zu dem Zweck zur Verfügung
gestellt werden, dass der Durchschnittsfachmann in der Lage ist,
die vorliegende Erfindung zu verstehen, können sie auf verschiedene Art
und Weise verändert
werden, wobei der Schutzbereich der vorliegenden Erfindung durch
die bevorzugten Ausführungsformen,
die im Folgenden beschrieben werden, nicht beschränkt ist.
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Gleichzeitig
kann, wenn beschrieben wird, dass eine Schicht „auf" einer anderen Schicht oder einem Halbleitersubstrat
liegt, die eine Schicht die andere Schicht oder das Halbleitersubstrat
direkt kontaktieren. Oder eine dritte Schicht kann zwischen die
erste Schicht und die andere Schicht oder das Halbleitersubstrat
dazwischengeschoben sein. Darüber
hinaus sind in der Zeichnung die Dicke und die Größe jeder
Schicht übertrieben
dargestellt, um Beschreibung und Klarheit zu erleichtern. Gleiche
Bezugszeichen werden verwendet, um gleiche oder ähnliche Teile zu identifizieren.
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2 ist ein Layout, welches
ein Flash-Speicher-Bauelement gemäß der vorliegenden Erfindung darstellt, 3A bis 7A sind Querschnitte des Flash-Speicher-Bauelements
entlang der Linie A-A' in 1 zum Erklären eines
Verfahrens zur Herstellung von Flash-Speicher-Bauelementen, und 3B bis 7B sind
Querschnitte des Flash-Speicher-Bauelements
entlang der Linie B-B' in 1 zum Erklären des
Verfahrens zur Herstellung der Flash-Speicher-Bauelemente.
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Gemäß den 3A und 3B werden eine Gate-Oxidschicht 12,
eine erste Polysiliziumschicht 14 für eine Floating-Gate-Elektrode
und eine (nicht dargestellte) Polster-Nitridschicht sequentiell
auf einem Halbleitersubstrat 10 aus einem Siliziummaterial gebildet.
Ein (nicht dargestelltes) Fotolackmuster wird in einer vorbestimmten
Region auf der (nicht dargestellten) Polster-Nitridschicht gebildet.
Die (nicht dargestellte) Polster-Nitridschicht,
die erste Polysiliziumschicht 14, die Gate-Oxidschicht 12 und das
Halbleitersubstrat 10 werden jeweils unter Verwendung des
Fotolackmusters als eine Ätzmaske
in einer gegebenen Dicke geätzt,
wodurch in einer inaktiven Region ein Isolationsschichtmuster und
in einer aktiven Region ein Floating-Gate-Elektroden-Muster zur
gleichen Zeit gebildet werden.
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Unterdessen,
wenn eine Breite eines herkömmlichen
Isolationsschichtmusters (eine Breite der inaktiven Region, „b" in 1) 120 nm beträgt, dann ist eine Breite der
ersten Polysiliziumschicht des Floating-Gate-Elektroden-Musters (eine Breite der
aktiven Region, „a" in 1) 90 nm. D. h. dass die Schrittweite
(Englisch = pitch size) 210 nm beträgt. In der vorliegenden Erfindung
können
eine Breite des Isolationsschichtmusters („d" in 3A) und
eine Breite der ersten Polysiliziumschicht des Floating-Gate-Elektroden-Musters
(„c" in 3A) jeweils auf 90 nm eingestellt werden.
Da die Schrittweite auf 180 nm reduziert werden kann, wird die Zellengröße reduziert.
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Darüber hinaus
beträgt
eine Dicke der ersten Polysiliziumschicht, die zum Floating-Gate-Elektroden-Muster
werden wird, herkömmlicher
Weise 1000 Ä,
während
eine Dicke der ersten Polysiliziumschicht 14, welche zu
dem Floating-Gate-Elektroden-Muster („e" in 3A)
werden wird, in der vorliegenden Erfindung etwa 1350 Å. Obwohl
der Stand der Technik und die vorliegende Erfindung die erste Polysiliziumschicht
in gleicher Breite aufweisen, ist die erste Polysiliziumschicht
gemäß der vorliegenden
Erfindung dicker als die des Standes der Technik. Als ein Ergebnis
wird die Oberflächenfläche der
ersten Polysiliziumschicht gemäß der vorliegenden
Erfindung stärker
vergrößert als
im Stand der Technik. Die vorliegende Erfindung weist ein Kopplungsverhältnis auf,
welches besser ist als das des Standes der Technik.
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Als
nächstes
wird ein Oxidationsprozess mit den Ergebnissen ausgeführt, wodurch
eine (nicht dargestellte) Seitenwandoxidschicht zum Schützen der
Seitenwand des Isolationsschichtmusters gebildet wird. Das Isolationsschichtmuster
wird dann mit Oxidmaterial, wie etwa einer HDP-Oxidschicht, gefüllt, um
eine Isolationsschicht 16 zu bilden. Die verbleibende (nicht
dargestellte) Polster-Nitridschicht wird dann einem Stripping unterzogen.
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Gemäß den 4A und 4B wird eine dielektrische ONO-Schicht 18,
eine zweite Polysiliziumschicht 20 für eine Steuer-Gate-Elektrode,
eine Wolfram-Silizidschicht 22 und eine Nitridschicht 24 sequenziell
auf den Ergebnissen gebildet, in welchen die Isolationsschicht 16 gebildet
wurde.
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Gemäß den 5A und 5B wird ein (nicht dargestelltes) Fotolackmuster
in einer vorbestimmten Region der Nitridschicht 24 gebildet.
Die Nitridschicht 24, die Wolfram-Silizidschicht 22 und
die zweite Polysiliziumschicht 20 werden unter Verwendung
des Fotolackmusters als eine Ätzmaske
geätzt,
wodurch ein Steuer-Gate-Elektroden-Muster gebildet wird.
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Gemäß den 6A und 6B wird ein elektrochemischer Prozess
mit den Ergebnissen ausgeführt,
so dass die zweite Polysiliziumschicht 20, die sich auf
der Isolationsschicht 16 befindet und die erste Polysiliziumschicht 14,
außer
dem Teil der ersten Polysiliziumschicht, der das Floating-Gate-Muster bildet,
zu einer porösen
Siliziumschicht 26 werden.
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Unterdessen
wird der elektrochemische Prozess selektiv für die Isolationsschicht 16 und
die Gate-Oxidschicht 12 ausgeführt. Die beiden Schichten 12 und 16 dienen
als Stopp-Schichten für
den Fortschritt des elektrochemischen Prozesses.
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Unterdessen
ist der elektrochemische Prozess ein Prozess, um die Polysiliziumschicht
zu einer porösen
Siliziumschicht zu machen. Dieser Prozess wird in einem Status ausgeführt, in
dem das bis zu der Steuer-Gate-Elektrode
ausgebildete Halbleitersubstrat in einer Arbeitszelle an gebracht
ist, für
welche der elektrochemische Prozess ausgeführt werden wird.
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Die
Arbeitszelle erlaubt es einer Palladiumelektrode, welche eine relative
Elektrode ist, und einer Wasserstoffstandardelektrode, welche eine
Referenzelektrode ist, in einem Zustand in Elektrolyt zu tauchen,
in dem die Palladiumelektrode und die Wasserstoffstandardelektrode
von dem Halbleitersubstrat durch einen vorbestimmten Abstand beabstandet
ist, und erlaubt es, eine Spannung an die Rückseite des Halbleitersubstrats
anzulegen.
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Das
Elektrolyt schließt
eine Lösung
ein, in welcher HF und Ethanol in einem gegebenen Volumen gemischt
sind. Die ultravioletten Strahlen werden auf die Arbeitszelle eingestrahlt.
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Daher
wird die Polysiliziumschicht mittels des in der Arbeitszelle ausgeführten Elektrochemischen
Prozesses zu einer porösen
Siliziumschicht.
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Gemäß den 7A und 7B wird ein thermischer Oxidationsprozess
mit der durch den elektrochemischen Prozess gebildeten porösen Siliziumschicht 26 ausgeführt, wodurch
die poröse
Siliziumschicht 26 zu einer ersten Oxidschicht 28 wird.
Der thermische Oxidationsprozess schließt das Ausführen eines Nass-Oxidationsprozesses
unter H2- und O2-Gasatmosphäre in einem
Temperaturbereich von etwa 700 bis 900°C ein. Die erste Oxidschicht 28 wird zu
einer Isolationsschicht zum Isolieren zwischen den Floating-Gate-Elektroden-Mustern.
Anschließend
wird eine zweite Oxidschicht 30 auf den gesamten Ergebnissen
gebildet, wodurch der Prozess vervollständigt wird. Die zweite Oxidschicht 30 wird
zu einer Isolationsschicht zur Isolation zwischen den Steuer-Gate-Elektroden-Mustern.
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Gleichzeitig
werden das Steuer-Gate-Elektroden-Muster und das Floating-Gate-Elektroden-Muster
sogar in peripheren Regionen gebildet, welches Regionen sind, die
sich von der Zellenregion unterscheiden, in welcher das Steuer-Gate-Elektroden-Muster
und das Floating-Gate-Elektroden-Muster
gebildet sind. Ein Prozess des Zurückätzens der zweiten Oxidschicht
und der ersten Oxidschicht, um einen Spacer an der Seitenwand des
Elektrodenmusters zu bilden, kann weiterhin ausgeführt werden.
Zu diesem Zeitpunkt, zu der Zeit des Zurückätzprozesses zum Bilden des
Spacers, ist es aufgrund der Nitridschicht 24 möglich zu
verhindern, dass die zweite Oxidschicht überätzt wird, wenn die erste Oxidschicht 28 und
die zweite Oxidschicht 30 geätzt werden.
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Gemäß der oben
beschriebenen vorliegenden Erfindung wird die Oberflächenfläche einer
Floating-Gate-Elektrode durch Vergrößern einer Dicke einer ersten
Polysiliziumschicht für
eine Floating-Gate-Elektrode vergrößert. Es ist daher möglich, die
Zellengröße zu verringern,
während
das Kopplungsverhältnis
der Floating-Gate-Elektrode befriedigt werden kann.
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Darüber hinaus
wird eine erste Polysiliziumschicht mit einer erhöhten Dicke,
welche zwischen den Floating-Gate-Elektroden gebildet ist, durch
einen elektrochemischen Prozess und einen thermischen Oxidationsprozess
zu einer Oxidschicht zur Isolation. Es wird daher ein Kurzschluss
in einem Bereich zwischen Mustern für schmale Floating-Gate-Elektroden verhindert.
Es ist daher möglich,
eine vergrößerte Fläche einer
Floating-Gate-Elektrode sicherzustellen. Demnach weist die vorliegende
Erfindung Effekte darin auf, dass sie die Zellengröße reduzieren
kann, während
sie das Kopplungsverhältnis
einer Floating-Gate-Elektrode reduziert.
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Obwohl
die vorstehende Beschreibung mit Bezug auf die bevorzugten Ausführungsformen
vorgenommen wurde, sei klargestellt, dass Veränderungen und Modifikationen
der vorliegenden Erfindung durch den Durchschnittsfachmann ohne
Abweichen von dem Geist und dem Schutzbereich der vorliegenden Erfindung
und der anhängenden
Ansprüche
vorgenommen werden können.