DE10164502A1 - Verfahren zur hermetischen Verkapselung eines Bauelements - Google Patents

Verfahren zur hermetischen Verkapselung eines Bauelements

Info

Publication number
DE10164502A1
DE10164502A1 DE10164502A DE10164502A DE10164502A1 DE 10164502 A1 DE10164502 A1 DE 10164502A1 DE 10164502 A DE10164502 A DE 10164502A DE 10164502 A DE10164502 A DE 10164502A DE 10164502 A1 DE10164502 A1 DE 10164502A1
Authority
DE
Germany
Prior art keywords
metal layer
substrate
chip
metal
tin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10164502A
Other languages
English (en)
Other versions
DE10164502B4 (de
Inventor
Alois Stelzl
Hans Krueger
Ernst Christl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SnapTrack Inc
Original Assignee
Epcos AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Epcos AG filed Critical Epcos AG
Priority to DE10164502A priority Critical patent/DE10164502B4/de
Priority to PCT/DE2002/004637 priority patent/WO2003058812A1/de
Priority to US10/500,279 priority patent/US7259041B2/en
Priority to JP2003559016A priority patent/JP4383882B2/ja
Priority to CNB028262719A priority patent/CN100527614C/zh
Publication of DE10164502A1 publication Critical patent/DE10164502A1/de
Application granted granted Critical
Publication of DE10164502B4 publication Critical patent/DE10164502B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1078—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a foil covering the non-active sides of the SAW device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Acoustics & Sound (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

Zur hermetischen Verkapselung eines in Flipchipbauweise auf einem Substrat (25) aufgebrachten Bauelements, das aus einem Chip (1) mit Bauelementstrukturen (5) besteht, wird vorgeschlagen, ein Material (35) auf die Unterkante des Chips und an den Chip angrenzende Bereiche des Substrats aufzubringen, und darauf eine erste durchgehende Metallschicht (40) auf der Rückseite des Chips und auf das Material (35), sowie an das Material angrenzende Randbereiche des Substrats aufzubringen. Anschließend wird zu hermetischen Verkapselung eine zweite abschließende Metallschicht (45) zumindest auf denjenigen Bereichen der ersten Metallschicht (40) mittels eines lösungsmittelfreien Prozesses aufgebracht, die das Material (35) bedecken.

Description

  • Ein Verfahren zur hermetischen Verkapselung eines Bauelements ist beispielsweise aus der WO 99/43084 bekannt. Dort werden Bauelemente, insbesondere Oberflächenwellenbauelemente, auf einem mit lötbaren Anschlußflächen versehenen Substrat in Flipchiptechnik aufgebracht. Dabei ist das Bauelement, das auf einem Chip aufgebaut ist, über Bumps (Lotkugeln) im lichten Abstand zum Substrat so auf diesem aufgelötet, daß die auf dem Chip befindlichen Bauelementstrukturen zum Substrat weisen. Zur hermetischen Verkapselung der auf dem Substrat befindlichen Bauelemente werden diese schließlich mit einer Metallfolie oder einer metallbeschichteten Kunststoffolie (erste Metallschicht) auf dem Substrat von der Rückseite her abgedeckt und verklebt oder laminiert. Die Folie schließt dabei zwischen den Bauelementen dicht mit dem Substrat ab, so daß eine Verkapselung für die Bauelementstrukturen entsteht.
  • Häufig wird nach dem Aufbringen des elektrischen Bauelements auf das Substrat die Unterkante des Chips und an den Chip angrenzende Bereiche des Substrats mit einem Material (Underfiller), beispielsweise Organosiliziumverbindungen oder mit Quarz gefüllten Epoxidharzen abgedeckt, auf denen anschließend die oben erwähnte erste Metallschicht aufgebracht wird. In einer anderen Ausführungsform wird beispielsweise eine Kunststoffolie auf die Rückseite des Bauelement-Chips und an das Bauelement angrenzende Bereiche des Substrats aufgebracht und die Folie anschließend dicht mit dem Substrat verbunden. Auf diese Folie danach die erste Metallschicht aufgebracht.
  • Um das Bauelement dicht zu verkapseln wird in der Regel auf diese erste Metallschicht galvanisch bzw. stromlos eine zweite Metallschicht abgeschieden. Während dieses Galvanikprozesses können geringe Mengen Wasser in das elektrische Bauelement eindringen. Aufgrund dieses Wassers kann es zur Langzeitkorrosion des elektrischen Bauelements kommen. Bislang wird nach der galvanischen Verstärkung der ersten Metallschicht diese Feuchtigkeit nur durch einen Temperschritt bei typisch 125°C homogen im Bauelement verteilt, ohne komplett aus diesem entfernt zu werden.
  • Aufgabe der vorliegenden Erfindung ist es daher, ein Verfahren zur hermetischen Verkapselung eines elektrischen Bauelements anzugeben, welches einfach durchzuführen ist und die oben genannten Nachteile vermeidet.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren nach Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen des Verfahrens sind Gegenstand von Unteransprüchen.
  • Die Erfindung schlägt vor, ein auf einen Chip aufgebautes Bauelement zunächst in herkömmlicher Flipchipbauweise auf einem Substrat aufzubringen (Verfahrensschritt A) und anschließend zumindest die Unterkante des Chips und an den Chip angrenzende Bereiche des Substrats im Verfahrensschritt B) in herkömmlicher Weise mit einem Material abzudecken. Anschließend wird im Verfahrensschritt C) eine erste durchgehende Metallschicht auf die Rückseite des Chips, auf das Material und auf an das Material angrenzende Randbereiche des Substrats aufgebracht. Danach wird erfindungsgemäß eine zweite hermetisch abschließende Metallschicht zumindest auf den Bereichen der ersten Metallschicht aufgebracht, die das Material bedecken wobei diese zweite Metallschicht mittels eines lösungsmittelfreien und insbesondere wasserfreien Prozesses aufgebracht wird (Verfahrensschritt D). Alternativ ist auch eine wasserfreie organische Lösungsmittel verwendende Galvanik möglich.
  • Im Gegensatz zum Stand der Technik wird die zweite Metallschicht damit nicht mittels eines galvanischen Prozesses aufgebracht, bei dem Wasser als Lösungsmittel in das Bauelement eindringen und damit eine Korrosion des Bauelements verursachen kann. Weiterhin wird die zweite Metallschicht nicht auf alle Bereiche aufgebracht auf denen die erste durchgehende Metallschicht vorhanden ist, sondern nur auf diejenigen Bereiche der ersten Metallschicht, die das isolierende Material bedecken. Dies hat den Vorteil, daß beim erfindungsgemäßen Verfahren der Verbrauch des Metalls für die zweite Metallschicht erheblich reduziert werden kann.
  • Als lösungsmittelfreier Prozeß im Verfahrensschritt B) zum Aufbringen der zweiten hermetisch abschließenden Metallschicht, kommen eine ganze Reihe von Prozessen in Frage. So ist es beispielsweise möglich eine Metallfolie auf die erste Metallschicht aufzuschmelzen. Dabei wird diese Metallfolie vor dem Aufbringen vorteilhafterweise den Konturen der ersten Metallschicht angepaßt (geprägt), so daß sie formschlüssig auf der ersten Metallschicht anliegt. Dies hat den Vorteil, daß beim Aufschmelzen dieser Metallfolie auf die erste Metallschicht die zweite Metallschicht in homogener Schichtdicke erzeugt wird, so daß sie das Bauelement besonders dicht abschließt.
  • Weiterhin ist es möglich, daß im Verfahrensschritt D) Metallpartikel aufgebracht werden. Dies kann beispielsweise mit Hilfe eines Spritzverfahrens durchgeführt werden, bei dem flüssige Metallkügelchen aufgespritzt werden. Weiterhin kann in einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens eine Metallpaste aufgebracht und dann eingebrannt werden. Die zweite Metallschicht kann auch mittels Chemical Vapour Deposition (CVD) oder Physical Vapour Deposition (PVD) aufgebracht werden. Weiterhin kann die zweite Metallschicht auch aufgesputtert oder mit einem wasserfreien Elektrolyten galvanisch oder stromlos abgeschieden werden.
  • Die zweite Metallschicht kann durchgehend auf die erste Metallschicht aufgebracht werden. In diesem Fall bedeckt die zweite Metallschicht also nicht nur diejenigen Bereiche der ersten Metallschicht die das Material bedecken, sondern auch weitere Bereiche der ersten Metallschicht, die beispielsweise die Rückseite des Chips bedecken.
  • In einer weiteren vorteilhaften Variante des erfindungsgemäßen Verfahrens kann vor dem Aufbringen der zweiten Metallschicht eine Oberflächenschicht der ersten Metallschicht zur Verbesserung der Haftung entfernt werden. Aufgrund von Oxidationsprozessen bildet sich auf der ersten Metallschicht häufig eine Metalloxidschicht, auf der die zweite Metallschicht nur eingeschränkt haftet. Aus diesem Grunde wird vorteilhafterweise diese Oxidschicht vor dem Aufbringen der zweiten Metallschicht beispielsweise durch ein reduzierendes Wasserstoffplasma entfernt.
  • In einer anderen Ausführungsform des erfindungsgemäßen Verfahrens wird im Verfahrensschritt B) das Material beispielsweise in Form einer Kunststoffolie so aufgebracht, daß die Kunststoffolie die Rückseite des Chips überdeckt und gleichzeitig die Ränder der Folie den Chip überlappen. Anschließend wird die Folie dicht mit dem Substrat im gesamten Randbereich rund um den Chip verbunden. Auf diese Kunststoffolie wird dann im weiteren Verfahrensschritt C) die erste Metallschicht aufgebracht. Diese Variante des erfindungsgemäßen Verfahrens hat den Vorteil, daß die Verfahrensschritte B) (Aufbringen der Kunststoffolie) und der Verfahrensschritt C) (Aufbringen der ersten durchgehenden Metallschicht) besonders gut unabhängig voneinander optimiert werden können. So ist im Zusammenwirken mit dem letzten Verfahrensschritt D) durch das Aufbringen der zweiten Metallschicht eine besonders sichere hermetische Verkapselung des elektrischen Bauelements möglich. Bei dieser Variante des erfindungsgemäßen Verfahrens wird die zweite hermetisch abschließende Metallschicht vorteilhafterweise über die gesamte erste durchgehende Metallschicht aufgebracht. Dadurch wird besonders vorteilhaft sichergestellt, daß bei nach dieser Variante verkapselten Bauelementen keine Feuchtigkeit durch die beiden Metallschichten in die Kunststoffolie und damit auch in das Bauelement eindringen kann.
  • In einer weiteren Variante des erfindungsgemäßen Verfahrens werden die Metalle für die erste und zweite Metallschicht und die Prozeßbedingungen für das Aufbringen der zweiten Metallschicht im Verfahrensschritt D) so ausgewählt, daß während des Aufbringens der zweiten Metallschicht an der Grenzfläche zwischen den beiden Metallschichten eine Metallegierung mit einem Schmelzpunkt von größer als 260°C gebildet wird. Dies hat den Vorteil, daß die Metallegierung beim Einlöten des erfindungsgemäß verkapselten Bauelements, die normalerweise bei Temperaturen unter 260°C erfolgt, nicht schmilzt und daher auch nicht undicht wird oder die Festigkeit verliert. Derart verkapselte Bauelemente können also ohne größere Probleme mittels Standardlötverfahren als SMD-Bauelemente eingelötet werden.
  • Als erste Metallschicht wird vorteilhafterweise eine Titan- Kupferschicht aufgebracht, bei der auf eine sehr dünne Titanschicht als Haftvermittler eine dickere Kupferschicht aufgebracht wird. Als zweite Metallschicht wird vorteilhafterweise Zinn oder Eutektika wie zum Beispiel Zinn-Silber, Zinn-Kupfer oder Zinn-Silber-Kupfer-Legierungen oder eine Mischung aus den genannten Metallen aufgebracht. Dies hat den Vorteil, daß die genannten Metalle beziehungsweise Metallegierungen für die erste und zweite Metallschicht sehr billig sind, gleichzeitig aber beim Aufbringen der zweiten Metallschicht an der Grenzfläche zwischen der ersten und der zweiten Metallschicht eine nicht eutektische Zinn-Kupfer-Legierung mit einem Schmelzpunkt von größer 260°C gebildet wird. Mittels dieser Variante des erfindungsgemäßen Verfahrens ist es also besonders vorteilhaft möglich, mittels billiger Ausgangsmaterialien für die beiden Metallschichten eine Legierung mit besonders hohem Schmelzpunkt zu erzeugen, die in Standardlötverfahren bei Standardtemperatur nicht aufgeschmolzen werden kann. Die oben genannten Materialien für die zweite Metallschicht weisen dabei vor der Legierungsbildung Schmelzpunkte zwischen etwa 217°C und 232°C auf.
  • In einer anderen Variante des erfindungsgemäßen Verfahrens ist es auch möglich, von vorne herein im Verfahrensschritt D) eine Metallschicht aufzubringen, die einen Schmelzpunkt größer 260°C aufweist. Dafür kommen beispielsweise Zinn-Gold-Legierungen mit Schmelzpunkten von etwa 280°C in Frage.
  • Das erfindungsgemäße Verfahren kann zur hermetischen Verkapselung von verschiedensten in Flipchip-Bauweise montierbaren Bauelementen, beispielsweise Oberflächenwellen-Filtern oder anderen und insbesondere oberflächensensitiven Bauelementen verwendet werden.
  • Im Folgenden soll das erfindungsgemäße Verfahren anhand von Figuren noch näher erläutert werden.
  • Die Fig. 1 zeigt den Verfahrensschritt A) des erfindungsgemäßen Verfahrens.
  • Die Fig. 2A und 2B zeigen zwei Ausführungsvarianten des Verfahrensschrittes B).
  • Die Fig. 3A und 3B zeigen die beiden in 2A und 2B gezeigten Bauelemente nach dem Verfahrensschritt C) des erfindungsgemäßen Verfahrens.
  • In den Fig. 4A und 4B ist das elektrische Bauelement nach dem Verfahrensschritt C), dem Aufbringen der zweiten Metallschicht zu sehen.
  • In Fig. 5 ist eine zwischen der ersten und zweiten Metallschicht ausgebildete Legierung mit hohem Schmelzpunkt zu sehen.
  • Die Fig. 6 bis 8 zeigen das Auftrennen des Substrats zwischen zwei Bauelementen, die gemäß den Verfahrensschritten A) bis D) auf dem Substrat aufgebracht, kontaktiert und verkapselt wurden.
  • Fig. 1 zeigt ein elektrisches Bauelement nach dem Verfahrensschritt A). Zu sehen ist, daß ein Chip 1 so auf einem Substrat 25 befestigt und kontaktiert ist, daß die auf dem Chip befindlichen Bauelementstrukturen 5 zum Substrat 25 zeigen. Lotkugeln 10 (Bumps) fixieren dabei das Bauelement im lichten Abstand zum Substrat und verbinden gleichzeitig die auf dem Substrat 25 befindlichen Anschlußflächen 20 elektrisch leitend mit dem Bauelement. Dabei sorgt eine Durchkontaktierung 15 für elektrischen Kontakt zwischen den Anschlußflächen 20 und den Bumps 10.
  • Die Fig. 2A zeigt eine Variante des Verfahrensschrittes B) des erfindungsgemäßen Verfahrens. Eine Kunststoff-Folie 30 ist über die Rückseite des Chips 1 und an den Chip angrenzende Bereiche des Substrats 25 durchgehend aufgebracht und anschließend dicht im gesamten Randbereich des Chips mit dem Substrat verbunden worden. In Fig. 2B ist eine alternative Ausführung zu Fig. 2A zu sehen. Der Raum zwischen Unterkante des Chips 1 und den daran angrenzenden Bereichen des Substrats 25 wurden mit einem Material 35 bedeckt. Dieses Material kann beispielsweise aus siliziumorganischen Verbindungen bestehen.
  • In Fig. 3A ist das in Fig. 2A dargestellte Bauelement nach dem Verfahrensschritt C) zu sehen. Auf die Kunststoffolie 30 wurde die erste Metallschicht 40, beispielsweise eine Titankupferschicht aufgebracht. Fig. 3B zeigt das in Fig. 2B dargestellte Bauelement ebenfalls nach dem Verfahrensschritt C). In diesem Fall wurde auf das Material 35 und die Rückseite des Chips ebenfalls die erste Metallschicht 40 aufgebracht. Die erste Metallschicht 40 kann beispielsweise aufgesputtert werden.
  • Fig. 4A zeigt das Bauelement aus Fig. 3A nach dem Aufbringen der zweiten Metallschicht (Verfahrensschritt D). In diesem Fall wurde die zweite Metallschicht so auf die erste aufgebracht, daß die erste Metallschicht komplett von der zweiten Metallschicht bedeckt wird. Fig. 4B zeigt das in Fig. 3B dargestellte Bauelement ebenfalls nach dem Verfahrensschritt D). Bei dieser Ausführungsform ist die zweite Metallschicht nur auf diejenigen Bereiche der ersten Metallschicht aufgebracht, die das Material 35 bedecken, was zur Verkapselung ausreichend ist.
  • Fig. 5 zeigt eine Schicht 50, die an der Grenzfläche der ersten Metallschicht 40 und der zweiten Metallschicht 45 beim Aufbringen der zweiten Metallschicht 45 gebildet wurde. Diese Zwischenschicht 50 weist vorteilhafterweise einen Schmelzpunkt von größer 260°C auf, so daß die erfindungsgemäße Verkapselung des Bauelements beim Einlöten nicht mehr aufschmilzt. Wird als erste Schicht eine Titan-Kupferschicht aufgebracht, so kann vorteilhafterweise als zweite Schicht entweder Zinn oder eutektische Zinn-Legierungen, beispielsweise Zinn-Silber, Zinn-Silber-Kupfer oder Zinn-Kupfer- Legierungen verwendet werden. Diese Eutektika weisen eine homogene Zusammensetzung auf und haben definierte Schmelzpunkte von etwa 217°C bis 232°C. Wird die zweite Metallschicht bei Temperaturen von größer als etwa 280°C, also dem Schmelzpunkt von Zinn/Gold, auf die erste Metallschicht aufgebracht, so bildet sich durch Verbinden von Teilen des Kupfers der ersten Schicht mit Bestandteilen der zweiten Schicht eine nicht eutektische Zinn-Kupfer-Legierung aus, die einen Schmelzpunkt von größer 260°C aufweist. Diese nicht eutektische Legierung weist höhere Anteile an Kupfer auf als die oben genannten Kupferhaltigen eutektischen Legierungen.
  • Fig. 6 zeigt mehrere Bauelemente die gemäß den Verfahrensschritten A) bis D) auf das Substrat aufgebracht, kontaktiert und verkapselt wurden. Dabei ist es mit dem erfindungsgemäßen Verfahren möglich, gleiche oder verschiedene Bauelemente auf das Substrat aufzubringen und zu verkapseln. Die Chips können anschließend an der mit 55 bezeichneten Trennlinie vereinzelt werden. Dazu kann wie in Fig. 6 gezeigt die zweite Metallschicht 45 beispielsweise mittels eines Lasers in dem Bereich abgetragen werden, in dem das Substrat 25 aufgetrennt wird.
  • Fig. 7 zeigt, wie mittels eines selektiven chemischen Ätzens die erste Metallschicht 40, die aufgrund des oben genannten Laserverfahrens freigelegt wurde, entfernt wird. So ist es beispielsweise möglich Eisenchloridlösung zu verwenden, die selektiv die aus Titan und Kupfer bestehende erste Metallschicht 40 ätzt, ohne die aus Zinn beziehungsweise Zinn- Legierungen bestehende zweite Metallschicht 45 anzugreifen. Nach dem Entfernen der ersten und zweiten Metallschicht können die Chips beispielsweise durch Sägen des Substrats vereinzelt werden, wie in Fig. 8 gezeigt.
  • Die Erfindung beschränkt sich nicht auf die hier gezeigten Ausführungsbeispiele. Weitere Variationen sind sowohl bezüglich der Materialien für die erste und zweite Metallschicht als auch bezüglich der Art der verkapselten Bauelemente möglich.

Claims (20)

1. Verfahren zur Herstellung einer hermetischen Verkapselung für ein elektrisches Bauelement mit den Verfahrensschritten:
A) ein auf einem Chip (1) aufgebautes Bauelement mit Metallisierungen wird auf einem Substrat (25), das elektrische Anschlußflächen (20) aufweist, befestigt, wobei die Bauelementstrukturen (5) tragende Oberfläche des Chips (1) zum Substrat (25) weist und Bump-Verbindungen (10), die die Metallisierungen mit den Anschlußflächen elektrisch verbinden, den Chip im lichten Abstand zum Substrat fixieren,
B) ein Material (35) wird so aufgebracht, daß es zumindest die Unterkante des Chips und an den Chip angrenzende Bereiche des Substrats abdeckt,
C) eine erste durchgehende, Metallschicht (40) wird auf die Rückseite des Chips, auf das Material (35) und auf an das Material angrenzende Randbereiche des Substrats, aufgebracht,
D) eine zweite, hermetisch abschließende Metallschicht (45) wird zumindest auf den Bereichen der ersten Metallschicht (40), die das Material (35) bedecken, mittels eines Lösungsmittel-freien Prozesses aufgebracht.
2. Verfahren nach dem vorherigen Anspruch, bei dem im Verfahrensschritt D) eine Metallfolie auf die erste Metallschicht (40) aufgeschmolzen wird.
3. Verfahren nach dem vorherigen Anspruch, bei dem die Form der Metallfolie den Konturen der ersten Metallschicht (40) vor dem Aufbringen angepasst wird, so daß sie formschlüssig auf der ersten Metallschicht anliegt.
4. Verfahren nach Anspruch 1, bei dem im Verfahrensschritt D) Metallpartikel aufgebracht und dann aufgeschmolzen werden.
5. Verfahren nach Anspruch 1, bei dem im Verfahrensschritt D) eine Metallpaste aufgebracht und eingebrannt wird.
6. Verfahren nach Anspruch 1, bei dem im Verfahrensschritt D) die zweite Metallschicht mittels CVD oder PVD aufgebracht wird.
7. Verfahren nach einem der Ansprüche 1 oder 6, bei dem die zweite Metallschicht aufgesputtert wird.
8. Verfahren nach einem der vorherigen Ansprüche, bei dem die zweite Metallschicht durchgehend auf die erste Metallschicht aufgebracht wird.
9. Verfahren nach einem der vorherigen Ansprüche, bei dem vor dem Aufbringen der zweiten Metallschicht Oberflächenschichten der ersten Metallschicht zur Verbesserung der Haftung entfernt werden.
10. Verfahren nach dem vorhergehenden Anspruch, bei dem eine auf der ersten Metallschicht befindliche Oxidschicht durch ein Wasserstoff-Plasma entfernt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem im Verfahrensschritt B) die Rückseite des Chips mit einer Kunststoff-Folie (30) so überdeckt wird, daß die Ränder der Folie den Chip überlappen und anschließend die Folie dicht mit dem Substrat im gesamten Randbereich rund um den Chip verbunden wird.
12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Metalle für die erste und zweite Metallschicht und die Prozeßbedingungen so ausgewählt sind, daß im Verfahrensschritt D) während des Aufbringens der zweiten Metallschicht an der Grenzfläche zwischen den beiden Metallschichten eine Metall-Legierung (50) mit einem Schmelzpunkt von größer als 260°C gebildet wird.
13. Verfahren nach einem der vorhergehenden Ansprüche, bei dem als zweite Metallschicht Zinn, Zinn-Silber oder Zinn-Silber-Kupfer-Legierungen oder eine Mischung aus den genannten Metallen aufgebracht wird.
14. Verfahren nach einem der vorhergehenden Ansprüche, bei dem als erste Metallschicht Titan/Kupfer aufgebracht wird.
15. Verfahren nach Anspruch 14, bei dem an der Grenzfläche zwischen der ersten und der zweiten Metallschicht eine Zinn-Kupfer-Legierung mit einem Schmelzpunkt von größer 260°C gebildet wird.
16. Verfahren nach einem der vorhergehenden Ansprüche, bei dem auf das Substrat weitere Chips und/oder Bauelemente in der genannten Weise gemäß den Verfahrensschritten A) bis D) aufgebracht, mit dem Substrat kontaktiert und verkapselt werden.
17. Verfahren nach dem vorhergehenden Anspruch, bei dem das Substrat anschließend durch Auftrennen zwischen den Chips außerhalb der genannten Randbereiche zu einzelnen Bauelementen oder Modulen vereinzelt werden.
18. Verfahren nach dem vorherigen Anspruch,
bei dem als zweite Metallschicht Zinn und als erste Metallschicht Titan/Kupfer aufgebracht wird,
bei dem die zweite Metallschicht in dem Bereich, in dem das Substrat aufgetrennt wird, mittels eines Lasers entfernt wird,
bei dem anschließend die durch den Laser freigelegten Bereiche der ersten Metallschicht durch chemisches Ätzen entfernt werden,
bei dem danach das Substrat mittels einer Säge aufgetrennt wird.
19. Verfahren nach dem vorherigen Anspruch, bei dem die erste Metallschicht mittels einer Eisenchlorid-Lösung entfernt wird.
20. Verwendung des Verfahrens nach einem der vorhergehenden Ansprüche zur Verkapselung von Oberflächenwellen- Bauelementen.
DE10164502A 2001-12-28 2001-12-28 Verfahren zur hermetischen Verkapselung eines Bauelements Expired - Fee Related DE10164502B4 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
DE10164502A DE10164502B4 (de) 2001-12-28 2001-12-28 Verfahren zur hermetischen Verkapselung eines Bauelements
PCT/DE2002/004637 WO2003058812A1 (de) 2001-12-28 2002-12-18 Verfahren zur hermetischen verkapselung eines bauelements
US10/500,279 US7259041B2 (en) 2001-12-28 2002-12-18 Method for the hermetic encapsulation of a component
JP2003559016A JP4383882B2 (ja) 2001-12-28 2002-12-18 素子の気密カプセル化方法
CNB028262719A CN100527614C (zh) 2001-12-28 2002-12-18 元器件的密封封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10164502A DE10164502B4 (de) 2001-12-28 2001-12-28 Verfahren zur hermetischen Verkapselung eines Bauelements

Publications (2)

Publication Number Publication Date
DE10164502A1 true DE10164502A1 (de) 2003-07-17
DE10164502B4 DE10164502B4 (de) 2013-07-04

Family

ID=7711161

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10164502A Expired - Fee Related DE10164502B4 (de) 2001-12-28 2001-12-28 Verfahren zur hermetischen Verkapselung eines Bauelements

Country Status (5)

Country Link
US (1) US7259041B2 (de)
JP (1) JP4383882B2 (de)
CN (1) CN100527614C (de)
DE (1) DE10164502B4 (de)
WO (1) WO2003058812A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005001934A2 (de) * 2003-06-30 2005-01-06 Siemens Aktiengesellschaft Hochfrequenz-package

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10238523B4 (de) * 2002-08-22 2014-10-02 Epcos Ag Verkapseltes elektronisches Bauelement und Verfahren zur Herstellung
DE102004020204A1 (de) * 2004-04-22 2005-11-10 Epcos Ag Verkapseltes elektrisches Bauelement und Verfahren zur Herstellung
US7608789B2 (en) * 2004-08-12 2009-10-27 Epcos Ag Component arrangement provided with a carrier substrate
DE102004057494A1 (de) * 2004-11-29 2006-06-08 Siemens Ag Metallisierte Folie zur flächigen Kontaktierung
JP4456503B2 (ja) * 2004-12-24 2010-04-28 富士通メディアデバイス株式会社 電子部品の製造方法
DE102005008512B4 (de) 2005-02-24 2016-06-23 Epcos Ag Elektrisches Modul mit einem MEMS-Mikrofon
DE102005008511B4 (de) 2005-02-24 2019-09-12 Tdk Corporation MEMS-Mikrofon
DE102005009358B4 (de) 2005-03-01 2021-02-04 Snaptrack, Inc. Lötfähiger Kontakt und ein Verfahren zur Herstellung
US8053872B1 (en) 2007-06-25 2011-11-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
US8359739B2 (en) 2007-06-27 2013-01-29 Rf Micro Devices, Inc. Process for manufacturing a module
US8062930B1 (en) 2005-08-08 2011-11-22 Rf Micro Devices, Inc. Sub-module conformal electromagnetic interference shield
US8959762B2 (en) 2005-08-08 2015-02-24 Rf Micro Devices, Inc. Method of manufacturing an electronic module
DE102005050398A1 (de) * 2005-10-20 2007-04-26 Epcos Ag Gehäuse mit Hohlraum für ein mechanisch empfindliches elektronisches Bauelement und Verfahren zur Herstellung
DE102005053765B4 (de) 2005-11-10 2016-04-14 Epcos Ag MEMS-Package und Verfahren zur Herstellung
DE102005053767B4 (de) * 2005-11-10 2014-10-30 Epcos Ag MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau
DE102005063640B3 (de) * 2005-11-10 2019-11-21 Tdk Corporation MEMS-Package und Verfahren zur Herstellung
US7445968B2 (en) * 2005-12-16 2008-11-04 Sige Semiconductor (U.S.), Corp. Methods for integrated circuit module packaging and integrated circuit module packages
US20080176359A1 (en) * 2007-01-18 2008-07-24 Nokia Corporation Method For Manufacturing Of Electronics Package
DE102007020656B4 (de) 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
JP5449145B2 (ja) * 2008-05-02 2014-03-19 神港精機株式会社 接合方法及び接合装置
WO2009144960A1 (ja) * 2008-05-30 2009-12-03 三洋電機株式会社 半導体モジュール、半導体モジュールの製造方法および携帯機器
FR2940588B1 (fr) * 2008-12-19 2011-01-07 St Microelectronics Grenoble Ensemble multicomposant blinde a montage en surface
DE102009007837A1 (de) 2009-02-06 2010-08-19 Epcos Ag Sensormodul und Verfahren zum Herstellen von Sensormodulen
US9137934B2 (en) 2010-08-18 2015-09-15 Rf Micro Devices, Inc. Compartmentalized shielding of selected components
KR101637601B1 (ko) 2010-10-15 2016-07-07 삼성전자주식회사 모바일 메시지 수신 장치 및 방법
US9165849B2 (en) * 2010-10-28 2015-10-20 Kyocera Corporation Electronic device
US8835226B2 (en) 2011-02-25 2014-09-16 Rf Micro Devices, Inc. Connection using conductive vias
US9627230B2 (en) 2011-02-28 2017-04-18 Qorvo Us, Inc. Methods of forming a microshield on standard QFN package
DE102011112476A1 (de) * 2011-09-05 2013-03-07 Epcos Ag Bauelement und Verfahren zum Herstellen eines Bauelements
US9406646B2 (en) * 2011-10-27 2016-08-02 Infineon Technologies Ag Electronic device and method for fabricating an electronic device
US9807890B2 (en) 2013-05-31 2017-10-31 Qorvo Us, Inc. Electronic modules having grounded electromagnetic shields
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
JP5576542B1 (ja) * 2013-08-09 2014-08-20 太陽誘電株式会社 回路モジュール及び回路モジュールの製造方法
JP5517378B1 (ja) * 2013-08-13 2014-06-11 太陽誘電株式会社 回路モジュール
JP5576543B1 (ja) * 2013-09-12 2014-08-20 太陽誘電株式会社 回路モジュール
US9714166B2 (en) 2014-07-16 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Thin film structure for hermetic sealing
US9969614B2 (en) * 2015-05-29 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS packages and methods of manufacture thereof
US10211072B2 (en) * 2017-06-23 2019-02-19 Applied Materials, Inc. Method of reconstituted substrate formation for advanced packaging applications
US11127689B2 (en) 2018-06-01 2021-09-21 Qorvo Us, Inc. Segmented shielding using wirebonds
US11219144B2 (en) 2018-06-28 2022-01-04 Qorvo Us, Inc. Electromagnetic shields for sub-modules
US10741501B1 (en) 2018-10-22 2020-08-11 Keysight Technologies, Inc. Systems and methods for sheathing electronic components
US11114363B2 (en) 2018-12-20 2021-09-07 Qorvo Us, Inc. Electronic package arrangements and related methods
JP7111000B2 (ja) * 2019-01-18 2022-08-02 株式会社オートネットワーク技術研究所 金属材および接続端子
CN210670849U (zh) * 2019-01-27 2020-06-02 东莞美景科技有限公司 一种电子产品触点抗腐蚀结构
US11515282B2 (en) 2019-05-21 2022-11-29 Qorvo Us, Inc. Electromagnetic shields with bonding wires for sub-modules
US11244876B2 (en) 2019-10-09 2022-02-08 Microchip Technology Inc. Packaged semiconductor die with micro-cavity
US11197376B2 (en) * 2019-10-10 2021-12-07 The Boeing Company Method of forming a low loss electronics assembly
TWI753825B (zh) * 2021-05-11 2022-01-21 財團法人工業技術研究院 微型元件結構及顯示裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0641636B2 (ja) * 1984-03-14 1994-06-01 日本電装株式会社 アモルファス被覆体の形成方法
US5294826A (en) * 1993-04-16 1994-03-15 Northern Telecom Limited Integrated circuit package and assembly thereof for thermal and EMI management
JPH07111438A (ja) * 1993-10-08 1995-04-25 Hitachi Ltd 弾性表面波装置、及びその製造方法
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
DE69621983T2 (de) 1995-04-07 2002-11-21 Shinko Electric Ind Co Struktur und Verfahren zur Montage eines Halbleiterchips
JP3825475B2 (ja) 1995-06-30 2006-09-27 株式会社 東芝 電子部品の製造方法
IT242153Y1 (it) 1996-01-08 2001-06-04 Alta Srl Dispositivo di regolazione dell'inclinazione della seduta in sedie epoltroncine in genere
JPH11510666A (ja) * 1996-05-24 1999-09-14 シーメンス マツシタ コンポーネンツ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ウント コンパニコマンデイート ゲゼルシヤフト 電子デバイス、特に表面音波で作動するデバイス―ｓａｗデバイス
JP3196693B2 (ja) 1997-08-05 2001-08-06 日本電気株式会社 表面弾性波装置およびその製造方法
DE19806818C1 (de) * 1998-02-18 1999-11-04 Siemens Matsushita Components Verfahren zur Herstellung eines elektronischen Bauelements, insbesondere eines mit akustischen Oberflächenwllen arbeitenden OFW-Bauelements
US6197619B1 (en) * 1999-01-28 2001-03-06 International Business Machines Corporation Method for reinforcing a semiconductor device to prevent cracking
JP2000307289A (ja) * 1999-04-19 2000-11-02 Nec Corp 電子部品組立体
FR2799883B1 (fr) * 1999-10-15 2003-05-30 Thomson Csf Procede d'encapsulation de composants electroniques
DE10016867A1 (de) * 2000-04-05 2001-10-18 Epcos Ag Bauelement mit Beschriftung
US6740959B2 (en) * 2001-08-01 2004-05-25 International Business Machines Corporation EMI shielding for semiconductor chip carriers
US6649446B1 (en) * 2001-11-29 2003-11-18 Clarisay, Inc. Hermetic package for multiple contact-sensitive electronic devices and methods of manufacturing thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005001934A2 (de) * 2003-06-30 2005-01-06 Siemens Aktiengesellschaft Hochfrequenz-package
WO2005001934A3 (de) * 2003-06-30 2005-05-12 Siemens Ag Hochfrequenz-package

Also Published As

Publication number Publication date
JP2005514847A (ja) 2005-05-19
JP4383882B2 (ja) 2009-12-16
CN100527614C (zh) 2009-08-12
US7259041B2 (en) 2007-08-21
US20050121785A1 (en) 2005-06-09
CN1608345A (zh) 2005-04-20
DE10164502B4 (de) 2013-07-04
WO2003058812A1 (de) 2003-07-17

Similar Documents

Publication Publication Date Title
DE10164502B4 (de) Verfahren zur hermetischen Verkapselung eines Bauelements
DE2314731C3 (de) Halbleiteranordnung mit höckerartigen Vorsprüngen auf Kontaktflecken und Verfahren zur Herstellung einer solchen Halbleiteranordnung
DE4313980B4 (de) Integrierte Hybridschaltung und Verfahren zu deren Herstellung
WO2012136544A1 (de) Waferlevel-package und verfahren zur herstellung
EP0016925B1 (de) Verfahren zum Aufbringen von Metall auf Metallmuster auf dielektrischen Substraten
WO2004019490A1 (de) Verkapseltes elektronisches bauelement und verfhren zur herstellung
DE10146655B4 (de) Oberflächenakustikwellenvorrichtung
DE3107943C2 (de)
DE3640248A1 (de) Halbleitervorrichtung
DE3138718A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102005009358B4 (de) Lötfähiger Kontakt und ein Verfahren zur Herstellung
DE10158809A1 (de) Herstellungsverfahren für eine Leiterbahn auf einem Substrat und eine entsprechende Leiterbahn
DE19702014A1 (de) Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
EP1080615B1 (de) Mehrfachnutzen für elektronische bauelemente, sowie verfahren zum aufbau von bumps, lotrahmen, abstandshalter und dergl. auf dem mehrfachnutzen
DE19622971A1 (de) Halbleitereinrichtung zur Oberflächenmontage und Halbleitereinrichtungs-Montagekomponente sowie Verfahren zu ihrer Herstellung
DE102012202727B4 (de) Verfahren zur Verbindung eines ersten elektronischen Bauelements mit einem zweiten Bauelement
DE10064629A1 (de) Verfahren zum Verbinden von Leiterplatten
DE102015218842A1 (de) Verfahren zur Kontaktierung einer Kontaktfläche eines Halbleiterbauteils und Elektronikmodul
EP0278413A2 (de) Verfahren zur Herstellung einer Verbindung zwischen einem Bonddraht und einer Kontaktfläche bei hybriden Dickschicht-Schaltkreisen
DE102012213555B4 (de) Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE2350000A1 (de) Verfahren zur herstellung von fluessigkristallzellen, danach hergestellte fluessigkristallzellen und anwendung der fluessigkristallzellen als anzeigeelemente
WO1997023949A1 (de) Elektrisches bauelement, insbesondere mit akustischen oberflächenwellen arbeitendes bauelement - ofw-bauelement - sowie ein verfahren zu dessen herstellung
DE4025622A1 (de) Anschlusskontakthoecker und verfahren zu dessen herstellung
DE19736415C2 (de) Klebverbindung zwischen einem metallischen Substrat und einem zumindest im Oberflächenbereich aus Keramik bestehenden Körper und Verfahren zu deren Herstellung
DE10334634B3 (de) Verfahren zum seitlichen Kontaktieren eines Halbleiterchips

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20131005

R081 Change of applicant/patentee

Owner name: SNAPTRACK INC., SAN DIEGO, US

Free format text: FORMER OWNER: EPCOS AG, 81669 MUENCHEN, DE

R082 Change of representative

Representative=s name: BARDEHLE PAGENBERG PARTNERSCHAFT MBB PATENTANW, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee