DE10102887A1 - Verzögerungsvorrichtung, die eine Verzögerungssperrschleife aufweist und Verfahren zum Kalibrieren derselben - Google Patents
Verzögerungsvorrichtung, die eine Verzögerungssperrschleife aufweist und Verfahren zum Kalibrieren derselbenInfo
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Abstract
Eine Signalverzögerungsvorrichtung, die eine innere Verzögerungssperrschleife zur Kalibrierung der Verzögerungsdauer aufweist. Die Signalverzögerungsvorrichtung empfängt ein Eingabesignal und gibt dann das Signal nach einer vordefinierten Verzögerungsdauer aus. Das Eingabesignal verändert sich gemäß eines Referenzuhrensignals, und die erforderliche Verzögerungsdauer ist ein Viertel des Zyklus des Taktsignals. Die Verzögerungsvorrichtung beinhaltet eine Multiplexer, einen Inverter, eine Phasenermittlungsvorrichtung, einen Zähler und ein Verzögerungselement. Während der Kalibrierung bilden die Phasenermittlungsvorrichtung, der Zähler und das Verzögerungselement eine Verzögerungssperrschleife, welche die Verzögerungszeit automatisch einrichten kann.
Description
Die vorliegende Erfindung betrifft eine Signalverzögerungsvorrichtung und ein Verfahren zum
Kalibrieren der Verzögerungsdauer. Insbesondere betrifft die vorliegende Erfindung eine
Signalverzögerungsvorrichtung, die eine innere Verzögerungssperrschleife aufweist, um das
Verzögerungsintervall zu kalibrieren.
Aufgrund des schnellen Fortschritts bei den Halbleitertechnologien wächst die rechnerische
Leistungsstärke eines Computers mit großer Geschwindigkeit. Heutzutage werden die meisten
Computer unter Verwendung digitaler Schaltungen konstruiert. Die Synchronisation zwischen
unterschiedlichen inneren Vorrichtungen wird erreicht, indem ein oder mehrere
Referenztaktsignale verwendet werden, so dass unterschiedliche Vorrichtungen miteinander
zusammenarbeiten. In früheren Computersystemen können Daten zwischen inneren
Vorrichtungen einfach übertragen werden, weil die Betriebsgeschwindigkeit niedrig ist.
Fig. 1 zeigt ein konventionelles Zeitgabediagramm der Datenübertragung, die einen Takt
verwendet. In Fig. 1 stellt ein Signal DAT die Übertragungsdaten dar, und ein Signal CLK stellt
der Schwingungsverlauf einen Systemtakt dar. Weil das Datensignal DAT sich gemäß dem
Taktsignal CLK verändert, ist die Empfangsanschlussstelle einer Vorrichtung fähig, das
Datensignal richtig zu empfangen. Dieses Verfahren ist jedoch nur für die Übertragung von
Daten in früheren Betriebssystemen geeignet. Mit ansteigender Betriebsfrequenz eines Systems
ist es schwierig, die Genauigkeit der Datenübertragung in der selben Weise aufrechtzuerhalten,
was zu vielen möglichen Systemproblemen führt.
Fig. 2 stellt ein Blockschaltbild eines konventionellen Datenübertragungssystems dar, das ein
Taktsignal verwendet. Wie in Fig. 2 gezeigt wird, überträgt eine Übertragungsvorrichtung 210
Datensignale DAT an eine Empfangsvorrichtung 220 über eine Übertragungsleitung 230.
Während der Übertragung wird das Signal aufgrund des Pufferspeichers 214 innerhalb der
Übertragungsvorrichtung 210, des Pufferspeichers 224 innerhalb der Empfangsvorrichtung 220
und der Übertragungsleitung 230 (Laufzeit) verzögert. Zusätzlich verwenden der Flipflop 212
innerhalb der Übertragungsvorrichtung 210 und der Flipflop 222 innerhalb der
Empfangsvorrichtung 220 beide das Taktsignal CLK, um die Daten aufzufangen. Das Taktsignal
CLK, das sich über die Übertragungsleitung 240 ausbreitet, endet aufgrund der Verzögerung in
der Schaltung mit einer Zeitdifferenz. In einem tatsächlichen digitalem System kann es eine
totale Zeitverzögerung von 2 ~ 3 ns (Nanosekunde) von der Ausgabeanschlussstelle zu der
Empfangsanschlussstelle geben. Aufgrund der obigen Überlegung müssen Daten-Haltezeiten auf
Datenleitungen für eine richtige Übertragung der Daten durch die Schaltung gestreckt werden.
Daher ist es schwierig, die Taktfrequenz und die Datenübertragungsraten zu steigern.
Um die Taktverzögerung und Datenverlustprobleme während der Datenübertragung zu
reduzieren, werden Datenstrobe-Signale eingeführt. Fig. 3A stellt ein Blockschaltbild eines
konventionellen Datenübertragungssystem mit Datenstrobe dar. Fig. 3b zeigt ein
Zeitgabediagramm, das ein Datenstrobe- und eine Datenleitungsschwingungsverlauf zeigt. Wie
in Fig. 3A gezeigt, ist wandelt der Flipflop 316 innerhalb der Übertragungsvorrichtung 310 ein
Taktsignal CLK in ein Datenstrobe-Signal DS um. Ein Datensignal DAT wird gesendet, das von
dem Datenstrobe-Signal DS begleitet wird. Der Flipflop 322 innerhalb der Empfangsvorrichtung
320 empfängt Daten entsprechend dem Datenstrobe-Signal DS. Daher werden die Verzögerung
Tbuffer der Pufferspeicher und die Laufzeit auf der Übertragungsleitung Tflight beseitigt. Weiterhin
können sowohl die steigende Flanke als auch die fallende Flanke des Datenstrobe-Signals DS für
die Datenübertragung verwendet werden. Mit anderen Worten ist das System eines Betriebs im
Doppelten Datenraten (DDR) Modus fähig, beispielsweise im DDR SDRAM (Synchroner
dynamischer Zufallszugriffsspeicher). Falls die Zeitdifferenz des Datenstrobe-Signals DS
zwischen der Übertragungsanschlussstelle und der Empfangsanschlussstelle vernachlässigt
werden kann, ist die Übertragungsgeschwindigkeit nur durch das Setup und die Haltezeit des
Flipflops 322 innerhalb der Empfangsvorrichtung 320 begrenzt. Im allgemeinen ist die Setupzeit
etwa 0,5 ns und die Haltezeit etwa 0,5 ns.
In realen Anwendungen werden das Datensignal DAT und das Datenstrobe-Signal DS von der
Übertragungsanschlussstelle synchron erzeugt und übertragen. Mit anderen Worten werden das
Datensignal DAT und das Datenstrobe-Signal DS von der Übertragungsanschlussstelle an der
steigenden oder fallenden Flanke eines Taktsignals übertragen. Weil sie die gleiche
Verzögerungs-Trace aufweisen, sind die Verzögerungszeit Tbuffer der Pufferspeicher und die
Verzögerungszeit Tflight der Übertragungsleitung ausgeglichen, und die Zeitdifferenz zwischen
dem Datensignal DAT und dem Datenstrobe-Signal DS ist minimiert. Eine Zeitgabesequenz der
Signalübertragung wird in Fig. 3B gezeigt. Da der Datenzugriff an der steigenden Flanke oder
fallenden Flanke des Datenstrobe-Signals DS ausgeführt wird, muss das Datenstrobe-Signal DS
für eine Zeitdauer an der Empfangsvorrichtung 320 verzögert werden, um eine Genauigkeit der
Daten sicherzustellen.
Fig. 4A stellt ein Blockdiagramm dar, das den Zusatz eines Datenverzögerungselements an der
Empfangsanschlussstelle eines konventionellen Datenübertragungssystems zeigt. Fig. 4B stellt
ein Zeitgabediagramm eines Datenstrobe-Signals, eines Datensignals und eines verzögerten
Datenstrobe-Signals dar. Wie in den Fig. 4A und 4B gezeigt wird, sind die steigende Flanke
und die fallende Flanke des Datenstrobe-Signals DS', die den Flipflop 422 triggern, innerhalb
des stabilen Abschnitts des Datensignals DAT. Damit ist der Flipflop 422 in der Lage, die Daten
genau aufzufangen.
Es gibt wenige Arten von Verzögerungselementen. Beispielsweise kann eine
Windungsschaltungsleitung auf einer Leiterplatte genutzt werden, um die Übertragungszeit zu
vergrößern. Alternativ können passive Vorrichtungen innerhalb einer integrierten Schaltung als
ein Verzögerungselement verwendet werden. Dennoch sind beide Arten von
Verzögerungselementen nicht geeignet, um eine hoch effiziente Schaltung zu bilden. Das
Wickeln einer langen Schaltungsleitung auf einer Leiterplatte wird eine große Fläche belegen
und wird so den Grad der Integrität senken. Aufgrund der Schaltungsherstellung werden die
gleichen passiven Verzögerungsvorrichtungen innerhalb einer integrierten Schaltung
unterschiedliche Verzögerungszeiten teilen. Die maximale Verzögerungszeit in einem
Verzögerungselement kann die doppelte minimale Verzögerungszeit sein. Beispielsweise kann
die Verzögerungszeit, wenn die beabsichtigte Verzögerungszeit 1 ns ist, zwischen 0,67 ns bis
2 ns variieren.
Der Entwurf eines Verzögerungselements ist eher schwierig, weil eine zu große oder zu kleine
Verzögerung des Datenstrobe-Signals zu einem Abfangen ungenauer Daten führen wird. Die
Genauigkeit der empfangenen Daten hängt tatsächlich davon ab, ob die Größe der Verzögerung
(Dds_da) zwischen dem Datenstrobe-Signal DS und dem Datensignal DAT geeignet ist. Mit
anderen Worten hängt die Genauigkeit davon ab, ob die steigende oder fallende Flanke des
Datenstrobe-Signals DS in einem stabilen Abschnitt liegt, um das Datensignal DAT zu lesen.
Faktoren, welche die Größe der Verzögerung Dds_da zwischen dem Datenstrobe-Signal DS und
dem Datensignal DAT beeinträchtigen, umfassen: 1. Eine Zeitdifferenz zwischen dem
Datenstrobe-Signal DS und den Datensignal DAT von der Übertragungsanschlussstelle zu der
Empfangsanschlussstelle (ρs); 2. Eine Verzögerung, verursacht durch das Verzögerungselement
(sd). Daher ist die Größe der totalen Verzögerung Dds_da zwischen dem Datenstrobe-Signal DS
und dem Datensignal DAT gegeben durch ρs + sd. Faktoren, welche die Signalzeitdifferenz ρs
beeinträchtigen umfassen: verschiedene Differenzen zwischen Ausgabe-Pufferspeichern,
Anordnung auf einer Leiterplatte, Schwellenwert-Spannung von Ausgabe-Pufferspeichern,
Setupzeit und Haltezeit für Flipflops und so weiter. Auf der anderen Seite umfassen Faktoren,
welche die Verzögerungszeit eines Verzögerungselements beeinträchtigen: Entwurf des
Verzögerungselements, Temperatur, Feuchtigkeit, Spannung, Betriebsfrequenz der CPU,
elektromagnetische Störungen und so weiter. Beispielsweise gibt es aufgrund des dynamischen
Einflusses verschiedener Faktoren eine mögliche Verzögerung zwischen 0,5 ~ 1,8 ns für ein
66 MHz System. Ferner ist die Größe der Verzögerung für verschiedene Betriebsfrequenzen
unterschiedlich, wie beispielsweise 66 MHz, 75 MHz, 83 MHz, 100 MHz, 133 MHz und höher.
Im allgemeinen wird, wenn die Betriebsfrequenz gesteigert wird, der Taktsignal-Zyklus gekürzt,
und der geduldete Fehlerbereich wird verkleinert. Wann immer das Datenstrobe-Signal DS zu
lang oder zu kurz ist, fängt die Empfangsanschlussstelle ungenaue Daten auf, so dass das System
nicht normal arbeiten kann. Sogar falls ein genauer Verzögerungswert veranschlagt wird, kann
der Verzögerungswert sich darüber hinaus weiter ändern, gemäß Änderungen in anderen
Faktoren, wie Temperatur, Spannung, Frequenz oder elektromagnetischen Störungen. Daher
können sich ρs und sd ändern, und der berechnete Wert kann wieder aus dem besten Bereich
fällt.
Um Datenverlust oder einen Systemausfall einzuschränken, ist das Datenstrobe-Signal DS um
ein Viertel des Zyklus des Taktsignal-Zyklus CLK verzögert, egal welche Frequenz der
Referenztakt aufweist. Das verzögerte Datenstrobe-Signal DS beginnt immer im Mittelabschnitt
des positiven Halbzyklus oder negativen Halbzyklus des Taktsignals CLK. Dadurch werden
immer genaue Daten erhalten.
Fig. 5 stellt ein Blockschaltbild dar, das eine konventionelle Technik zum Erzeugen einer
Viertel-Taktzyklus-Verzögerung zeigt.
Wie in Fig. 5 gezeigt, bilden die Verzögerungselemente 511, 512, 513, 514, die
Phasenermittlungsvorrichtung 520, der Zähler 530 zusammen eine Verzögerungssperrschleife.
Die Verzögerungssperrschleife kann im wesentlichen die Phasen des Signals an den beiden
Eingabeanschlussstellen I1 und I2 der Phasenermittlungsvorrichtung 520 angleichen. Alle
Verzögerungselemente 511, 512, 513, 514 und 515 haben identische Verzögerungseigenschaften.
Mit anderen Worte, wenn jedes Verzögerungselement über seine Steuerungsanschlussstelle C
mit dem gleichen Verzögerungsparameter eingestellt wird, wird jedes Verzögerungselement die
gleiche Größe an Signalverzögerung erzeugen.
Durch eine geeignete Wahl der Verzögerungselement 511, 512, 513 und 514, wird ein Signal,
das von der Eingabeanschlussstelle I1 der Phasenermittlungsvorrichtung 520 mit der
Verzögerungssperrschleife stabilisiert wurde, um einen Zyklus des Takts CLK verzögert. Weil
alle Verzögerungselemente 511, 512, 513 und 514 die gleichen Eigenschaften haben, ist die
Verzögerungszeit jedes Verzögerungselements ein Viertel des Zyklus eines Taktsignals. Das
Verzögerungselement 515 wird benutzt, um das Datenstrobe-Signal DS an einer
Empfangsanschlussstelle zu verzögern.
Obwohl das voran stehende Verfahren zur Nutzung einer Verzögerungssperrschleife, um die
Verzögerungsparameter eines Verzögerungselements zu bestimmen, eine genaue
Verzögerungszeit erzeugen kann, werden vier Verzögerungselemente in der
Verzögerungssperrschleife benötigt. Weil jedes Verzögerungselement eine bestimmte Fläche zu
belegen hat, ist die gesamte Flächenbelegung der Verzögerungselemente auf einem Silizium-
Chip groß. Darüber hinaus werden in modernen Computersystemen mehrere Taktfrequenzen
verwendet. Weil jede Taktfrequenz einen Satz Verzögerungssperrschleifen benötigt, belegen all
die Verzögerungselemente eine wesentliche Fläche auf einem Chip.
Zusammenfassend hat ein konventionelles Verzögerungselementsystem die folgenden Nachteile:
- 1. Die Verzögerungszeit, die durch ein Vergrößern der Länge der Leiterbahnen gesteuert wird, ist nicht genau. Ferner belegen lange Leiterbahnen eine große Fläche auf einer Leiterplatte. Windungsschaltungsleitungen sind für mehrere Frequenzen nicht geeignet.
- 2. Es ist ebenfalls schwierig, die Genauigkeit der Verzögerungszeit zu steuern, indem eine Verzögerungsschaltung mit passiven Vorrichtungen gebildet wird. Zusätzlich können externe Faktoren und verschiedene Betriebsfrequenzen auf einfache Art die Verzögerungszeit der Verzögerungsschaltung beeinflussen.
- 3. Obwohl eine Verzögerungssperrschleife eine gewünschte Verzögerung in einem Bereich der Betriebsfrequenzen genau erzeugen kann, benötigen die für eine. Verzögerungssperrschleife benötigten Vorrichtungen eine große Fläche des Chips. Um eine Verzögerungsschaltung für mehrere Betriebsfrequenzen herzustellen, werden viele zusätzliche Gruppen von Sub- Schaltungen benötigt.
Eine Aufgabe der vorliegenden Erfindung ist es, eine Verzögerungsvorrichtung bereitzustellen,
die zu einem genauen Steuern der Verzögerungszeit und zum Arbeiten in verschiedenen
Frequenzen fähig ist. Zusätzlich ist eine Verzögerung kaum durch externe Faktoren
beeinträchtigt.
Eine zweite Aufgabe dieser Erfindung ist es, eine billige Verzögerungsvorrichtung
bereitzustellen, die eine kleine Fläche eines Chips belegt.
Eine dritte Aufgabe dieser Erfindung ist es, eine Verzögerungsvorrichtung bereitzustellen, die
eine Verzögerungssperrschleife aufweist, die fähig ist, die Verzögerungszeit auf einen genauen
Wert zu kalibrieren.
Um diese und andere Vorteile und gemäß der Absicht der Erfindung, wie sie hier ausgeführt und
breit beschrieben wird, zu erreichen, stellt die Erfindung eine Verzögerungsvorrichtung bereit,
die darin eine Verzögerungssperrschleife aufweist, welche fähig ist, ein externes Eingabesignal
zu empfangen und ein verzögertes Signal auszugeben. Die Verzögerungsvorrichtung umfasst
eine Phasenermittlungsvorrichtung, einen Zähler und ein Verzögerungselement.
Die Phasenermittlungsvorrichtung weist eine erste Eingabeanschlussstelle, eine zweite
Eingabeanschlussstelle und eine Ausgabeanschlussstelle auf, wobei die erste
Eingabeanschlussstelle ein ergänzendes Signal eines Referenzsignals empfängt. Der Zähler weist
eine Eingabeanschlussstelle und eine Ausgabeanschlussstelle auf, wobei die
Eingabeanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung
verbunden ist, um einen Zählwert an ihrer Ausgabeanschlussstelle zu ändern. Das
Verzögerungselement weist eine Eingabeanschlussstelle, eine Ausgabeanschlussstelle und eine
Steuerungsanschlussstelle auf. Die Eingabeanschlussstelle empfängt entweder das externe
Eingabesignal oder das Referenzsignal, die Ausgabeanschlussstelle ist mit der zweiten
Eingabeanschlussstelle der Phasenermittlungsvorrichtung verbunden, wobei die
Ausgabeanschlussstelle das verzögerte Signal ausgibt, wobei die Steuerungsanschlussstelle mit
der Ausgabeanschlussstelle des Zählers verbunden ist, und der Zählwert eine vorbestimmte
Dauer zwischen dem externen Eingabesignal und dem verzögertem Signal festlegt, so dass das
externe Eingabesignal um die Verzögerungsdauer wie das ausgegebene verzögerte Signal
verzögert wird.
Zusätzlich stellt die vorliegende Erfindung ein Verfahren bereit, um einen
Verzögerungsparameter zu kalibrieren. Zunächst sind eine Phasenermittlungsvorrichtung und ein
Zähler bereitgestellt, wobei die Phasenermittlungsvorrichtung eine erste Eingabeanschlussstelle,
eine zweite Eingabeanschlussstelle und eine Ausgabeanschlussstelle aufweist. Ein
Referenzsignal und ein ergänzendes Referenzsignal sind dann ferner bereitgestellt. Das
Referenzsignal wird in das Verzögerungselement gesendet, um ein verzögertes Referenzsignal zu
erzeugen. Das verzögerte Referenzsignal wird von dem Verzögerungselement an die erste
Eingabeanschlussstelle der Phasenermittlungsvorrichtung gesendet und wobei das ergänzende
Referenzsignal an die zweite Eingabeanschlussstelle der Phasenermittlungsvorrichtung
übertragen wird. Ein Zählwert für den Zähler wird dann gemäß einem Ausgabesignal an der
Ausgabeanschlussstelle der Phasenermittlungsvorrichtung verändert, und der
Verzögerungsparameter wird gemäß des Zählwerts erhalten, wobei die Signalphasen an den zwei
Eingabeanschlussstellen der Phasenermittlungsvorrichtung im wesentlichen gleich werden.
Gemäß einer bevorzugten Ausführungsform dieser Erfindung kann erreicht werden, dass die
Verzögerungszeit des Verzögerungselements auf einen festen Wert aufrechtzuerhalten wird,
indem die berechneten Werte an der Ausgabeanschlussstelle des Zählers aufrechterhalten
werden.
Gemäß einer zweiten bevorzugten Ausführungsform dieser Erfindung wird die Verzögerungszeit
der Verzögerungsvorrichtung kalibriert, indem der Zustand des Auswahlsignals geändert wird.
Daher bilden die Phasenermittlungsvorrichtung, der Zähler, das Verzögerungselement
gemeinsam eine Verzögerungssperrschleifenschaltung, so dass die Phasen der Signale an den
zwei Eingabeanschlussstellen der Phasenermittlungsvorrichtung im wesentlichen gleich werden.
Nach der Kalibrierung ist das Ändern des Zustands des Auswahlsignals fähig, genau verzögerte
Signale für die Verzögerungsvorrichtung auszugeben.
Es ist selbstverständlich, dass sowohl die voran gehende allgemeine Beschreibung und die
folgende detaillierte Beschreibung beispielhaft sind, und bestimmt sind, um weitere Erklärungen
für die Erfindung bereitzustellen, wie sie beansprucht wird.
Die begleitenden Zeichnung sind vorgesehen, um ein weiteres Verständnis der Erfindung zu
liefern, und sie sind in dieser Beschreibung enthalten und bilden einen Teil von ihr. Die
Zeichnungen stellen Ausführungsformen der Erfindung dar, und dienen zusammen mit der
Beschreibung dazu, die Prinzipien der Erfindung zu erklären. In den Zeichnungen stellt
Fig. 1 ein konventionelles Zeitgabediagramm der Datenübertragung, das ein Taktsignal
verwendet, dar,
Fig. 2 ein Blockschaltbild eines konventionellen Datenübertragungssystems, das ein
Taktsignal verwendet dar,
Fig. 3A ein Blockschaltbild eines konventionellen Datenübertragungssystems mit
Datenstrobe dar,
Fig. 3B ein Zeitgabediagramm dar, das einen Datenstrobe und eine
Datenleitungsschwingungsverlauf zeigt,
Fig. 4A ein Blockdiagramm dar, welches das Hinzufügen eines
Datenverzögerungselements an die Empfangsanschlussstelle eines konventionellen
Datenübertragungssystems zeigt,
Fig. 4B ein Zeitgabediagramm eines Datenstrobe-Signals, eines Datensignals und eines
verzögerten Datenstrobe-Signals dar,
Fig. 5 ein Blockschaltbild dar, das eine konventionelle Technik zum Erzeugen einer
Viertel-Taktzyklus-Verzögerung zeigt,
Fig. 6A ein Blockdiagramm dar, das eine Verzögerungsvorrichtung zeigt, die eine
Verzögerungssperrschleifenschaltung gemäß einer ersten bevorzugten Ausführungsform dieser
Erfindung aufweist,
Fig. 6B ein Zeitgabediagramm der Signale in Fig. 6A dar,
Fig. 7 ein Blockdiagramm dar, das eine Verzögerungsvorrichtung zeigt, die eine
Verzögerungssperrschleifenschaltung gemäß einer zweiten bevorzugten Ausführungsform dieser
Erfindung aufweist, und
Fig. 8 ein Blockdiagramm dar, das eine Verzögerungsvorrichtung zeigt, die eine
Verzögerungssperrschleifenschaltung gemäß einer dritten bevorzugten Ausführungsform dieser
Erfindung aufweist.
Es wird nun detailliert Bezug auf die vorliegenden bevorzugten Ausführungsformen der
Erfindung genommen, wobei Beispiele davon in der begleitenden Zeichnungen dargestellt sind.
Wo immer es möglich ist, werden die gleichen Bezugskennzeichen in der Zeichnungen und in
der Beschreibung verwendet, um sich auf die gleichen oder ähnliche Teile zu beziehen.
Fig. 6A stellt ein Blockdiagramm dar, das eine Verzögerungsvorrichtung zeigt, die eine
Verzögerungssperrschleifenschaltung gemäß einer ersten bevorzugten Ausführungsform dieser
Erfindung zeigt. Fig. 6B stellt ein Zeitgabediagramm der Signale in Fig. 6A dar.
Wie in Fig. 6A gezeigt wird, umfasst die Verzögerungsvorrichtung 600 einen Multiplexer 610,
eine Phasenermittlungsvorrichtung 620, einen Zähler 630, ein Verzögerungselement 640 und
einen Inverter 650. Eine grundlegende Funktion der Verzögerungsvorrichtung 600 ist es, ein
Datenstrobe-Signal DS zu empfangen und dann ein verzögertes Datenstrobe-Signal aus DOUT
auszugeben. Gesamte Verzögerungen werden durch die Verzögerung innerhalb des Multiplexers
610 und die Verzögerung in dem Verzögerungselement 640 verursacht. Dennoch wird eine
Verzögerung hauptsächlich durch die Änderung einiger Parameter in dem Verzögerungselement
640 kalibriert. Die Phasenermittlungsvorrichtung 620, der Zähler 630 und das
Verzögerungselement 640 bilden zusammen eine Verzögerungssperrschleife. Ein Signal CLKX2
wird als Referenzsignal verwendet, um die Verzögerungsparameter des Verzögerungselements
640 zu bestimmen. Das Datenstrobe-Signal DS wird gemäß eines Taktsignals CLK (nicht
gezeigt) erzeugt. Zusätzlich hat das Referenzsignal CLKX2 eine um ein ganzzahliges Vielfaches
größere Frequenz als das Taktsignal CLK.
In Fig. 6A werden das Datenstrobe-Signal DS und das Signal CLKX2 entsprechend in die
Eingabeanschlussstelle A und in die Eingabeanschlussstelle B des Multiplexers 610 eingespeist.
Der Multiplexer 610 empfängt ebenfalls ein Kalibrierungssignal (CAL). Durch das Ändern des
Zustands des Kalibrierungssignals CAL wird entweder das Datenstrobe-Signal DS oder das
Signal CLKX2 zu der Ausgabeanschlussstelle Y des Multiplexers 610 geführt. Das gemultiplexte
Signal an der Ausgabeanschlussstelle des Multiplexers 610 wird an die Eingabeanschlussstelle I
des Verzögerungselements 640 übertragen. Nach einer vorbestimmten Dauer wird ein Signal von
dem Verzögerungselement 640 über seine Ausgabeanschlussstelle O ausgegeben. Die
Verzögerungsdauer wird über einen Eingabeparameter gesteuert, der an die
Steuerungsanschlussstelle C eingereicht wurde. Das Verzögerungselement 640 ist aufgebaut,
indem mehrere Pufferspeicher in Reihe geschaltet wurden. Damit kann die Verzögerungsdauer
verändert werden, indem die Zahl der in Reihe geschalteter Pufferspeicher geändert wird.
Das ergänzende Referenzsignal CLKX2 von CLKX2, das durch einen Inverter 650 invertiert ist,
wird an die Eingabeanschlussstelle I1 der Phasenermittlungsvorrichtung 620 gesendet. Ein Signal
DOUT aus der Ausgabeanschlussstelle O des Verzögerungselements 640 wird an die
Eingabeanschlussstelle 12 der Phasenermittlungsvorrichtung 620 zurückgegeben. Ein Signal an
der UP/DN-Anschlussstelle der Phasenermittlungsvorrichtung 620 wird zu dem Zähler 630
übertragen. Das Signal, das aus der UP/DN-Anschlussstelle der Phasenermittlungsvorrichtung
620 kommt, wird sich gemäß der Phasendifferenz zwischen dem Signal CLKX2 und dem Signal
DOUT an den entsprechenden Eingabeanschlussstellen I1 und I2 ändern, um den Wert innerhalb
des Zählers 630 entweder zu erhöhen oder zu senken. Der Zähler 630 weist eine Anschlussstelle
auf, um ein Steuerungssignal CAL zu empfangen, welches das Zählen anhalten kann.
Der von dem Zähler 630 erhaltene Wert kann als Verzögerungsparameter dienen. Der
Verzögerungsparameter wird an die Steuerungsanschlussstelle C des Verzögerungselements 640
gesendet, so dass die Verzögerungsdauer des Verzögerungselements 640 bestimmt wird.
Vor dem Betrieb der Verzögerungsvorrichtung 600, muss die Vorrichtung 600 kalibriert werden,
um die Verzögerungszeit des Verzögerungselements 640 zu bestimmen. Durch das Ausführen
der Kalibrierung kann der signalisierende Zustand von CAL geändert werden, so dass das Signal
CLKX2 von dem Multiplexer 610 an das Verzögerungselement 640 gesendet wird. Zusätzlich
wird der Wert im Zähler 630 gemäß der Steuerung der Phasenermittlungsvorrichtung 620
geändert. Daher bilden die Phasenermittlungsvorrichtung 620, der Zähler 630 und das
Verzögerungselement 640 zusammen eine geschlossene Schleife, die fähig ist, die Phase
zwischen den Signalen an der Eingabeanschlussstellen I1 und I2 der
Phasenermittlungsvorrichtung 620 anzugleichen oder zu schließen. Mit anderen Worten sind die
Phasen des Signal CLKX2 und des Signals DOUT im wesentlichen gleich.
Wie in Fig. 6B gezeigt wird, ist das Taktsignal CLK ein Zeitgabesignal für das System. Weil
das Datenstrobe-Signal DS gemäß dem Taktsignal CLK erzeugt wird, sind der Datenstrobe DS
und das Taktsignal CLK synchron zueinander. Das Signal CLKX2 hat eine Frequenz, die ein
ganzzahliges Vielfaches des Taktsignal CLK ist. In dieser Ausführungsform hat das Signal
CLKX2 eine Zyklenzeit, welche nur die halbe des Taktsignals CLK ist. Wenn der Taktzyklus des
Taktsignal CLK Tc ist, ist der Taktzyklus des Signals CLKX2 Tc/2. Weiterhin ist das Signal
CLKX2 das ergänzende Signal von CLKX2.
Bei richtiger Auswahl eines Verzögerungselements 640 innerhalb der Verzögerungsvorrichtung
600, sind die Signale CLKX2 und DOUT stabilisiert und nach der Kalibrierung in der gleichen
Phase. DOUT ist das Signal aus dem Verzögerungselement 640, nachdem das Signal CLKX2 für
eine vorbestimmte Dauer in dem Verzögerungselement 640 verzögert wurde. Beispielsweise
wird das Signal CLKX2 um Tc/4 verzögert, (beispielsweise für DDR (Doppelte Datenraten)
Speicher), um eine gleiche Phase mit dem Signal CLKX2 zu erhalten. In anderen Worten ist die
Verzögerungszeit innerhalb des Verzögerungselements 640 genau Tc/4 oder ein Viertel des
Zyklus des Taktsignals CLK.
Nach der Kalibrierung des Verzögerungsparameters wird der Zustand des Signals CAL geändert,
so dass das Datenstrobe-Signal DS über die Ausgabeanschlussstelle Y des Multiplexers 610 zu
dem Verzögerungselement 640 geleitet wird, und der Zähler 630 wird angehalten, so dass der
Endwert beibehalten wird. Daher ist die Verzögerungsvorrichtung 600 fähig aus DOUT ein
Datenstrobe-Signal DS genau auszugeben, das um ein Viertel des Zyklus von CLK verzögert ist.
Wenn die Verzögerungsvorrichtung 600 im normalen Modus arbeitet, ist das Signal CAL
offensichtlich ebenfalls fähig die Phasenermittlungsvorrichtung 620 oder das
Verzögerungselement 640 zu steuern, so dass die Phasenermittlungsvorrichtung 620 untätig ist,
oder der Verzögerungsparameter innerhalb des Verzögerungselements 640 beibehalten wird. Die
Phasenermittlungsvorrichtung 620, der Zähler 630 und das Verzögerungselement 640 bilden
nicht länger eine geschlossene Schleife und die Verzögerungszeit durch das
Verzögerungselement 640 bleibt unverändert. Daher kann ein Signal, das um ein Viertel des
Taktzyklus CLK verzögert ist, ausgesendet werden, wobei das Datenstrobe-Signal DS die
Verzögerungsvorrichtung 600 durchquert.
Wenn die Verzögerungsvorrichtung 600 auf ein Personalcomputersystem angewendet wird, kann
die Kalibrierung des Verzögerungsparameters ausgeführt werden, während das Computersystem
hochfährt. Weiterhin kann, falls ein DDR SDRAM verwendet wird die Kalibrierung des
Verzögerungsparameters während des Auffrischzyklus des SDRAM durchgeführt werden.
Fig. 7 und 8 stellen Blockdiagramme dar, die eine Verzögerungsvorrichtung zeigen, die eine
Verzögerungssperrschleifenschaltung gemäß einer zweiten und dritten bevorzugten
Ausführungsform dieser Erfindung entsprechend aufweist.
Die Unterschiede zwischen der ersten, zweiten und dritten Ausführungsform dieser Erfindung
liegen in der Anordnung der Inverter. Weil die gleichen Funktions- und Betriebsgrundsätze in
allen diesen Ausführungsformen verwendet werden, wird eine detaillierte Beschreibung hier
nicht wiederholt. Es wird angemerkt, dass in Fig. 8 der Inverter 850 zwischen dem Multiplexer
610 und dem Verzögerungselement 640 angeordnet ist. Daher muss ein Signal, das in den
Multiplexer 610 eingegeben wird, ein ergänzendes Signal zu dem Datenstrobe-Signal DS sein,
um ein richtig verschobenes Datenstrobe-Signal an der Ausgabeanschlussstelle des
Verzögerungselements 640 zu erzeugen.
Zusammenfassend die Vorteile, die eine Verzögerungssperrschleifen-Steuerungsschaltung
innerhalb eines Verzögerungselements aufweist:
- 1. Es gibt keinen Bedarf, Leiterbahnen zu verlängern. Daher ist die konventionell belegte Fläche auf einer Leiterplattenfläche verringert. Darüber hinaus kann die Verzögerungszeit genau gesteuert werden, und die Vorrichtung kann bei verschiedenen Betriebsfrequenzen angewendet werden.
- 2. Anders als eine Verzögerungseinrichtung, die passive Elemente verwendet, kann die vorliegende Erfindung die Verzögerungszeit genau steuern. Zusätzlich ist die Verzögerungszeit eher stabil und wird kaum von externen Faktoren beeinflußt.
- 3. Durch das Hinzufügen einer Phasenermittlungsvorrichtung und eines Zählers kann der gewünschte Verzögerungsparameter durch Kalibrieren erreicht werden. Daher verringert die vorliegende Erfindung die Flächenbelegung der Verzögerungsvorrichtung auf dem Chip.
Es ist Fachleuten offensichtlich, das verschiedene Veränderungen und Abweichungen von der
Struktur der vorliegenden Erfindung gemacht werden können, ohne vom Schutzumfang oder
dem Wesen der Erfindung abzuweichen. Mit Blick auf das Vorangehende, ist es beabsichtigt,
dass die vorliegende Erfindung Veränderungen und Abweichungen dieser Erfindung abdeckt,
vorausgesetzt das diese in dem Schutzumfangs der folgenden Ansprüche und ihrer Äquivalente
fallen.
Claims (16)
1. Verzögerungsvorrichtung, die eine Verzögerungssperrschleife aufweist, die in der Lage ist,
ein externes Eingabesignal zu empfangen und ein Verzögerungssignal auszugeben, welche
umfasst:
eine Phasenermittlungsvorrichtung, die eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die erste Eingabeanschlussstelle ein ergänzendes Signal zu einem Referenzsignal empfängt,
einen Zähler, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die Eingangsanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, um einen Zählwert auf seiner Ausgabeanschlussstelle zu verändern, und
ein Verzögerungselement, das eine Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, wobei die Eingangsanschlussstelle entweder das externe Eingabesignal oder das Referenzsignal empfängt, die Ausgabeanschlussstelle mit der zweiten Eingabeanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, die Ausgabeanschlussstelle das verzögerte Signal ausgibt, die Steuerungsanschlussstelle mit der Ausgabeanschlussstelle des Zählers verbunden ist, und der Zählwert eine vorgegebene Dauer zwischen dem externen Eingabesignal und dem verzögerten Signal festlegt, so dass das externe Signal um die Verzögerungsdauer wie die verzögerte Signalausgabe verzögert ist.
eine Phasenermittlungsvorrichtung, die eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die erste Eingabeanschlussstelle ein ergänzendes Signal zu einem Referenzsignal empfängt,
einen Zähler, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die Eingangsanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, um einen Zählwert auf seiner Ausgabeanschlussstelle zu verändern, und
ein Verzögerungselement, das eine Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, wobei die Eingangsanschlussstelle entweder das externe Eingabesignal oder das Referenzsignal empfängt, die Ausgabeanschlussstelle mit der zweiten Eingabeanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, die Ausgabeanschlussstelle das verzögerte Signal ausgibt, die Steuerungsanschlussstelle mit der Ausgabeanschlussstelle des Zählers verbunden ist, und der Zählwert eine vorgegebene Dauer zwischen dem externen Eingabesignal und dem verzögerten Signal festlegt, so dass das externe Signal um die Verzögerungsdauer wie die verzögerte Signalausgabe verzögert ist.
2. Verzögerungsvorrichtung gemäß Anspruch 1, wobei die Vorrichtung ferner einen
Multiplexer beinhaltet, der eine erste Eingangsanschlussstelle, eine zweite
Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle
aufweist, so dass die Ausgabeanschlussstelle mit der Eingangsanschlussstelle des
Verzögerungselement verbunden ist, wobei die erste Eingabeanschlussstelle mit dem
Eingabesignal verbunden ist, die zweite Eingangsanschlussstelle mit dem Referenzsignal
verbunden ist, und die Steuerungsanschlussstelle mit einem Auswahlsignal verbunden ist, so
dass, wenn ein Zustand ausgewählt wird, entweder das externe Eingabesignal an der ersten
Eingangsanschlussstelle oder das Referenzeingabesignal an der zweiten
Eingangsanschlussstelle an die Ausgabeanschlussstelle geleitet wird.
3. Verzögerungsvorrichtung gemäß Anspruch 2, wobei die Vorrichtung ferner einen Inverter
beinhaltet, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, so
dass die Eingangsanschlussstelle mit dem Referenzsignal verbunden ist, um ein ergänzendes
Referenzsignal an der Ausgabeanschlussstelle des Inverters zu erzeugen.
4. Verzögerungsvorrichtung gemäß Anspruch 2, wobei der Zählwert festgelegt ist, wenn die
Ausgabeanschlussstelle des Multiplexers das externe Eingabesignal gemäß der
Zustandsauswahl an der Steuerungsanschlussstelle überträgt.
5. Verzögerungsvorrichtung, der eine Verzögerungssperrschleife aufweist, die darin in der Lage
ist, ein externes Eingabesignal zu empfangen und ein verzögertes Signal auszugeben, welche
umfasst:
eine Phasenermittlungsvorrichtung, die eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die erste Eingangsanschlussstelle ein Referenzsignal empfängt,
einen Zähler der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die Eingangsanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung gekoppelt ist, um den Zählwert an seiner Ausgabeanschlussstelle zu ändern, und
ein Verzögerungselement, das eine Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, wobei die Eingangsanschlussstelle entweder das externe Eingabesignal oder das Referenzsignal empfängt, die Ausgabeanschlussstelle das verzögerte Signal ausgibt, wobei ein ergänzende Signal des verzögerten Signals mit der zweiten Eingangsanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, wobei das Steuerungssignal mit der Ausgabeanschlussstelle des Zähler verbunden ist, und der Zählwert eine vorbestimmte Dauer zwischen dem externen Eingabesignal und dem verzögertem Signal bestimmt, so dass das externe Eingabesignal um die Verzögerungsdauer der verzögerten Signalausgabe verzögert ist.
eine Phasenermittlungsvorrichtung, die eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die erste Eingangsanschlussstelle ein Referenzsignal empfängt,
einen Zähler der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die Eingangsanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung gekoppelt ist, um den Zählwert an seiner Ausgabeanschlussstelle zu ändern, und
ein Verzögerungselement, das eine Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, wobei die Eingangsanschlussstelle entweder das externe Eingabesignal oder das Referenzsignal empfängt, die Ausgabeanschlussstelle das verzögerte Signal ausgibt, wobei ein ergänzende Signal des verzögerten Signals mit der zweiten Eingangsanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, wobei das Steuerungssignal mit der Ausgabeanschlussstelle des Zähler verbunden ist, und der Zählwert eine vorbestimmte Dauer zwischen dem externen Eingabesignal und dem verzögertem Signal bestimmt, so dass das externe Eingabesignal um die Verzögerungsdauer der verzögerten Signalausgabe verzögert ist.
6. Verzögerungsvorrichtung gemäß Anspruch 5, wobei die Vorrichtung ferner einen
Multiplexer umfasst, der eine erste Eingangsanschlussstelle, eine zweite
Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle
aufweist, so dass die Ausgabeanschlussstelle mit der Eingangsanschlussstelle des
Verzögerungselement verbunden ist, wobei die Eingangsanschlussstelle mit dem externen
Eingabesignal verbunden ist, die zweite Eingangsanschlussstelle mit dem Referenzsignal
verbunden ist, und die Steuerungsanschlussstelle mit einem Auswahlsignal verbunden ist, so
dass, wenn ein Zustand gemäß des Auswahlsignals gewählt wurde, entweder das externe
Eingabesignal an der ersten Eingangsanschlussstelle oder das Referenzeingabesignal an der
zweiten Eingangsanschlussstelle zu der Ausgabeanschlussstelle geleitet wird.
7. Verzögerungsvorrichtung gemäß Anspruch 6, wobei der Zählwert festgelegt ist, wenn die
Ausgabeanschlussstelle dem Multiplexer ein externes Eingabesignal gemäß des gewählten
Zustands an der Steuerungsanschlussstelle übermittelt.
8. Verzögerungsvorrichtung gemäß Anspruch 5, wobei die Vorrichtung ferner einen Inverter
beinhaltet, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, so
dass die Eingangsanschlussstelle mit der Ausgabeanschlussstelle des Verzögerungselements
verbunden ist, um ein ergänzendes Ausgabesignal an der Ausgabeanschlussstelle des
Inverters herzustellen.
9. Verzögerungsvorrichtung, die eine Verzögerungssperrschleife aufweist, die darin in der Lage
ist, das ergänzende Signal eines externen Eingabesignals zu empfangen und ein verzögertes
Signal auszugeben, welche umfasst:
eine Phasenermittlungsvorrichtung, die eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die erste Eingangsanschlussstelle ein Referenzsignal empfängt,
einen Zähler, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die Eingangsanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, um den Zählwert an seiner Ausgabeanschlussstelle zu ändern, und
ein Verzögerungselement, das eine Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, wobei die Eingangsanschlussstelle entweder das externe Eingabesignal oder das ergänzende Signal des Referenzsignals empfängt, die Ausgabeanschlussstelle das verzögerte Signal ausgibt, wobei das verzögerte Signal mit der zweiten Eingangsanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, die Steuerungsanschlussstelle mit der Ausgabeanschlussstelle des Zählers verbunden ist, und der Zählwert eine vorbestimmte Dauer zwischen dem externen Eingabesignal und dem verzögertem Signal festlegt, so dass das externe Eingabesignal um die Verzögerungsdauer der verzögerten Signalausgabe verzögert ist.
eine Phasenermittlungsvorrichtung, die eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die erste Eingangsanschlussstelle ein Referenzsignal empfängt,
einen Zähler, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die Eingangsanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, um den Zählwert an seiner Ausgabeanschlussstelle zu ändern, und
ein Verzögerungselement, das eine Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, wobei die Eingangsanschlussstelle entweder das externe Eingabesignal oder das ergänzende Signal des Referenzsignals empfängt, die Ausgabeanschlussstelle das verzögerte Signal ausgibt, wobei das verzögerte Signal mit der zweiten Eingangsanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, die Steuerungsanschlussstelle mit der Ausgabeanschlussstelle des Zählers verbunden ist, und der Zählwert eine vorbestimmte Dauer zwischen dem externen Eingabesignal und dem verzögertem Signal festlegt, so dass das externe Eingabesignal um die Verzögerungsdauer der verzögerten Signalausgabe verzögert ist.
10. Verzögerungsvorrichtung gemäß Anspruch 9, wobei die Vorrichtung ferner eine Multiplexer
beinhaltet, der eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle, eine
Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, so dass die erste
Eingangsanschlussstelle mit dem ergänzenden Signal des externen Eingabesignals verbunden
ist, die zweite Eingangsanschlussstelle mit dem Referenzsignal verbunden ist, und die
Steuerungsanschlussstelle mit einem Auswahlsignal verbunden ist, so dass, wenn ein Zustand
gemäß dem Auswahlsignal gewählt wurde, entweder das ergänzende Signal des externen
Eingabesignals an der ersten Eingangsanschlussstelle oder das Referenzeingabesignal an der
zweiten Eingangsanschlussstelle zu der Ausgabeanschlussstelle geleitet wird.
11. Verzögerungsvorrichtung gemäß Anspruch 10, wobei der Zählwert festgelegt ist, wenn die
Ausgabeanschlussstelle des Multiplexers ein ergänzendes Signal des externen Eingabesignals
gemäß dem gewähltem Zustand an die Steuerungsanschlussstelle übermittelt.
12. Verzögerungsvorrichtung gemäß Anspruch 10, wobei die Vorrichtung ferner einen Inverter
beinhaltet, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, so
dass die Eingangsanschlussstelle mit der Ausgabeanschlussstelle des Multiplexers verbunden
ist, um ein ergänzendes Ausgabesignal an das Verzögerungselement herzustellen.
13. Verzögerungsvorrichtung, die eine Verzögerungssperrschleife aufweist, die darin in der Lage
ist ein externes Eingabesignal mit Bezug auf ein Taktsignal zu empfangen und ein
verzögertes Signal auszugeben, welche umfasst:
einen Multiplexer, um das externe Eingabesignal, das Referenzsignal und ein Auswahlsignal zu empfangen und ein mehrfach ausgenutztes Signal auszugeben, wobei das Auswahlsignal einen ersten und zweiten Zustand beinhaltet, so dass das externe Eingabesignal zu der Ausgabeanschlussstelle des Multiplexers geleitet wird, wenn das Auswahlsignal im ersten Zustand ist, und das Referenzsignal zu der Ausgabeanschlussstelle des Multiplexers geleitet wird, wenn das Auswahlsignal im zweiten Zustand ist, und das Referenzsignal eine Frequenz aufweist, welche ein vollständiges Vielfaches der Frequenz des Uhrensignals ist,
einen Inverter, um das Referenzsignal zu empfangen und ein ergänzendes Referenzsignal auszugeben,
eine Phasenermittlungsvorrichtung, die eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die erste Eingangsanschlussstelle das ergänzende Referenzsignal empfängt,
einen Zähler, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die Eingangsanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, um den Zählwert an seiner Ausgabeanschlussstelle zu ändern, und
ein Verzögerungselement, das eine Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, wobei die Eingangsanschlussstelle ein mehrfach ausgenutztes Signal empfängt, die Ausgabeanschlussstelle mit der zweite Anschlussstelle der Phasenermittlungsvorrichtung verbunden ist, die Ausgabeanschlussstelle das verzögerte Signal ausgibt, die Steuerungsanschlussstelle mit der Ausgabeanschlussstelle des Zählers verbunden ist, und der Zählwert eine vorbestimmte Dauer zwischen dem externen Eingabesignal und dem verzögertem Signal festlegt, so dass das externe Eingabesignal um die Verzögerungsdauer wie die verzögerte Signalausgabe verzögert ist.
einen Multiplexer, um das externe Eingabesignal, das Referenzsignal und ein Auswahlsignal zu empfangen und ein mehrfach ausgenutztes Signal auszugeben, wobei das Auswahlsignal einen ersten und zweiten Zustand beinhaltet, so dass das externe Eingabesignal zu der Ausgabeanschlussstelle des Multiplexers geleitet wird, wenn das Auswahlsignal im ersten Zustand ist, und das Referenzsignal zu der Ausgabeanschlussstelle des Multiplexers geleitet wird, wenn das Auswahlsignal im zweiten Zustand ist, und das Referenzsignal eine Frequenz aufweist, welche ein vollständiges Vielfaches der Frequenz des Uhrensignals ist,
einen Inverter, um das Referenzsignal zu empfangen und ein ergänzendes Referenzsignal auszugeben,
eine Phasenermittlungsvorrichtung, die eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die erste Eingangsanschlussstelle das ergänzende Referenzsignal empfängt,
einen Zähler, der eine Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist, wobei die Eingangsanschlussstelle mit der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung verbunden ist, um den Zählwert an seiner Ausgabeanschlussstelle zu ändern, und
ein Verzögerungselement, das eine Eingangsanschlussstelle, eine Ausgabeanschlussstelle und eine Steuerungsanschlussstelle aufweist, wobei die Eingangsanschlussstelle ein mehrfach ausgenutztes Signal empfängt, die Ausgabeanschlussstelle mit der zweite Anschlussstelle der Phasenermittlungsvorrichtung verbunden ist, die Ausgabeanschlussstelle das verzögerte Signal ausgibt, die Steuerungsanschlussstelle mit der Ausgabeanschlussstelle des Zählers verbunden ist, und der Zählwert eine vorbestimmte Dauer zwischen dem externen Eingabesignal und dem verzögertem Signal festlegt, so dass das externe Eingabesignal um die Verzögerungsdauer wie die verzögerte Signalausgabe verzögert ist.
14. Verzögerungsvorrichtung gemäß Anspruch 13, wobei die vorbestimmte Dauer ein Viertel des
Taktsignalzyklus ist.
15. Verzögerungsvorrichtung gemäß Anspruch 13, wobei die Phase des Signals an der ersten
Eingangsanschlussstelle und die Phase des Signals an der zweiten Eingangsanschlussstelle
der Phasenermittlungsvorrichtung im wesentlichen identisch werden, wenn das
Auswahlsignal in einem ersten Zustand ist, und die vorbestimmte Dauer des
Verzögerungselement bleibt festgelegt, wenn das Auswahlsignal in einem zweiten Zustand
ist.
16. Methode zum Kalibrieren eines Verzögerungsparameter, welche die Schritte umfasst:
Bereitstellen einer Phasenermittlungsvorrichtung und eines Zählers, wobei die Phasenermittlungsvorrichtung eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist,
Bereitstellen eines Referenzsignals und eines ergänzenden Referenzsignals,
Entsenden des Referenzsignals in das Verzögerungselement, um ein verzögertes Referenzsignal zu erzeugen,
Übermitteln des verzögerten Referenzsignals von dem Verzögerungselement an die erste Eingangsanschlussstelle der Phasenermittlungsvorrichtung und Übermitteln des ergänzenden Referenzsignals an die zweite Eingangsanschlussstelle der Phasenermittlungsvorrichtung Ändern des Zählwerts für den Zähler gemäß eines Ausgabesignals auf der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung, und
erhalten einen Verzögerungsparameter gemäß des Zählwerts, während Signalphasen an den beiden Eingangsanschlussstellen der Phasenermittlungsvorrichtung im wesentlichen identisch werden.
Bereitstellen einer Phasenermittlungsvorrichtung und eines Zählers, wobei die Phasenermittlungsvorrichtung eine erste Eingangsanschlussstelle, eine zweite Eingangsanschlussstelle und eine Ausgabeanschlussstelle aufweist,
Bereitstellen eines Referenzsignals und eines ergänzenden Referenzsignals,
Entsenden des Referenzsignals in das Verzögerungselement, um ein verzögertes Referenzsignal zu erzeugen,
Übermitteln des verzögerten Referenzsignals von dem Verzögerungselement an die erste Eingangsanschlussstelle der Phasenermittlungsvorrichtung und Übermitteln des ergänzenden Referenzsignals an die zweite Eingangsanschlussstelle der Phasenermittlungsvorrichtung Ändern des Zählwerts für den Zähler gemäß eines Ausgabesignals auf der Ausgabeanschlussstelle der Phasenermittlungsvorrichtung, und
erhalten einen Verzögerungsparameter gemäß des Zählwerts, während Signalphasen an den beiden Eingangsanschlussstellen der Phasenermittlungsvorrichtung im wesentlichen identisch werden.
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JP (1) | JP3737701B2 (de) |
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TW (1) | TW439363B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005046364A1 (de) * | 2005-09-28 | 2007-04-05 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit reduzierter Anzahl von Adressanschlüssen |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4672194B2 (ja) * | 2001-06-22 | 2011-04-20 | 富士通株式会社 | 受信回路 |
US7167023B1 (en) | 2001-08-29 | 2007-01-23 | Altera Corporation | Multiple data rate interface architecture |
US7200769B1 (en) | 2001-08-29 | 2007-04-03 | Altera Corporation | Self-compensating delay chain for multiple-date-rate interfaces |
JP3637014B2 (ja) * | 2001-11-21 | 2005-04-06 | 日本電気株式会社 | クロック同期はずれ検出回路及びそれを用いた光受信装置 |
US6621762B1 (en) * | 2002-05-29 | 2003-09-16 | Micron Technology, Inc. | Non-volatile delay register |
US20040113667A1 (en) * | 2002-12-13 | 2004-06-17 | Huawen Jin | Delay locked loop with improved strobe skew control |
ITMI20022768A1 (it) * | 2002-12-24 | 2004-06-25 | St Microelectronics Srl | Interfaccia digitale per il pilotaggio di almeno una coppia |
KR100493046B1 (ko) | 2003-02-04 | 2005-06-07 | 삼성전자주식회사 | 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및체배방법 |
TWI239141B (en) * | 2003-08-01 | 2005-09-01 | Hon Hai Prec Ind Co Ltd | System and method for improving waveform distortion in transferring signals |
US7091760B1 (en) * | 2004-02-25 | 2006-08-15 | Altera Corporation | DLL with adjustable phase shift using processed control signal |
US7234069B1 (en) | 2004-03-12 | 2007-06-19 | Altera Corporation | Precise phase shifting using a DLL controlled, multi-stage delay chain |
US6980042B2 (en) * | 2004-04-05 | 2005-12-27 | Micron Technology, Inc. | Delay line synchronizer apparatus and method |
WO2005106888A1 (en) * | 2004-04-29 | 2005-11-10 | Koninklijke Philips Electronics N.V. | Multiple data rate ram memory controller |
US7126399B1 (en) | 2004-05-27 | 2006-10-24 | Altera Corporation | Memory interface phase-shift circuitry to support multiple frequency ranges |
US7123051B1 (en) | 2004-06-21 | 2006-10-17 | Altera Corporation | Soft core control of dedicated memory interface hardware in a programmable logic device |
US7254379B2 (en) * | 2004-07-09 | 2007-08-07 | Silicon Storage Technology, Inc. | RF receiver mismatch calibration system and method |
US7065001B2 (en) * | 2004-08-04 | 2006-06-20 | Micron Technology, Inc. | Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM |
US7660187B2 (en) * | 2004-08-04 | 2010-02-09 | Micron Technology, Inc. | Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM |
US20060044032A1 (en) * | 2004-08-24 | 2006-03-02 | Tyler Gomm | Delay-lock loop and method having high resolution and wide dynamic range |
US7221202B1 (en) * | 2004-09-15 | 2007-05-22 | Cypress Semiconductor Corporation | Delay-locked loop with reduced susceptibility to false lock |
TWI310633B (en) * | 2005-08-31 | 2009-06-01 | Via Tech Inc | Clock loop circuit with community counters and metohd thereof |
KR100810070B1 (ko) * | 2005-09-29 | 2008-03-06 | 주식회사 하이닉스반도체 | 지연고정루프 |
US7525363B2 (en) * | 2006-09-01 | 2009-04-28 | Via Technologies, Inc. | Delay line and delay lock loop |
US7932756B2 (en) * | 2007-08-01 | 2011-04-26 | Texas Instruments Incorporated | Master slave delay locked loops and uses thereof |
KR101022675B1 (ko) * | 2008-06-04 | 2011-03-22 | 주식회사 하이닉스반도체 | 반도체 소자 |
CN103019303B (zh) * | 2012-12-26 | 2016-02-10 | 上海新储集成电路有限公司 | 时序路径上保持时间的调节装置与方法 |
JP6183225B2 (ja) | 2014-01-16 | 2017-08-23 | 富士通株式会社 | タイミング調整回路、クロック生成回路、及びタイミング調整方法 |
US10048357B2 (en) | 2015-06-15 | 2018-08-14 | Microsoft Technology Licensing, Llc | Time-of-flight (TOF) system calibration |
US10552169B2 (en) | 2017-03-17 | 2020-02-04 | Sandisk Technologies Llc | On-die signal calibration |
US10347307B2 (en) * | 2017-06-29 | 2019-07-09 | SK Hynix Inc. | Skew control circuit and interface circuit including the same |
CN109831206B (zh) * | 2019-02-13 | 2023-06-27 | 芯原微电子(上海)股份有限公司 | 延迟锁定环及延迟锁定方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5173617A (en) * | 1988-06-27 | 1992-12-22 | Motorola, Inc. | Digital phase lock clock generator without local oscillator |
US5889436A (en) * | 1996-11-01 | 1999-03-30 | National Semiconductor Corporation | Phase locked loop fractional pulse swallowing frequency synthesizer |
US6044122A (en) * | 1997-01-23 | 2000-03-28 | Ericsson, Inc. | Digital phase acquisition with delay locked loop |
US6125157A (en) * | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
KR100264077B1 (ko) * | 1997-11-21 | 2000-08-16 | 김영환 | 반도체 소자의 클럭보상장치 |
KR100305646B1 (ko) * | 1998-05-29 | 2001-11-30 | 박종섭 | 클럭보정회로 |
US6140854A (en) * | 1999-01-25 | 2000-10-31 | Motorola, Inc. | System with DLL |
-
2000
- 2000-01-26 TW TW089101270A patent/TW439363B/zh not_active IP Right Cessation
-
2001
- 2001-01-22 US US09/766,952 patent/US6400197B2/en not_active Expired - Lifetime
- 2001-01-23 DE DE10102887A patent/DE10102887B4/de not_active Expired - Lifetime
- 2001-01-25 JP JP2001017676A patent/JP3737701B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005046364A1 (de) * | 2005-09-28 | 2007-04-05 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit reduzierter Anzahl von Adressanschlüssen |
Also Published As
Publication number | Publication date |
---|---|
JP2001268062A (ja) | 2001-09-28 |
US6400197B2 (en) | 2002-06-04 |
US20010009385A1 (en) | 2001-07-26 |
TW439363B (en) | 2001-06-07 |
DE10102887B4 (de) | 2006-01-05 |
JP3737701B2 (ja) | 2006-01-25 |
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