DE10065664A1 - Integrierte Halbleiterspeicheranordnung - Google Patents

Integrierte Halbleiterspeicheranordnung

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Abstract

Die Erfindung betrifft eine integrierte ferroelektrische oder DRAM-Halbleiterspeicheranordnung mit je einem Auswahltransistor (2, 3) und einem vom Auswahltransistor (2, 3) ansprechbaren Kondensatormodul (10, 20) pro Speicherzelle, wobei die Kondensatormodule (10, 20) aufeinanderfolgender Speicherzellen abwechselnd auf der Vorder- und Rückseite (V, R) einer Substratscheibe (1) gebildet sind.

Description

Für die Funktionalität sowie die Zuverlässigkeit ferroelek­ trischer Speicher (FeRAMs) und DRAM mit hoher Dielektrizi­ tätskonstanten (ε) ist die Größe der umschaltbaren Polarisa­ tion bzw. die auf den Kondensatorplatten speicherbare Ladung von entscheidender Bedeutung. Die durch diese Polarisation oder Ladung beim Lesen verursachte Spannung auf der Bitlei­ tung (BL) darf einen für das Produkt spezifizierten Minimal­ wert nicht unterschreiten. Im einfachsten Fall ist eine Er­ höhung des BL-Signals durch eine Vergrößerung der Kondensa­ torfläche zu erreichen. Dies geht jedoch mit einer Vergröße­ rung der Chipfläche einher.
Es wurde bereits versucht, das BL-Signal durch eine geeigne­ te Wahl des Dielektrikums bzw. Ferroelektrikums (hohe Die­ lektrizitätskonstante ε), eine Verringerung der Dicke des Dielektrikums sowie mit Designoptimierungen (niedrige BL- Kapazität) zu erreichen. Diesen Wegen sind jedoch technolo­ gische Grenzen gesetzt, und deshalb wird zumeist eine Ver­ größerung der Kondensatorfläche auf Lasten der Packungsdich­ te verfolgt.
Es ist Aufgabe der Erfindung eine integrierte ferroelektri­ sche oder DRAM-Halbleiterspeicheranordnung so anzugeben, dass für jede Speicherzelle eine vergrößerte Kondensatorflä­ che zur Verfügung steht und damit eine Erhöhung der um­ schaltbaren Polarisation bzw. der auf den Kondensatorplatten speicherbaren Ladung zur Vergrößerung des BL-Signals ohne eine Verringerung der Packungsdichte der Speicherzellen zu ermöglichen.
Diese Aufgabe wird anspruchsgemäß gelöst.
Gemäß einem wesentlichen Aspekt der Erfindung wird jedes zweite Kondensatormodul auf der Scheibenrückseite gebildet, wodurch die Kondensatoren eine größere Fläche belegen kön­ nen. Dies wirkt sich effektiv auf die Vergrößerung der ent­ sprechenden Lesesignal aus.
Durch die Einbeziehung der Scheibenrückseite lässt sich eine effektivere Ausnutzung der Chipfläche erreichen. Die Konden­ satorfläche kann somit ohne Verlust an Chipfläche größer ausgebildet werden als bei herkömmlichen Technologien, bei denen nur die Scheibenvorderseite genutzt wird. Durch das erhöhte BL-Signal kann die Zellengröße noch mehr verkleinert bzw. die Zuverlässigkeit des Speicherprodukts erhöht werden.
Die nachstehende Beschreibung beschreibt anhand der beilie­ genden Zeichnung eine bevorzugte Ausführungsform einer er­ findungsgemäßen integrierten ferroelektrischen oder DRAM- Halbleiterspeicheranordnung.
Fig. 1a zeigt schematisch im Querschnitt einen Abschnitt einer erfindungsgemäßen ferroelektrischen oder DRAM-Halbleiterspeicheranordnung, und
Fig. 1b zeigt schematisch im Querschnitt einen vergrößer­ ten Ausschnitt des in Fig. 1 gezeigten Abschnitts der erfindungsgemäßen ferroelektrischen oder DRAM-Halbleiterspeicheranordnung, der in Fig. 1 mit einem Kreis b gekennzeichnet ist.
In dem in Fig. 1a dargestellten Querschnitt eines Abschnitts einer ferroelektrischen oder DRAM- Halbleiterspeicheranordnung liegen auf der Vorderseite V ei­ ner Substratscheibe 1 Isolator- bzw. Barriereschichten 101 und 102, in denen Elemente der ferroelektrischen oder DRAM- Halbleiterspeicheranordnung, wie (nicht gezeigte) Leiterbah­ nen, zum Beispiel Bitleitungen, Plugs 17, Speicherkondensa­ toren 10 und (nicht gezeigte) Auswahltransistoren, bei­ spielsweise durch einen CMOS-FEOL-Prozess gebildet sind.
Erfindungsgemäß liegt ein erster Kondensator 10 einer ersten Speicherzelle der Vorderseite V und der nächste Kondensator 20 der benachbarten Speicherzelle auf der Rückseite R der Substratscheibe 1. Die Herstellung der Kondensatoren von der Vorder- und Rückseite V, R kann entweder sequentiell oder durch parallele Bearbeitung beider Seiten V und R durchge­ führt werden.
Zur Bildung der Kondensatoren 20 auf der Rückseite R wird von der Rückseite R der Substratscheibe 1 her eine Vertie­ fung 4 mittels eines anisotropen Ätzprozesses geätzt. An­ schließend wird eine Barriereschicht 105 abgeschieden. Dann werden in den Vertiefungen 4 auf der Rückseite R Isolator­ schichten 103 und 104 und eine Halbleiterschicht 106 gebil­ det. In diesen Schichten 103 und 104 werden die Kondensato­ ren 20 und zu ihrer elektrischen Kontaktierung mit den von der Vorderseite V her gebildeten Auswahltransistoren Plugs 7 gebildet. Die Plugs 7 gehen durch die Barriereschicht 105 bis in die die CMOS-Auswahltransistoren enthaltende Schicht 101.
Eine gleichzeitig mit dieser Patentanmeldung eingereichte Patentanmeldung desselben Anmelders mit der Bezeichnung: "Verfahren zur Herstellung einer integrierten Halbleiter­ speicheranordnung", Aktenzeichen: 10585, hat als Gegenstand ein Verfahren zur Herstellung einer integrierten Halbleiter­ speicheranordnung, welches Details eines Herstellungsprozes­ ses von Speicherkondensatoren für ferroelektrische Speicher oder DRAM-Speicher auf der Scheibenrückseite beschreibt. Auch für den darin beschriebenen Herstellungsvorgang ist ausgeführt, dass die Kondensatoren auf der Vorder- und Rück­ seite der Substratscheibe entweder sequentiell oder durch eine parallele Bearbeitung beider Scheibenseiten hergestellt werden können, wobei bei der parallelen Bearbeitung beider Scheibenseiten möglichst viele Schichten und Elemente gleichzeitig auf beiden Scheibenseiten gebildet werden.
Der in Fig. 1b vergrößert dargestellte Ausschnitt b der Fig. 1a zeigt, dass die auf der Vorder- und Rückseite V, R der Scheibe 1 gebildeten und mit Auswahltransistoren 2 und 3 durch die Plugs 17 und 7 verbundenen Kondensatoren 10, 20 jeweils Kondensatorplatten 11, 13 bzw. 21, 23 und dazwi­ schenliegende dielektrische bzw. ferroelektrische Schichten 12 bzw. 22 aufweisen. Fig. 1b zeigt deutlich, dass durch die Ausbildung jedes zweiten Kondensators 20 auf der Scheiben­ rückseite R die Kondensatorfläche ohne Verlust an Chipfläche größer ausgebildet werden kann als bei herkömmlicher Techno­ logie, bei der nur die Scheibenvorderseite genutzt wird. Der auf der Vorderseite V gebildete Kondensator 10 erstreckt sich in seitlicher Richtung soweit, dass er den in der Halb­ leiterschicht 106 gebildeten Auswahltransistor 3 der nächst­ folgenden Speicherzelle überlappt. Ähnliches gilt für den von der Rückseite R her gebildeten Kondensator 20, der sich in seitlicher Richtung bis in die Nähe des nächstfolgenden von der Rückseite R her gebildeten Kondensators erstrecken kann.
Die vergrößerte Darstellung in Fig. 1b zeigt auch die zur Verbindung der Kondensatorplatten 11 bzw. 21 mit einem n+- Transistorbereich der in der Halbleiterschicht 106 liegenden Auswahltransistoren 2 und 3 gebildeten Plugs 17 bzw. 7, von denen der Plug 17 von der Vorderseite V und der Plug 7 von der Rückseite R der Substratscheibe 1 her gebildet ist. Wei­ tere Plugs 5 dienen zur Verbindung der jeweils anderen Tran­ sistorelektroden der Auswahltransistoren 2 und 3 mit einer (nicht gezeigten) Metallisierungsebene, die die Bitleitungen enthält.
Mit der erfindungsgemäßen Maßnahme, jeden zweiten Kondensa­ tor 20 auf der Rückseite der Substratscheibe 1 zu bilden, erhält man ein größeres Bitleitungssignal, was zu einer wei­ teren Flächenreduzierung der Zelle befähigt bzw. die Zuver­ lässigkeit des Speicherprodukts erhöht.
Bezugszeichenliste
1
Substratscheibe
2
,
3
Auswahltransistoren
4
Vertiefung in der Scheibenrückseite R
5
,
7
,
17
Plugs
10
,
20
Kondensatormodul
11
,
12
,
13
;
21
,
22
,
23
Kondensatorelektroden und dielektri­ sche Schichten
101
,
102
,
103
,
104
Isolator-/Barriereschichten
105
Barriereschicht
n+
Elektrodenbereich der Auswahltransi­ storen
2
,
3
R Scheibenrückseite
V Scheibenvorderseite
106
Halbleiterschicht

Claims (5)

1. Integrierte ferroelektrische oder DRAM- Halbleiterspeicheranordnung mit je einem Auswahltransistor (2, 3) und einem vom Auswahltransistor (2, 3) ansprechbaren Kondensatormodul (10, 20) pro Speicherzelle, dadurch gekennzeichnet, dass die Kondensatormodule (10, 20) aufeinanderfolgender Speicherzellen abwechselnd auf der Vorder- und Rückseite (V, R) einer Substratscheibe (1) gebildet sind.
2. Integrierte ferroelektrische oder DRAM- Halbleiterspeicheranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die auf der Rückseite (R) der Substratscheibe (1) ge­ bildeten Kondensatormodule (20) in einer Isolierschicht (14) liegen, die in einer in der Rückseite der Substratscheibe (1) gebildeten Vertiefung (4) gebildet ist und die Kondensa­ toren vor dem Einfluß nachfolgender Prozesse schützt.
3. Integrierte ferroelektrische oder DRAM- Halbleiterspeicheranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Auswahltransistoren (2, 3) der Speicherzellen durch einen CMOS-Prozess von der Vorderseite (V) der Substrat­ scheibe (1) gebildet sind.
4. Integrierte ferroelektrische oder DRAM- Halbleiterspeicheranordnung nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, dass sich die auf der Vorderseite (V) der Substratscheibe (1) gebildeten Kondensatormodule (10) in Lateralrichtung so weit erstrecken, dass sie einen Auswahltransistor (3) der benachbarten Speicherzelle teilweise überlappen.
5. Integrierte ferroelektrische oder DRAM- Halbleiterspeicheranordnung nach einem der vorangehenden An­ sprüche, dadurch gekennzeichnet, dass auf der Rückseite (R) der Substratscheibe (1) gebildete Plugs (7) einen Elektrodenbereich (n+) des zugehörigen Aus­ wahltransistors (3) elektrisch mit einer zum Auswahltransi­ stor (3) hin weisenden Kondensatorplatte (21) des auf der Rückseite der Substratscheibe (1) liegenden Kondensatormo­ duls (20) verbinden.
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