DE10041748A1

DE10041748A1 - SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren

Info

Publication number: DE10041748A1
Application number: DE10041748A
Authority: DE
Inventors: Joern Luetzen; Bernhard Sell
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2000-08-27
Filing date: 2000-08-27
Publication date: 2002-03-14
Also published as: EP1187191A3; US6633061B2; EP1187191A2; US20020042169A1; TW518753B

Abstract

Die vorliegende Erfindung betrifft ein SOI-Substrat (1, 2, 3) sowie eine darin ausgebildete Halbleiterschaltung (AT, C, K) und dazugehörige Herstellungsverfahren, bei dem unter Verwendung einer Multilayer-Barrierenschicht (2) mit einer Potentialbarriere und einer Diffusionsbarriere eine Diffusion von Verunreinigungen zuverlässig zwischen Elementschichten (1, 3) verhindert wird. Auf diese Weise können Halbleiterschaltungen mit kleineren Strukturgrößen und höherer Integrationsdichte realisiert werden.

Description

Die vorliegende Erfindung bezieht sich auf ein SOI-Substrat sowie eine darin ausgebildete Halbleiterschaltung und dazuge hörige Herstellungsverfahren und insbesondere auf ein SOI- Substrat mit einer speziellen Multilayer-Barrierenschicht zur Realisierung einer Vielzahl von Elementschichten.

SOI-Substrate (silicon on insulator) werden als Ausgangsmate rial auf dem Gebiet der Halbleitertechnik seit langer Zeit verwendet. Der Vorteil bei der Verwendung von derartigen SOI- Substraten liegt einerseits in einer verbesserten Unempfind lichkeit gegenüber Strahlungseinflüssen (silicon on saphire) und der Möglichkeit für den Einsatz von geringeren Spannungen als sie bei herkömmlichen, Siliziumsubstraten verwendet werden können. Insbesondere bei der Herstellung von Halbleiterschal tungen mit Halbleiterelementen in unterschiedlichen Element schichten, wie sie beispielsweise aus der Druckschrift US 5,508,219 anhand eines SOI-DRAMs beschrieben ist, ergeben sich beim Einsatz neuartiger Materialien oftmals Probleme da hingehend, dass auf Grund einer Inkompatibilität mit dem Halbleitermaterial des SOI-Substrats die charakteristischen Eigenschaften der Halbleiterelemente gestört bzw. verschlech tert werden.

Der Erfindung liegt daher die Aufgabe zu Grunde ein SOI- Substrat, ein dazugehöriges Herstellungsverfahren sowie eine darin ausgebildete Halbleiterschaltung mit dazugehörigem Her stellungsverfahren zu schaffen, bei dem auf einfache und kos tengünstige Weise eine gegenseitige Störung auf Grund der verwendeten Materialien verhindert wird.

Erfindungsgemäß wird diese Aufgabe hinsichtlich des SOI- Substrats durch die Merkmale des Patentanspruchs 1, hinsichtlich des dazugehörigen Herstellungsverfahrens durch die Maß nahmen des Patentanspruchs 8, hinsichtlich der darin ausge bildeten Halbleiterschaltung durch die Merkmale des Patentan spruchs 13 und hinsichtlich des dazugehörigen Herstellungs verfahrens durch die Maßnahmen des Patentanspruchs 15 gelöst.

Insbesondere durch die Verwendung einer Isolationsschicht, welche eine Multilayer-Barrierenschicht mit einer Potential barriere und einer Diffusionsbarriere aufweist, verhindert das erfindungsgemäße SOI-Substrat nicht nur zuverlässig das Auftreten von Leckströmen, sondern ermöglicht auch den Ein satz neuer Materialien zum Ausbilden von Halbleiterelementen in einer weiteren Elementschicht des Halbleitersubstrats. Insbesondere eine Diffusion von Verunreinigungen bzw. Elemen ten der neuen Materialien in eine der Elementschichten kann somit zuverlässig verhindert werden, wodurch die Halbleiter elemente entkoppelt bzw. nicht gestört werden.

Vorzugsweise besteht die Multilayer-Barrierenschicht aus ei ner Vielzahl von verschiedenen Isolationsschichten, welche unterschiedliche Potential- und Diffusionsbarrieren aufwei sen. Sie kann jedoch auch aus zumindest einer Isolations schicht und zumindest einer leitenden Schicht bestehen, wo durch sich spezielle Halbleiterschaltungen wesentlich verbes sern bzw. vereinfachen lassen.

Durch Verwendung einer isolierenden Schicht, einer halblei tenden Schicht oder einer leitenden Schicht für die weitere Elementschicht bzw. Trägerschicht kann für jedes Anwendungs gebiet ein optimales SOI-Substrat geschaffen werden.

Vorzugsweise besitzt die Multilayer-Barrierenschicht ferner eine Thermo-Kompensationsschicht, wodurch die bei einer Tem peraturbehandlung auftretenden Spannungen insbesondere bei Verwendung von unterschiedlichen Materialien ausgeglichen werden können.

Eine in einem derartigen SOI-Substrat ausgebildete Halblei terschaltung besteht vorzugsweise aus einem ersten und zwei ten Halbleiterelement, welche in der ersten und zweiten Ele mentschicht ausgebildet sind und über eine leitende Diffusi onsbarrierenschicht elektrisch miteinander verbunden sind. Auf diese Weise kann eine Ausdiffusion von inkompatiblen Ma terialien über die notwendigen Anschlussbahnen verhindert werden, wodurch eine gegenseitige negative Beeinflussung der Elemente in den unterschiedlichen Elementschichten während eines Herstellungsprozesses oder in Betrieb verhindert werden kann.

Die Halbleiterschaltung kann beispielsweise eine DRAM- Speicherschaltung darstellen, wobei die Halbleiterelemente in der ersten Elementschicht Auswahltransistoren und die Halb leiterelemente in der zweiten Elementschicht Grabenkondensa toren darstellen. Bei derartigen Halbleiterschaltungen können bisher nicht erreichte Integrationsdichten auf Grund des Einsatzes von nunmehr möglichen neuen Materialien realisiert werden, wodurch sich eine Speicherkapazität pro Chipfläche wesentlich vergrößert.

In den weiteren Ansprüchen sind weitere vorteilhafte Ausge staltungen der Erfindung gekennzeichnet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie len unter Bezugnahme auf die Zeichnung näher beschrieben.

Es zeigen:

Fig. 1A bis 1C vereinfachte Schnittansichten des erfin dungsgemäßen SOI-Substrats zur Veranschaulichung von dazuge hörigen Herstellungsschritten,

Fig. 2A bis 2N vereinfachte Schnittansichten zur Veran schaulichung eines Herstellungsverfahrens einer DRAM- Speicherzelle gemäß einem ersten Ausführungsbeispiel;

Fig. 3A bis 3L vereinfachte Schnittansichten zur Veran schaulichung eines Herstellungsverfahrens einer DRAM- Speicherzelle gemäß einem zweiten Ausführungsbeispiel;

Fig. 4A und 4B vereinfachte Schnittansichten zur Veran schaulichung eines Herstellungsverfahrens für einen Kontakt anschluss der in Fig. 2N dargestellten DRAM-Speicherzelle; und

Fig. 5 ein Ersatzschaltbild der in Fig. 4B dar gestellten DRAM-Speicherzelle.

Fig. 1A bis 1C zeigen vereinfachte Schnittansichten von wesentlichen Verfahrensschritten bei der Herstellung des er findungsgemäßen SOI-Substrats. Das Verfahren entspricht hier bei einem Herstellungsverfahren für herkömmliche SOI- Substrate, weshalb auf eine detaillierte Beschreibung von herkömmlichen Verfahrensschritten nachfolgend verzichtet wird.

Gemäß Fig. 1A wird zunächst ein erster Wafer bzw. Trägerwa fer (support wafer) W1 mit zumindest einem Teil einer Multi layer-Barrierenschicht 2 versehen. Genauer gesagt wird bei spielsweise gemäß Fig. 1A eine SiO₂-Schicht 2A abgeschieden oder thermisch ausgebildet, welche im Wesentlichen als Poten tialbarriere und somit zur elektrischen Isolation dient. Dar auf wird anschließend eine elektrisch isolierende Diffusions barrierenschicht 2B ausgebildet, die beispielsweise aus einer Si₃N₄-Schicht besteht. Diese Diffusionsbarrierenschicht 2B dient neben ihrer isolierenden Funktion im Wesentlichen als Diffusionsbarriere zur Verhinderung einer Diffusion von Ver unreinigungen wie sie beim Einsatz von neuartigen Materialien auftreten. Anschließend wird die bereits ausgebildete Multi layer-Barrierenschicht noch mal oxidiert oder eine Oxid schicht abgeschieden, wodurch die weitere SiO₂-Schicht 2A auf dem Trägerwafer W1 ausgebildet wird.

Ferner wird ein zweiter Wafer W2 (donar wafer) zur Ausbildung einer Abspalt-Grenzschicht 3S beispielsweise mit einer H- Implantation versehen und darüber hinaus an seiner Oberfläche oxidiert bzw. mit einer dünnen SiO₂-Schicht 2A versehen. Vor zugsweise bestehen die Wafer W1 und W2 aus einem Halbleiter substrat wie Si, wobei jedoch auch jedes andere Halbleiterma terial verwendet werden kann.

Gemäß Fig. 1B wird in einem nachfolgenden Verfahrensschritt der erste (Träger-)Wafer W1 mit dem zweiten Wafer W2 an sei nen oxidierten Oberflächen mittels bekannter Waferbonding verfahren verbunden. Insbesondere auf Grund der Verwendung von gleichen Isolationsschichten 2A am ersten Wafer W1 und am zweiten Wafer W2 ergibt sich dadurch eine sehr einfache und stabile Verbindung.

Gemäß Fig. 1C erfolgt die Trennung des oberen Teils 3* des Halbleitersubstrates 3 mittels einer thermischen Behandlung, die dazu führt, dass der Wafer entlang der implantierten Abspalt-Grenzschicht (vorzugsweise Wassserstoff) ab platzt/gespalten wird. Auf diese Weise erhält man das in Fig. 1C dargestellte verbleibende SOI-Substrat mit seiner ers ten Halbleiterschicht bzw. Elementschicht 3, seiner Multilay er-Barrierenschicht 2 und der zweiten Elementschicht bzw. Trägerschicht 1. Auf Grund der speziellen Zusammensetzung der Multilayer-Barrierenschicht aus Schichten, welche eine Diffu sionsbarriere darstellen und Schichten, welche eine Potenti albarriere darstellen, können nunmehr auch inkompatible Mate rialien bei der Herstellung von Halbleiterschaltungen verwen det werden.

Derartige neue Materialien sind beispielsweise für den Ein satz von Dielektrika Al₂O₃, TiO₂, Ta₂O₅, ZrO₂, HfO₂, La₂O₃, ZrSi_xO_y, HfSi_xO_y. Als Barrieren bzw. Elektrodenschichten kön nen darüber hinaus nunmehr TiN, WN, TaN usw. verwendet wer den. Ferner können als Elektrodenschichten Ti, W, Ta, Si (dotiert mit beispielsweise B, P, As, usw.), TaSiN, TiSi, TaSi, CoSi, MoSi, WSi_x, WSi_xN_y, PT, Ru, RuO und Ir verwendet werden. Die vorstehend genannten Materialien sind lediglich Beispie le, wobei sich jedoch die vorliegende Erfindung nicht auf diese beschränkt. Auf Grund der verwendeten Multilayer- Barrierenschicht 2 ergibt sich jedoch eine vollständige e lektrische und materialtechnische Trennung der beiden Ele mentschichten 1 und 3, weshalb darin ausgebildete Halbleiter elemente keinerlei Beeinflussung durch die üblicherweise po tentiell störenden neuen Materialien erfahren.

Ferner kann die Multilayer-Barrierenschicht 2 eine nicht dar gestellte leitende, halbleitende oder isolierende Thermo- Kompensationsschicht aufweisen, wodurch die bei Verwendung von unterschiedlichen Substratmaterialien auftretenden (Wär me-)Spannungen ausgeglichen werden können.

Gemäß Fig. 1A bis 1C wurde für den ersten Wafer W1 ein Halbleiterwafer mit einem Halbleitersubstrat 1 als Träger schicht verwendet. Die Erfindung ist jedoch nicht darauf be schränkt und bezieht sich vielmehr auch auf derartige Wafer, bei denen die Trägerschicht bzw. Elementschicht 1 aus einem leitenden, einem halbleitenden oder einem isolierenden Mate rial besteht. In gleicher Weise beschränkt sich das erfin dungsgemäße SOI-Substrat auch nicht auf eine rein isolierende Multilayer-Barrierenschicht 2, sondern umfasst Multilayer- Barrierenschichten, welche beispielsweise aus einer später beschriebenen Isolationsschicht und einer leitenden Schicht bestehen.

Fig. 2A bis 2N zeigen vereinfachte Schnittansichten zur Veranschaulichung von Verfahrensschritten zur Herstellung ei ner Halbleiterschaltung gemäß einem ersten Ausführungsbei spiel. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder ähnliche Schichten, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.

Gemäß Fig. 2A wird beispielsweise als SOI-Substrat ein Aus gangsmaterial mit einer 10 nm dicken Oxidschicht 2A, einer 100 nm dicken Nitridschicht 2B und einer 100 nm dicken Oxid schicht 2A ausgegangen, auf der sich eine 400 nm dicke Si- Schicht als erste Elementschicht 3 befindet und gemeinsam mit der Trägerschicht bzw. der zweiten Elementschicht 1 das Aus gangsmaterial darstellt. Zur Realisierung einer insbesondere der Multilayer-Barrierenschicht 2 entsprechenden Maske wird auf das SOI-Substrat eine Maskenschicht 4 aufgebracht, die gemäß Fig. 2A aus einer sehr dünnen Oxidationsschicht 4A, einer Pad-Nitridschicht 4B, einer Borsilikatglas-Schicht (BSG) 4C, einer Nitridschicht 4D und einer Poly-Hartmaske 4E besteht. Es sei darauf hingewiesen, dass bei Verwendung von anderen SOI-Substraten entsprechend andere Maskenschichten 4 verwendet werden müssen.

Gemäß Fig. 2B wird nachfolgend in einem herkömmlichen litho grafischen Verfahren eine Struktur für einen Graben 5 ausge bildet und beispielsweise mit einem Plasmaätzverfahren die Poly-Hartmaskenschicht 4E geätzt. Anschließend erfolgt ein Entfernen des Resists mit einer nachfolgenden Plasmaätzung der Nitridschicht 4D, der Borsilikatglas-Schicht 4C, der Nit ridschicht 4B und der Oxidschicht 4A. Unter Verwendung der Nitridschicht 4D als Maske wird nunmehr beispielsweise mit tels Plasmaätzen die 400 nm dicke Si-Schicht bzw. erste Ele mentschicht 3 geätzt und ferner die Oxidschicht 2A, die Nit ridschicht 2B und die Oxidschicht 2A der Multilayer-Barri erenschicht 2 entfernt. Gemäß Fig. 2C wird anschließend an den Wänden der Gräben 5 eine ca. 10 nm dicke Si₃N₄-Schicht 6 als Nitridliner abgeschieden, der sowohl als Ätzmaske als auch als Diffusionsbarriere für spätere Verfahrensschritte wirkt. Ferner wird vorzugsweise durch ein anisotropes Ätzver fahren die an den horizontalen Flächen abgeschiedene Nitrid schicht 6 wieder entfernt. Gemäß Fig. 2D wird nunmehr der eigentliche tiefe Graben 5 in die Trägerschicht 1 bzw. weite re Elementschicht geätzt und gemäß Fig. 2E die verbliebene BSG-Schicht 4C entfernt.

Gemäß Fig. 2F kann optional in einem nachfolgenden Schritt ein unterer Bereich des Grabens 5 unter Verwendung der Si₃N₄- Schicht 6 als Maske aufgeweitet werden, wodurch sich bei spielsweise eine Vergrößerung einer Kapazität eines Graben kondensators realisieren lässt. Vorzugsweise erfolgt dieses Erweitern mittels eines Nassätzverfahrens.

Die Dotierung des Substrates im Bereich um den unteren Teil des Grabens erfolgt vorzugsweise mittels Gasphasendotierung (GPD). Andere Verfahren können zum Einsatz kommen.

Gemäß Fig. 2G wird nunmehr ein Kondensatordielektrikum 7 an der Oberfläche des Grabens 5 ausgebildet, wobei beispielswei se oxidiertes Nitrid verwendet werden kann. Vorzugsweise kön nen für dieses Dielektrikum jedoch nunmehr auch Materialien verwendet werden, die bisher als inkompatibel zu herkömmli chen Siliziumprozessen galten, wie z. B. die vorstehend ge nannten Dielektrika und insbesondere Dielektrika mit hoher relativer Dielektrizitätskonstante. Auf Grund des verwendeten SOI-Substrats mit seiner als Potentialbarriere und Diffusi onsbarriere wirkenden Multilayer-Barrierenschicht 2 können derartige Materialien nunmehr nicht länger von der Element schicht 1 in die Elementschicht 3 gelangen.

Gemäß Fig. 2H wird nach Ausbildung einer nicht dargestellten vergrabenen Platte als Gegenelektrode eine innere Elektroden schicht 8 im Graben 5 ausgebildet und bis zu einer vorbe stimmten Höhe innerhalb der Multilayer-Barrierenschicht 2 eingesenkt. Während bisher vorzugsweise Polysilizium mit sei nen relativ hohem spezifischen Widerstand als Elektrodenmate rial verwendet wurde, können nunmehr neue Elektrodenmateria lien verwendet werden, die eine hohe Leitfähigkeit besitzen und darüber hinaus hervorragende Fülleigenschaften aufweisen Auch bei sehr kleinen Strukturgrößen und sehr tiefen Gräben erhält man dadurch in der weiteren Elementschicht 1 ausgebil dete Halbleiterelemente bzw. Grabenkondensatoren.

Gemäß Fig. 21 wird anschließend eine leitende Diffusionsbar rierenschicht 9 zum Anschließen der Elektrodenschicht 8 und zum Verhindern einer Diffusion von Verunreinigungen in die erste Elementschicht 3 ausgebildet und bis zu einer vorbe stimmten Tiefe innerhalb der ersten Elementschicht 3 einge senkt.

Gemäß Fig. 2J wird anschließend das Kondensatordielektrikum 7 und die als Diffusionsbarrierenschicht 6 wirkende Si₃N₄- Schicht 6 entfernt. Auf Grund der Tatsache, dass der in der weiteren Elementschicht 1 ausgebildete Grabenkondensator nun mehr mit der leitenden Diffusionsbarrierenschicht 9 abge schlossen ist, können weiterhin keinerlei Verunreinigungen aus dem unteren Bereich des SOI-Substrats in die erste Ele mentschicht 3 gelangen und dort zu Verschlechterungen oder Störungen führen.

Zur Herstellung eines optimalen Kontakts wird gemäß Fig. 2K eine sogenannte BS-Implantation (buried strap) durchgeführt und eine ca. 500 nm dicke Polysiliziumschicht abgeschieden, wobei auch größere Gräben komplett gefüllt werden. Anschlie ßend erfolgt eine BS-Polysilizium-Rückätzung zu Realisierung einer BS-Polyschicht 10, die ca. 50 nm unterhalb der Si- Oberfläche bzw. der Oxidschicht 4A liegt.

Gemäß Fig. 2L werden anschließend mittels eines lithografi schen Verfahrens die aktiven Bereiche festgelegt und vorzugs weise über ein Trockenätzverfahren flache Grabenisolierungen 11 (STI, shallow trench Isolation) ausgebildet. Beispielswei se wird die STI-Grabenisolierung 11 mittels einer Oxidation, einer nachfolgenden Nitridabscheidung und einer darauf fol genden TEOS-Abscheidung ausgebildet, wobei mittels eines che misch-mechanischen Polierverfahrens das abgeschiedene TEOS- Oxid teilweise wieder entfernt wird. Abschließend wird die verbleibende Nitrid-Maskenschicht 4B entfernt.

Gemäß Fig. 2M werden anschließend sogenannte VT-Implanta tionen zum Anpassen der jeweiligen Einsatzspannungen durchge führt und ein Gate-Dielektrikum abgeschieden oder eine Oxida tion durchgeführt. Grundsätzlich kann jedoch auch die ver bleibende Oxidationsmaskenschicht 4A verwendet werden. Zur Realisierung von ersten Halbleiterelementen in der ersten Elementschicht 3 erfolgt nachfolgend eine Abscheidung einer Gateschicht 12 sowie einer Gate-Isolationsschicht 13 mit nachfolgender Strukturierung und Implantation von dazugehöri gen Source/Draingebieten und dem nachfolgenden Ausbilden von Spacern 14. Auf eine detaillierte Beschreibung der Herstel lungsschritte für die Halbleiterelemente AT wird an dieser Stelle verzichtet, da es sich im Wesentlichen um herkömmliche Prozesse handelt.

Fig. 2N zeigt eine vereinfachte Schnittansicht der auf diese Weise im erfindungsgemäßen SOI-Substrat ausgebildeten DRAM- Speicherzelle, wobei die in der ersten Elementschicht 3 aus gebildeten Halbleiterelemente bzw. Auswahltransistoren AT in einer Isolationsschicht 15 eingebettet und über eine Metalli sierungsschicht 17 und Kontaktlöcher 16 angeschaltet sind.

Auf diese Weise können insbesondere bei Verwendung von neuar tigen Materialien weitere shrinks durchgeführt werden, welche zu kleineren Geometrien führen, wobei weiterhin ein niedri ger Reihenwiderstand bei den Grabenfüllschichten realisiert ist. Auf Grund der verwendeten Multilayer-Barrierenschicht 2 werden insbesondere bei der Herstellung von DRAM- Speicherzellen keine Isolationskrägen (collar) benötigt, da die Multilayer-Barrierenschicht 2 vertikale Leckströme zuver lässig verhindert. In gleicher Weise gelangen keinerlei Ver unreinigungen von der ersten Elementschicht 3 in die weiteren Elementschichten 1, wodurch sich die charakteristischen Ei genschaften sowohl der Auswahltransistoren AT als auch der Grabenkondensatoren C verbessern. In gleicher Weise verhin dert die nicht leitende Diffusionsbarrierenschicht 9 ein Aus diffundieren von eventuell inkompatiblen Materialien aus dem Grabenkondensator C in die erste Elementschicht 3, wodurch auch bei einer elektrisch leitenden Verbindung eine zuverläs sige Diffusionsbarriere geschaffen werden kann.

Fig. 3A bis 3L zeigen vereinfachte Schnittansichten zur Veranschaulichung von Herstellungsschritten einer DRAM-Spei cherzelle gemäß einem zweiten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen wiederum gleiche oder entsprechende Elemente bzw. Schichten, weshalb nachfolgend auf eine wieder holte Beschreibung verzichtet wird.

Gemäß Fig. 3A bis 3L besteht nunmehr das SOI-Substrat aus einer ersten Elementschicht 3, einer Multilayer-Barrieren schicht 2' und einer weiteren Elementschicht 1', wobei die weitere Elementschicht 1' nunmehr aus einem isolierenden Ma terial wie z. B. SiO₂ besteht. Ferner besteht gemäß dem zwei ten Ausführungsbeispiel die Multilayer-Barrierenschicht 2' aus einer elektrisch leitenden Diffusionsbarrierenschicht 2A' und einer elektrisch isolierenden Potentialbarrierenschicht 2B'. Die elektrisch leitende Diffusionsbarrierenschicht 2A' besteht beispielsweise wie die leitende Diffusionsbarrieren schicht 9 gemäß dem ersten Ausführungsbeispiel aus W, WN, o der WSi_x. Sie kann jedoch auch Ti-, TiSi-, Ta-, TaN-, TiN-, Pt-, Ru-, RuO-, Ir-, MO-, Co-, Ni-, Hf-, Zr-, NiSi-, MON-, HfN-, MOSi-, COSi-, TaSi-, Au-, Ag-, Cu-, Al-, WSiN-, C, Fe, oder Verbindungen aus diesen Materialien als Material aufwei sen. Für den Fall, dass ein leitendes Material verwendet wird, welches keine Diffusionsbarriere darstellt, können zu sätzlich weitere Schichten als Diffusionsbarrierenschichten vorgesehen werden. In gleicher Weise kann an Stelle des iso lierenden Materials für die weitere Elementschicht 1' auch ein elektrisch leitendes oder halbleitendes Material verwen det werden.

Gemäß Fig. 3A wird wiederum eine dem SOI-Substrat entspre chende Maskenschicht 4' mit ihren Teilschichten 4A, 4B und 4C ausgebildet und anschließend Gräben S sowie eine Diffusions barrierenschicht 6 an den Grabenwänden ausgebildet.

Gemäß Fig. 3B bis 3D wird anschließend unter Verwendung der Maskenschicht 4' der Graben 5 bis in die weitere Element schicht 1' hinein ausgebildet und optional im unteren Bereich beispielsweise zur Vergrößerung einer Kapazität aufgeweitet. Auf eine detaillierte Beschreibung wird nachfolgend verzich tet, da sie im Wesentlichen den Schritten gemäß dem ersten Ausführungsbeispiel entsprechen.

Da jedoch beim zweiten Ausführungsbeispiel eine isolierende weitere Elementschicht 1' sowie eine Multilayer-Barrieren schicht mit einer leitenden Diffusionsbarrierenschicht 2A' verwendet wird, erfolgt im Verfahrensschritt gemäß Fig. 3E eine Abscheidung einer elektrisch leitenden oder metallischen Elektrode E, die im Wesentlichen eine Außenelektrode des Gra benkondensators darstellt.

Gemäß Fig. 3F bis 3L werden nach Absenken der elektrisch leitenden Außenelektrode E anschließend entsprechend zu den Fig. 2G bis 2N wiederum ein Kondensatordielektrikum 7, ei ne Innenelektrode 8, eine leitende Diffusionsbarrierenschicht 9, eine BS-Polysiliziumschicht 10, eine STI-Grabenisolation 11 und die dazugehörigen Auswahltransistoren AT ausgebildet. Da die dazugehörigen Herstellungsschritte im Wesentlichen den Herstellungsschritten gemäß Fig. 2 entsprechen, wird nach folgend auf eine wiederholte Beschreibung verzichtet. Insbe sondere auf Grund der Verwendung einer Multilayer- Barrierenschicht 2 mit einer Potentialbarriere und einer Dif fusionsbarriere sowie einer leitenden Diffusionsbarrieren schicht 9 zum Verhindern einer Diffusion von Verunreinigungen zwischen der ersten und zweiten Elementschicht 1' und 3 kön nen nunmehr Halbleiterschaltungen entworfen werden, die bis zu Größenordnungen kleiner 100 nm skalierbar sind.

Fig. 4A und 4B zeigen vereinfachte Schnittansichten zur Veranschaulichung von Herstellungsschritten für einen Kon taktanschluss einer DRAM-Speicherzelle gemäß dem ersten Aus führungsbeispiel. Gleiche Bezugszeichen bezeichnen wiederum gleiche Elemente bzw. Schichten, weshalb nachfolgend auf eine wiederholte Beschreibung verzichtet wird.

Gemäß Fig. 4A und 4B sind zur Realisierung einer Kontak tierung der nicht dargestellten Außenelektrode des Speicher kondensators C keine weiteren Prozessschritte notwendig. Vielmehr kann der Kontakt K gleichzeitig mit den Grabenkon densatoren C ausgebildet werden und unter Verwendung von ent sprechend angepassten Schichten bzw. einer entsprechend ange passten Grabenisolierung 11 sehr einfach hergestellt werden. Gemäß Fig. 4A und 48 wird hierbei sowohl das Kondensator dielektrikum 7 als auch die Diffusionsbarrierenschicht 6 vollständig aus dem erweiterten Graben für den Kontakt K ent fernt. Gemäß Fig. 4A und 4B besitzt der in einem vergrö ßerten tiefen Graben ausgebildete Kontakt K eine Diffusions barrierenschicht 9 und eine innere Elektrodenschicht 8. Er kann jedoch auch ausschließlich aus der leitenden Diffusions barrierenschicht 9 bestehen oder darüber hinaus eine nicht dargestellte BS-Polysiliziumschicht aufweisen. Auf diese Wei se erfolgt ein direkter Anschluss eines Halbleiterelements bzw. Grabenkondensators C in der weiteren Elementschicht 1 unter Verwendung des gleichen Prozesses.

Fig. 5 zeigt ein Ersatzschaltbild der in Fig. 4B darge stellten DRAM-Speicherzelle. Hierbei wird insbesondere durch die leitenden Diffusionsbarrierenschichten 9, die eine elekt rische Verbindung des Grabenkondensators C zum Kontakt K und zum Auswahltransistor AT ermöglicht, eine Diffusion von Ver unreinigungen zwischen der ersten Elementschicht 3 und der zumindest »einen weiteren Elementschicht 1 verhindert.

Auf diese Weise erhält man Halbleiterschaltungen, die unter Verwendung von neuartigen Materialien problemlos bis zu einer Strukturgröße von unterhalb 100 nm skalierbar sind. Insbeson dere bei Verwendung von Gräben zur Realisierung von Halblei terelementen in den weiteren Elementschichten entfallen somit parasitäre vertikale Transistoren, weshalb keinerlei Leck ströme zwischen diesen Bereichen auftreten und so beispiels weise eine Datenhaltezeit verbessert ist. Ferner erhöht sich die Leitfähigkeit im Graben, da durch Wegfall von bisher not wendigen Kragenisolationen ein höherer Querschnitt zur Verfü gung steht. Ferner verringert sich die Komplexität des Ge samtprozesses, da insbesondere bei der Herstellung von DRAM- Speicherzellen keine Kragenisolationen und vergrabenen Plat ten ausgebildet werden müssen. Ferner ist das vorstehend be schriebene Herstellungsverfahren kompatibel mit den verschie denen oberflächenvergrößernden Methoden wie z. B. HSG, Mesopo ren und der bereits beschriebenen Grabenaufweitung. Insbeson dere bei Verwendung eines leitenden Materials als erste Ele mentschicht erhält man eine höhere Kapazität, da auf der Sei te der Außenelektrode keine Verarmungszone entsteht.

Die vorliegende Erfindung wurde insbesondere anhand einer DRAM-Speicherzelle beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst vielmehr alle weiteren Halbleiter schaltungen, in denen Hableiterelemente in unterschiedlichen Elementbereichen bzw. Elementschichten angeordnet sind und die Verwendung von inkompatiblen Materialien angestrebt ist.

Claims

1. SOI-Substrat mit
einer ersten Elementschicht (3);
zumindest einer weiteren Elementschicht (1; 1'); und
zumindest einer Isolationsschicht (2; 2') zwischen den Ele mentschichten (1; 1', 3)
dadurch gekennzeichnet, dass die Isola tionsschicht (2; 2') eine Multilayer-Barrierenschicht mit ei ner Potentialbarriere und einer Diffusionsbarriere aufweist.

2. SOI-Substrat nach Patentanspruch 1, dadurch gekennzeichnet, dass die Multi layer-Barrierenschicht (2) eine Vielzahl unterschiedlicher Isolationsschichten (2A, 2B, 2C) aufweist.

3. SOI-Substrat nach Patentanspruch 2, dadurch gekennzeichnet, dass die Multi layer-Barrierenschicht (2) eine SiO₂/Si₃N₄/SiO₂-Schichtenfolge aufweist.

4. SOI-Substrat nach Patentanspruch 1, dadurch gekennzeichnet, dass die Multi layer-Barrierenschicht (2') zumindest eine Isolationsschicht (2B') und zumindest eine leitende Schicht (2A') aufweist.

5. SOI-Substrat nach Patentanspruch 4, dadurch gekennzeichnet, dass die Multi layer-Barrierenschicht (2') zumindest eine Ti-, TiSi-, Ta-, TaN-, TiN-, Pt-, Ru-, RuO-, Ir-, Mo-, Co-, Ni-, Hf-, Zr-, Ni- Si-, MoN-, HfN-, MoSi-, CoSi-, TaSi-, Au-, Ag-, Cu-, Al-, WSiN-, C, Fe, W-, WN- oder WSi_x-Schicht oder Verbindungen aus diesen Materialien als leitende Schicht (2A') aufweist.

6. SOI-Substrat nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass die weite ren Elementschichten eine isolierende Schicht (1'), oder eine halbleitende Schicht (1), oder eine leitende Schicht darstel len.

7. SOI-Substrat nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass die Multi layer-Barrierenschicht (2; 2') ferner eine Thermo-Kompensa tionsschicht aufweist.

8. Verfahren zur Herstellung eines SOI-Substrats mit einer Vielzahl von Elementschichten bestehend aus den Schritten:

a) Ausbilden einer Elementschicht (1) und zumindest eines Teils einer Multilayer-Barrierenschicht (2; 2') auf einem ersten Wafer (W1);
b) Ausbilden einer Abspalt-Grenzschicht (3S) und von zumin dest einem weiteren Teil der Multilayer-Barrierenschicht (2; 2') auf zumindest einem zweiten Wafer (W2);
c) Verbinden des ersten und zweiten Wafers (W1, W2) zum Ausbilden einer gemeinsamen Multilayer-Barrierenschicht (2; 2'), wobei die gemeinsame Multilayer-Barrierenschicht (2) ei ne Potential- und eine Diffusionsbarriere aufweist, und
d) Abspalten eines Teils (3*) des zumindest zweiten Wafers (W2) an der Abspalt-Grenzschicht (3S).

9. Verfahren nach Patentanspruch 8, dadurch gekennzeichnet, dass der erste und zweite Wafer (W1, W2) ein Halbleitersubstrat aufweisen, wobei in Schritt a) eine SiO₂/Si₃N₄/SiO₂-Schichtenfolge (2A, 2B, 2C) als Teil der Multilayer-Barrierenschicht (2) auf dem ersten Wafer (W1) ausgebildet wird, und in Schritt b) eine SiO₂-Schicht (2A) als weiterer Teil der Multilayer-Barrierenschicht (2) auf dem zweiten Wafer (W2) ausgebildet wird.

10. Verfahren nach Patentanspruch 8, dadurch gekennzeichnet, dass der erste Wafer (W1) ein isolierendes Substrat und der zweite Wafer (W2) ein Halbleitersubstrat aufweist, wobei in Schritt a) eine leitende Schicht/SiO₂-Schichtenfolge als Teil der Multi layer-Barrierenschicht (2) auf dem ersten Wafer (W1) ausge bildet wird, und in Schritt b) eine SiO₂-Schicht als Teil der Multilayer-Barrierenschicht (2) auf dem zweiten Wafer (W2) ausgebildet wird.

11. Verfahren nach Patentanspruch 10, dadurch gekennzeichnet, dass in Schritt a) eine Ti-, TiSi-, Ta-, TaN-, TiN-, Pt-, Ru-, RuO-, Ir-, Mo-, Co-, Ni-, Hf-, Zr-, NiSi-, MoN-, HfN-, MoSi-, CoSi-, TaSi-, Au-, Ag-, Cu-, Al-, WSiN-, C, Fe, W-, WN- oder WSi_x-Schicht oder Verbindungen aus diesen Materialien als leitende Schicht ausgebildet wird.

12. Verfahren nach einem der Patentansprüche 8 bis 11, dadurch gekennzeichnet, dass in Schritt c) das Verbinden des ersten und zweiten Wafers (W1, W2) mit einem Waferbondingverfahren durchgeführt wird.

13. Verfahren nach einem der Patentansprüche 8 bis 12, dadurch gekennzeichnet, dass das Ab spalten eines Teils (3*) des zumindest zweiten Wafers (W2) an der Abspalt-Grenzschicht (3S) mittels einer thermischen Be handlung durchgeführt wird.

14. Halbleiterschaltung in einem SOI-Substrat gemäß einem der Patentansprüche 1 bis 7, gekennzeichnet durch
zumindest ein erstes Halbleiterelement (AT), welches in der ersten Elementschicht (3)- ausgebildet ist; und
zumindest einem zweiten Halbleiterelement (C), welches in der zumindest zweiten Elementschicht (1, 1') ausgebildet ist, wo bei das erste und zweite Halbleiterelement (AT, C) über eine leitende Diffusionsbarrierenschicht (9) elektrisch miteinan der verbunden sind.

15. Halbleiterschaltung nach Patentanspruch 14, dadurch gekennzeichnet, dass es eine DRAM-Speicherzelle darstellt, wobei das zumindest eine erste Halbleiterelement einen Auswahltransistor (AT) und das zumin dest eine zweite Halbleiterelement einen Grabenkondensator (C) aufweist.

16. Verfahren zur Herstellung einer Halbleiterschaltung in einem SOI-Substrat gemäß einem der Patentansprüche 1 bis 7 mit den Schritten:

a) Ausbilden einer Maskenschicht (4; 4') entsprechend der. verwendeten Multilayer-Barrierenschicht (2; 2');
b) Ausbilden eines tiefen Grabens (5) unter Verwendung der Maskenschicht (4; 4') bis in die zumindest weitere Element schicht (1; 1');
c) Ausbilden von zumindest einem zweiten Halbleiterelement (C) in der weiteren Elementschicht (1; 1');
d) Ausbilden von zumindest einer leitenden Diffusionsbar rierenschicht (9) zum Anschließen des zumindest einen zweiten Halbleiterelements (C) und zum Verhindern einer Diffusion von Verunreinigungen in die erste Elementschicht (3); und
e) Ausbilden von zumindest einem ersten Halbleiterelement (AT) in der ersten Elementschicht (3).

17. Verfahren nach Patentanspruch 16, dadurch gekennzeichnet, dass in Schritt c) ein Grabenkondensator (C) in der weiteren Elementschicht (1; 1') ausgebildet wird.

18. Verfahren nach einem der Patentansprüche 16 oder 17, dadurch gekennzeichnet, dass in Schritt c) eine Grabenaufweitung des Grabens (5) in der weiteren Ele mentschicht (1; 1') durchgeführt wird.

19. Verfahren nach einem der Patentansprüche 16 bis 18, dadurch gekennzeichnet, dass vor dem Ausbilden des zweiten Halbleiterelements (C) eine isolieren de Diffusionsbarrierenschicht (6) zum Verhindern einer Diffusion von Verunreinigungen in die erste Elementschicht (3) ausgebildet wird.

20. Verfahren nach einem der Patentansprüche 16 bis 19, dadurch gekennzeichnet, dass ein Kon takt (K) der zweiten Elementschicht (1) durch Ausbilden eines vergrößerten tiefen Grabens ausgebildet wird.