TW518753B - SOI substrate, a semiconductor circuit formed in it, and an associated production method - Google Patents

Description

518753 五、發明説明（ 1 ) 本 發 明 係 關 於SOI 基板 ，形成於其中的半導體電路 ， 及 其 對 應 的 生產 方 法， 特別是關於具有特定多層阻擋 層 之 SOI 基 板 ，以 提 供大 量的元件層。 長 久 以 來 9 SOI 基 板（絕 i緣體上之矽）在半導體技術領 域 中 做 爲 原 始 材料 〇 使用 此種SOI基板之益處爲：對 車虽 射 較 不 敏 感 (藍寶石上之矽），使用較習知矽基片低之 電 壓 的 能 力 0 特別 是 以不 同元件層中之半導體元件產生 半 導 體 電 路 時 ，例 如 ，基 於元件US 5,5 08,2 1 9中之 SOI - DRAM 所 描述 者 ，使 用新材料通常會導致問題，這 是 由 於 與 SOI 基板 之 半導 體材料不相容所造成之半導 體 元 件 之 特 性 被損 壞 或變 差。 因 此 本 發 明之 -- 目的 係提供一* S 01基板，一相關 生 產 方 法 及 —> 形成 於 其中 之半導體電路，及一相關生產 方 法 此 方 法 以一 簡 單及 節省之方式避免自使用材料引 起 之 互 相 干 擾 〇 根 據 本. 發 明 ，封 於 SOI 基板，此目的是由申請專利 範 圍 第 1 項 之 特徵 所 達成 ，對於相關生產方法，係由申 請 專 利 範 圍 第 8項 之 特徵 所達成，對於形成於其中之半 導 體 電 路 ， 係 由申 請 專利 範圍第1 3項之特徵所達成， 對 於 相 關 之 生 產方 法 ，係 由申請專利範圍第1 5項之特 徵 所 達 成 〇 特 別 是 在 使 用~ 具 有多 層阻擋層（一 _位阻擋層及一 擴 散 阻 擋 層 )之隔絕層時， 本發明之SOI基板不僅可靠 地 避 免 漏 電 流 之發 生 ，亦 允許使用新的材料在半導體基 -3- 518753 五、發明説明（2 ) 板中之另一元件層中形成半導體元件。特別是，此方式 可靠地避免灘質或新材料之元素擴散進入元件層中，結 ) 果使得半導體元件去耦合且不受干擾。 多層阻擋層最好包含多個不同的隔絕層，其具有不 同的電位阻擋層及擴散阻擋層。然而，它亦可包含至少 一隔絕層及至少一導體層’其允許特定的半導體電路被 大大地改善或簡化。 對於任何應用領域之最佳s 01基板可藉由使用一隔 絕層，一半導體層或一導體層（用於另一元件層或支持 層）而生產。 多層阻擋層最好亦具有一熱補償層，其能夠補償在 熱處理時，特別是在使用不同材料時，所發生的應力。 形成於此種S 01基板中的半導體電路最好包含一第 一及第二半導體元件，其形成於第一及第二元件層中， 且經由導電擴散阻擋層彼此互相電氣連接。這能避免不 相容材料經由需要的連接路徑擴散出去，因而能夠避免 在生產過程中或作業期間，在不同元件層中之元件之間 之負面的互相干擾。 半導體電路可以，例如，包含一 DRAM記憶體電路 ，其中第一元件層中之半導體元件爲選擇電晶體，而第 二元件層中之半導體元件爲溝渠電容器。此種半導體電 路可以基於新材料的使用而達到先前不能達到的積體密 度，因而大大地增進一給予晶片區之記憶體容量。 本發明之進一步有利細節係在進一步的申請專利範 -4- 518753 五、發明説明（3 ) 圍中特徵化。 本發明將在以下使用實施例及參考圖式而詳細地描 述。 圖式之簡單說明 第1 A至1 C圖顯示根據本發明之SOI基板之簡化斷 面圖，以便顯示相關的生產步驟； 第2A至2N圖顯示簡化的斷面圖，爲了顯示一 DRAM記憶單元之第一實施例之生產方法； 第3 A至3 L圖顯示簡化的斷面圖，爲了顯示一 DRAM記憶單元之第二實施例之生產方法； 第4 A及4 B圖顯示一簡化的斷面圖，以顯示示於第 2N圖中之DRAM記憶單元之接觸連接之產生方法； 第5圖顯示示於第4B圖中之DRAM記憶單元之等效 電路。 第1A至1C圖顯示根據本發明之SOI基板產生過程 中之主要步驟之簡化斷面圖。在這個情況下之方法對應 習知SOI基板之產生方法，因此，以下將不會細述習 知的方法步驟。 根據第1 A圖，第一晶圓或支持晶圓W 1起初具有至 少一部份之多層阻擋層2。較精確地說，一 Si02層2A 係熱澱積或形成，例如第1 A圖所示，且被用做電位阻 擋層，因此爲電氣隔絕。然後電氣隔絕擴散阻擋層2B 在這上面形成，並包含，例如，一 Si3N4層。除了隔絕 的功能以外，這個擴散阻擋層2B係做爲一擴散阻擋， 518753 五、發明説明（4 ) 以避免雜質（如使用新材料時發生者）擴散。已形成的多 層阻擋層然後再一次地被氧化，或者澱積一氧化層’因 而形成另一 Si〇2層2A於支持晶圓W1上。 再者，第二晶圓W2(施主晶圓）被提供有Η植入’例 如，以便形成分裂界線層3 S，其表面被進一步氧化或 提供以薄Si02層2Α。晶圓W1及W2最好含有如Si之 半導體基板，但是亦可使用其他半導體材料。 根據第1B圖，在下一個方法步驟中，第一（支持）晶 圓W1之氧化表面係藉由已知之晶圓鍵合（bonding)方法 而連接到第二晶圓W2。特別是，因爲相同的隔絕層2 A 係使用於第一晶圓W 1及第二晶圓W2上，這造成簡單 及穩定的連接。 根據第1 C圖，半導體基板3之上部份3 *藉由熱處理 而分開，這使得晶圓延著植入之分裂界線層（最好是氫） 被去分層（delaminated) /分裂。這造成剩餘的SOI基板 ，其顯示於第1C圖，及其第一半導體層或元件層3， 其多層阻擋層2及第二元件層或支持層1。多層阻擋層 之特定組合包含擴散阻擋層及電位阻擋層，而能夠使用 不相容材料於半導體電路的生產中。 此種新材料爲，例如，介電質的使用，如ai2o3， Ti02，Ta205，Zr〇2，Hf〇2，La2〇3，ZrSixOy，HfSixOy 。再者，現在可使用TiN，WN，TaN等，做爲阻擋層 或電極層。此外，Ti，W，Ta，Si(例如以B，P，As等 摻雜），TaSiN，TiSi，TaSi，CoSi，MoSi，WSix， 518753 五、發明説明（5 ) WSixNy，Pt，Ru，RuO及Ir可被用做爲電極層。上述 之材料僅是例子，而本發明並不限於此。然而，多靥阻 擋層2會導致元件層1及3之間完全的電氣隔絕及材料 分離，因此，在其中形成的半導體元件會會被新材料影 響，其通常會有干擾效益。 再者，多層阻擋層2可能具有一導電（未示）半導電的 或隔絕熱補償層，因此能夠補償在使用不同基片材料時 所發生的（熱）應力。 根據第1A至1C圖，具有半導體基片1做爲支持層 之半導體晶圓係用於第一晶圓W 1。然而，本發明並不 限於此，而是亦關於其支持層或元件層1包含導電材料 ，半導體材料或絕緣材料之晶圓。以相同方式，根據本 發明之SOI基板亦不限制於純隔絕多層阻擋層2，而是 亦包括包含隔絕層（以下將描述），及導電層之多層阻擋 層。 第2A至2N圖顯示製造第一實施例之方法步驟之簡 化斷面圖。在此，相同的參考符號代表相同或相似之層 ，而不再多做贅述。 如第2B圖所示，溝渠5之結構係使用傳統微影方法 形成，而多層硬罩幕層4E係使用電漿蝕刻方法被蝕刻 。然後移除光阻，然後爲氮化物層4B及氧化物層4A 之硼-矽酸鹽玻璃層4C之氮化物層4D之電漿蝕刻。現 在使用氮化物層4D做爲罩幕以蝕刻40 Onm厚之矽層或 ' ' —圓 _ —圓 ----- - . . - . .. .. _ - 第一元件層3 (藉由電漿蝕刻），然後移除多層阻擋層2 518753 五、發明説明（6 ) 之氧化物層2 A，氮化物層2 B。如第2 C圖所示，然後 澱積約10nm厚之Si3N4層6於溝渠5之壁上，做爲氮 化物襯墊層，並做爲下列方法步驟之蝕刻罩幕及擴散阻 擋。之後，澱積在水平表面上之氮化物層6再一次被移 除，最好是藉由各向異性蝕刻方法。如第2D圖所示， 實際深溝渠5在支持層1或另一元件層中被蝕刻，然後 移除剩餘的BSG層4C，如第2E圖所示。 如第2F圖所示，溝渠5之低區可在下步驟，使用 S i 3 N 4層6做爲罩幕而選擇性地被擴大，因此增加溝渠 電容器之電容。這個擴大最好由濕蝕刻實現。 在溝渠下部份周圍之區中，基片最好由氣體相位摻 雜（GPD)所摻雜。亦可使用其他方法。 如第2G圖所示，在溝渠5之表面上形成一電容器介 電7，可使用氧化後之氮化物達成該目的。現在，這個 介電可由以前被認爲是與傳統矽製程不相容之材料所組 成，例如上述之介電，及具有高相對介電常數。由於 SOI基片及做爲電位阻擋層及擴散阻擋之多層阻擋層之 使用’此種材料不再能自元件層1第八元件層3。 如第2H圖所示，一旦埋藏板（未示）形成爲相對電極 ，一內電極層8係形成於溝渠5，並在多層阻擋層2中 凹入至預定程度。 雖然多晶砂，以其高電阻，在過去被使用做爲電極 材料，但是現在可使用新的電極材料，其具有高導電度 及良好的塡充性質。即使結構大小很小且溝渠很深，這 518753 五、發明説明（7 ) 個仍能使半導體元件及溝渠電容器形成於另一元件層1 中〇 如第21圖所示.，爲了電極層8之連接及爲了避免雜 質擴散進入第一元件層3而形成一導電擴散阻擋層9 ’ 並在第一元件層3中凹入一預定深度。 如第2】圖所示，做爲擴散阻擋層6之電容器介電7 及Si3N4層6被移除。因爲形成於另一元件層1中之溝 渠電容器現在由導電擴散阻擋層9所終止，所以沒有任 何雜質可自SOI基片之下區穿入第一元件層3，在該處 他們會造成破壞及缺失。 如第2K圖所示，藉由實現BS植入（埋藏條）而產生 最佳接觸，且厚約5 00nm之多晶矽層被澱積’而大溝 渠被塡滿。然後實現BS多晶矽的回蝕刻，以產生BS 多層1 0，其係位於矽表面及氧化物層4A之下方50nm 處。 如第2L圖所示，使用微影蝕刻方法來定義活性區， 而扁溝渠絕緣11(STI，淺溝渠絕緣）最好使用乾蝕刻方 法來形成。例如，STI溝渠絕緣Π最好由氧化形成’ 其後有氮化物澱積及TEOS澱積，而澱積後之TEOS氧 化物之部份藉由化學機械磨光方法再一次地被移除。最 後移除剩餘的氮化物幕層4B。 如第2M圖所示，產生VT植入以匹配各個切換電壓 ，然後澱積閘極介電或實行氧化。然而’原理上’剩餘 的氧化物光罩層4A亦可被使用。爲了在第一元件層3 -9- 518753 五、發明説明（8 ) 中提供第一半導體元件，澱積一閘極層1 2及閘極隔絕 層1 3，其後有相關源/汲極之結構化及植入，及間隔 器1 4之形成。半導體元件AT之製造步驟在此不詳細 描述，因爲他們是傳統製程。 第2N圖顯示根據本發明在SOI基片中以此方式形成 之DRAM記憶元件之簡化斷面圖，半導體元件或選擇 電晶體AT形成於嵌入隔絕層1 5中之第一元件層3中 ，且經由金屬化層1 7及接觸孔1 6連接。 以此方式，可執行進一步的縮小，特別是在使用新 的材料時，這些會導致更小的幾何結構，同時進一步達 成具有較小串聯電阻之溝渠塡充層。被使用之多層阻擋 層2意謂著不需要隔絕環來產生DRAM記憶元件，因 爲多層阻擋層2可靠地避免垂直漏電流。以相同的方式 ，沒有雜質可自第一元件層3穿入另一元件層1，因而 改善了選擇電晶體AT及溝渠電容器C之特性。相同的 非導電擴散阻擋層9避免任何不相容材料自溝渠電容器 C擴散進入至第一元件層3，因而能爲導電連接提供一 可靠的擴散阻擋。 第3A至3L圖顯示DRAM記憶元件之第二實施例之 製造步驟之簡化斷面圖。相同的參考標號再次代表相同 或對應的元件或層，而不在下列贅述。 如第3A至3L圖所示，SOI基片包含第一元件層3， 多層阻擋層2/及另一元件層Γ，而另一元件層1，包含 絕材料，例如Si02。再者，根據第二實施例，多層阻 -10- 518753 五、發明説明（9 ) 擋層2;包含電氣導電擴散阻擋層2 A ’及電氣隔絕電位阻 擋層2B’。導電擴散阻擋層2A’包含，與第一實施例之 導電擴散阻擋層9相同方式之W，WN或WSix。然而 ，其亦可以有丁卜，丁以卜，丁&-，丁&〜，丁1心，？^，1111-，RuO-，Ii-，Mo-，Co-，Ni-，Hf-，Zr-，NiSi-，

MoN-，HfN-，MoSi-，CoSi-，TaSi-，Au-，Ag·，Cu_ ，Al-，WSiN-，C，Fe或這些材料之化合物做爲材料。 在使用不代表擴散阻擋層之導電材料的情形下，亦可提 供其他層做爲擴散阻擋層。相同的，可取代絕緣材料而 使用導電或半導電材料於另一元件層1 ’中。 如第3A圖所示，對應SOI基片之罩幕層4’與層元件 4A，4B及4C 一同形成，其後，溝渠5及擴散阻擋層6 係形成於溝渠壁上。 如第3B至3D圖所示，罩幕層4’被使用來形成延伸 至另一元件層1’中之溝渠5，且在低區選擇性地擴大， 以便增加電容。這裏不再詳述，因爲這些步驟對應第一 實施例中之步驟。 然而，因爲另一隔絕元件層Γ及具有導電擴散阻擋 層2A’之多層阻擋層係使用於第二實施例中，所以示於 第3E圖中之方法步驟包括澱積導電或金屬電極E，其 代表溝渠電容器之外部電極。 如第3 F至3 L圖所示，一旦導電外部電極E被凹入 ，則電容器介電7，內部電極8，導電擴散阻擋層9， BS多晶矽層1 0，STI溝渠絕緣1 1及相關的選擇電晶體 -11- 518753 五、發明説明（10 ) 以對應於第2G至2N圖的方式形成。因爲相關製造步 驟對應包含第2圖之製造步驟，所以以下不再描述這些 步驟。因爲使用具有電位阻擋及擴散阻擋之多層阻擋層 2，及導電擴散阻擋層9，以避免在第一及第二元件層 1’及3之間之雜質擴散，所以可以設計可被向下換標至 少於1 0 0 n m大小之半導體電路。 第4A圖及4B圖顯示用於接觸連接至DRAM記憶元件 之第一實施例之生產步驟之簡化斷面圖。相同的參考標 號代表相同的元件及層，而在以下不再贅述。 如第4A及4B圖所示，不需要其他的製程步驟來與 記憶電容器C之外部電極（未示）接觸。實際上，接觸K 可在形成溝渠電容器C時同時形成，且可使用適當的 匹配層及適當的匹配溝渠絕緣1 1而輕易地產生。如第 4A及4B圖所示，電容器介電7及擴散阻擋層6可自 擴大之溝渠完全移除。形成於擴大之深溝渠中之接觸K 具有擴散阻擋層9及內部電極層8。然而，它亦可祇由 導電擴散阻擋層9組成，或是可以有BS多晶矽層（未 示）。以此方式，在另一元件層1中之半導體元件或溝 渠電容器，可使用相同的製程.，直接連接。 第5圖顯示示於第4B圖中之DRAM記憶元件之等效 電路圖。在此情況下，允許自接觸K及選擇電晶體AT 之溝渠電容C之電氣連接之擴散阻擋層9避免雜質在 第一元件層3及至少另一元件層1之間擴散。 因此，使用新材料的半導體電路可以比例縮小至小 -12- 518753 五、發明説明（11 ) 於1 0 Onm之結構大小’而不會有任何問題。特別是在 使用溝渠以提供半導體元件於其他元件層時，因此不需 要產生垂直電晶體’結果在這些區之間沒有漏電流發生 ，進而改善了資料保持時間。再者，增加了溝渠中之導 電度，這是因爲先前所需要之環絕緣之缺乏提供大的橫 切面。再者，減少了整個製程的複雜度，這是因爲不需 要形成任何環絕緣或埋藏板，特別是爲DRAM記憶元 件之製造者。再者，上述之製造方法與用於擴大表面面 積之各種方法相容，例如HSG，中間孔（mesopore)及已 描述之溝渠擴大。特別是，假使一導電材料被用做爲第 一元件層，則獲得增加之電容，這是因爲沒有耗盡區在 外部電極的側壁上產生。 本發明係參考DRAM記憶元件而描述。然而，它並 不限於此，反而是包括所有半導體元件被排置在不同的 元件區或元件層中且可使用不相容材料之其他半導體電 路。 參考符號說明 1 .....第二元件層 2 .....多層阻擋層 2A.....Si02 層 2B.....擴散阻擋層 3 .....半導體基板/第一元件層 3S.....分裂界線層 一 -------- ...... - „ 4 .....罩幕層 -13- 518753 五、發明説明（12 ) 4 A.....氧化層 4B.....襯墊氮化物層 4C.....BSG 層 4D.....氮化物層 4E.....多硬罩幕層 5 .....溝渠 6 .....Si3N4 層 7 .....電容器介電 8 .....內部電極層 9 .....導電擴散阻擋層 10 .....BS多層 11 .....扁溝渠絕緣 12 .....閘極層 13 .....閘極隔絕層 14 .....間隔物 15 .....隔絕層 16 .....接觸孔 1 7.....金屬化層 W1.....第一晶圓 W2.....第二晶圓 -14-

Claims (1)

1. 518753

   六、申請專利範圍 第90 1 2085 1號「SOI基板，形成於其上的半導體電路、及其 對應的生產方法」專利案 （91年1月修正） 六申請專利範圍 1. 一種SOI基板，具有 一第一元件層（3); 至少另一元件層（1 ; 1 ’）；及 至少一隔絕層（2 ; 2，）於元件層（1 ; 1，，3)之間， 其特徵在於隔絕層（2; 2’）具有一多層阻擋層，其具 有電位阻擋及擴散阻擋。 2·如申請專利範圍第1項之SOI基板，其中多層阻擋層（2) 具有多個不同的隔絕層（2A，2B，2C)。 3·如申請專利範圍第2項之SOI基板，其中多層阻擋層（2) 具有 Si02/Si3N4/Si02 層序列。 4. 如申請專利範圍第1項之s〇I基板，其中多層阻擋層（2，） 具有至少一隔絕層（2B，）及至少一導電層（2A，）。 5. 如申請專利範圍第4項之s〇I基板，其中多層阻擋層（2，） 具有至少一1^-，1^1-，丁&-，丁&1^，1^〜，？卜，1111-，1^〇· ，Ir-，Mo-，Co-，Ni-，Hf-，Zr-，Ni-Si-，MoN-，HfN-， MoSi-，CoSi-，TaSi-，Au-，Ag-，Cu-，Al-，WSiN-，C， Fe，W-，WN-，或▽卩^層或這些材料的化合物，做爲導 電層（2A，）。 6·如申請專利範圍第1至5項中任一項之SOI基板，其中其 他元件層代表一隔絕層（1，），一半導體層（1)或一導電層。 7·如申請專利範圍第1至5項中任一項之SOI基板，其中多 518753 六、申請專利範圍 層阻擋層（2; 2’）進一步具有一熱補償層。 8. 如申請專利範圍第6項之SOI基板，其中多層阻擋層（2 ; 2，）進一步具有一熱補償層。 9. 一種用於製造具有多個元件層之SOI基板之方法，包含下 列步驟： a) 在第一晶圓（W1)上形成一元件層（1)及至少一部份之多層 、 阻擋層（2:2’）； b) 在至少一第二晶圓上形成分離界線層（35)及至少另一部 份之多層阻擋層（2 ; 2’）； c) 連接第一及第二晶圓（Wl，W2)以便形成一共同多層阻擋 層（2 ; 2’），共同多層阻擋層（2)具有電位阻擋及擴散阻 擋，及 d) 在分離界線層（35)處分割該至少一第二晶圓（W2)之部分 (3*) 〇 10. 如申請專利範圍第9項之方法，其中第一及第二晶圓（W1 ，W2)具有半導體基片，而在步驟（a)中，一 Si〇2/Si3N4/Si02 層序列（2A，2B，2C)形成，做爲在第一晶圓（W1)上之多層 阻擋層（2)之部份，在步驟（b)中，3丨02層（2人）形成，做爲在 第二晶圓（W2)上之多層阻擋層（2)之另一部份。 11. 如申請專利範圍第9項之方法，其中第一晶圓（W1)具有一 隔絕基片，而第二晶圓（W2)具有半導體基片，在步驟a)中 ，導電層/3丨02層序列形成於第一晶圓（W1)上，做爲多層阻 擋層（2)之一部份，在步驟b)中，Si02層形成於第二晶圓（W2) 上，做爲多層阻擋層（2)之一部份。 -2- 518753 六、申請專利範圍 12·如申請專利範圍第n項之方法，其中在步驟a) *，Ti_，TiSi- ’Ta-’TaN-，TiN-，Pt-，Ru-，Ru〇-，Ir-，Mo-，Co-，Ni-，Hf-，Zr-，NiSi-，MoN-，HfN-，MoSi-，CoSi-，TaSi-， Au-，Ag-，Cu-，Al-，WSiN-，C，Fe，W-，WN-，或 WSix 層或這些材料之化合物形成導電層。

   尬如申請專利範圍第9至12項中任一項之方法，其中在步驟 c) ’第一及第二晶圓（W1，W2)係使用晶圓鍵合方法連接。 14. 如申請專利範圍第9至n項中任一項之方法，其中在分離 界線層（3S)處分割至少第二晶圓（W2)之一部份（3*)係由熱 處理執行。 15. 如申請專利範圍第13項之方法，其中在分離界線層（3 S)處 分割至少第二晶圓（W2)之一部份（3*)係由熱處理執行。

   16. —種申請專利範圍第1至8項中任一項之SOI基板中之半 導體電路，其特徵在於至少一第一半導體元件（AT)，其形 成於第一元件層（3)中；及 至少一第二半導體元件（C)，其形成於至少第二元件層（1， 1’）中，而第一及第二半導體元件（AT，C)係經由導電擴散 阻擋層（9)而彼此電氣連接。 17·如申請專利範圍第16項之半導體電路，其中這是一個DRAM 記憶元件，其中，至少一第一半導體元件具有選擇電晶體 (AT)及至少第二半導體元件具有溝渠電容器（C)。 18_ —種用於製造申請專利範圍第1至8項中任一項之SOI基 板中之半導體電路之方法，具有下列步驟： a)形成對應於被使用之多層阻擋層（2; 2’）之罩幕層（4; 4’）； 518753 六、申請專利範圍 b) 使用罩幕層（4 ; 4，）形成深溝渠（5)，進入至少另一元件層 (1 ; 1，）； c) 在另一元件層（1 ; 1，）中形成至少一第二半導體元件（C); d) 形成至少一導電擴散阻擋層（9)，用於連接至少一第21 # 導體元件（C)並避免雜質擴散進入第一元件層（3)中；& e) 在第一元件層（3)中形成至少一第一半導體元件（AT) ° 19·如申請專利範圍第1 8項之方法，其中在步驟c)中’一溝 渠電容器（C)係形成於另一元件層（1 ; 1’）中。 20·如申請專利範圍第1 8項之方法，其中在步驟c)中，在另 一元件層（1 ; 1’）中之溝渠（5)被擴大。 21.如申請專利範圍第1 9項之方法，其中在步驟c)中，在另 一元件層（1 ; Γ)中之溝渠（5)被擴大。 2Z如申請專利範圍第18至21項中任一項之方法，其中在形 成第二半導體元件（C)前，一隔絕擴散阻擋層（6)被形成， 以避免雜質擴散進入第一元件層（3)。 23.如申請專利範圍第18至21項中任一項之方法，其中藉由 形成一放大之深溝渠而在第二元件層（1)上形成接觸（K)。 24·如申請專利範圍第22項之方法，其中藉由形成一放大之深 溝渠而在第二元件層（1)上形成接觸（K)。 -4-