CN204904840U - 一种包括共用选择晶体管栅极的非易失性存储器单元 - Google Patents

一种包括共用选择晶体管栅极的非易失性存储器单元 Download PDF

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Abstract

本实用新型的各个实施例涉及包括共用选择晶体管栅极的非易失性存储器单元。本实用新型涉及两个配对存储器单元(C11，C12)，每个配对存储器单元包括浮置栅极晶体管(FGT11，FGT12)，其包括状态控制栅极(CG)，与包括由两个存储器单元共用的选择控制栅极(SGC)的选择晶体管(ST11、ST12)，该浮置栅极晶体管的漏极连接至相同的位线(BL)。

Description

一种包括共用选择晶体管栅极的非易失性存储器单元
技术领域
本实用新型涉及电可擦除和可编程非易失性存储器(EEPROM)。本实用新型更具体地涉及一种包括如下存储器单元的非易失性存储器，其中每个存储器单元包含浮置栅极晶体管、以及与所谓的与其“配对(twin)”的相邻存储器单元共用的选择晶体管栅极。
背景技术
图1是上述类型的存储器单元C11、C12的布线图，该存储器单元C11、C12属于存储器阵列的两个相邻页面Pi、Pi+1。存储器单元C11、C12通过位线BL、字线WL<i,i+1>和控制栅极线CGL<i>、CGL<i+1>，而读出可访问和写入可访问(read-andwrite-accessible)。每个存储器单元包括分别为FGT11、FGT12的浮置栅极晶体管。晶体管FGT11的控制栅极CG通过接触C4连接至控制栅极线CGL<i>。晶体管FGT12的控制栅极CG通过接触C4连接至控制栅极线CGL<i+1>。晶体管FGT11、FGT12的漏极区域通过接触C1连接至位线BL。选择控制栅极SGC通过接触C3连接至由两个存储器单元共用的字线WL<i,i+1>。每个浮置栅极晶体管FGT11、FGT12也具有通过相应的选择晶体管ST11、ST12耦合至源极线SL的源极端子。选择晶体管ST11、ST12共用相同的选择控制栅极SGC。两个存储器单元C11、C12由于它们共用相同选择控制栅极SGC和相同位线BL而称作配对件(twins)。晶体管FGT11、FGT12、ST11、ST12的沟道区域CH1、CH2处于阱PW的电势下，如虚线所示。最终，晶体管ST11、ST12的源极区域电耦合至源极线SL。后者可以通过接触C5连接至形成在金属层中的主源极线。
每个共用控制栅极SGC优选地是嵌入在容纳存储器阵列的衬底中的垂直栅极，源极线SL也是嵌入的线。共用控制栅极SGC或者配对存储器选择栅极，连接至字线WL<i,i+1>。
通过沟道来擦除或编程这些存储器单元，也即通过使得衬底处于正擦除电压或负编程电压下从而使得通过Fowler-Nordheim效应而从它们的浮置栅极提取电荷或者将电荷注入到它们浮置栅极中。
更具体地，通过将施加至衬底的正电压与施加至其浮置栅极晶体管控制栅极CG的负电压组合，来擦除存储器单元，而此时与其配对的存储器单元(thetwinmemorycell)的浮置栅极晶体管的控制栅极接收防止其同时被擦除的正抑制擦除电压(erase-inhibitvoltage)。
类似的，通过将施加至位线BL和衬底PW的负电压与施加至其浮置栅极晶体管的控制栅极CG的正电压组合，来对存储器单元编程，而此时与其配对的存储器单元的浮置栅极晶体管的控制栅极接收防止其被同时编程的负抑制编程电压(program-inhibitvoltage)。
最后，通过向其浮置栅极晶体管的控制栅极施加正电压、并且向对应位线施加正电压，来读出存储器单元，而此时连接至相同位线的与其配对的存储器单元在其控制栅极上接收了防止其被同时读出的负抑制读出电压(read-inhibitvoltage)。
该包括了嵌入在衬底中的共用垂直选择栅极的配对存储器单元(twinmemorycells)的存储器阵列结构，提供了具有小占位面积的优点。
该传统的存储器阵列和存储器单元结构，还需要设置字线解码器，其能够向必须读出的存储器单元施加的正读出电压、同时向与其配对的存储器单元施加负抑制读出电压，如上所述。
因此，应该需要对线解码器进行简化。也应该需要对存储器单元的读出和编程的操作进行优化，特别是根据电流消耗来进行简化和优化。
实用新型内容
一些实施例涉及一种在半导体衬底上的非易失性存储器，包括：至少一个位线；至少两个控制栅极线；至少一个字线；至少一个配对存储器单元对，该对包括第一存储器单元和第二存储器单元，第一存储器单元包括具有耦合至第一控制栅极线的控制栅极、耦合至位线的第一导电端子、和通过具有耦合至字线的选择控制栅极的第一选择晶体管而耦合至源极线的第二导电端子的第一浮置栅极晶体管，第二存储器单元包括具有耦合至第二控制栅极线的控制栅极、耦合至位线的第一导电端子、通过与第一选择晶体管共用选择控制栅极的第二选择晶体管而耦合至源极线的第二导电端子的第二浮置栅极晶体管；以及用于独立于第二存储器单元地对第一存储器单元进行编程并且反之亦然的装置。根据一个实施例，存储器被配置用于：通过热电子注入，借由对流过第一存储器单元的电流编程，通过施加第一正电压至位线和施加第二正电压至第一控制栅极线，而对第一存储器单元编程；并且当对第一存储器单元编程时，将能够使得编程电流流过第二存储器单元而不使第二存储器单元切换至被编程状态的第三正电压施加至第二控制栅极线。
根据一个实施例，选择第三电压，以便于确保对第二存储器单元的软编程，以使得第二存储器单元不论第二存储器单元是否处于被编程或被擦除状态，其都不能具有负阈值电压。
根据一个实施例，存储器包括耦合至字线和控制栅极线的字线解码器，该解码器被配置用于，当读出配对存储器单元对的存储器单元时，施加正读出电压至必须读出的存储器单元的浮置栅极晶体管的控制栅极，并且施加零电压至与其配对的存储器单元的浮置栅极晶体管的控制栅极。
根据一个实施例，选择控制栅极是嵌入式垂直栅极，该嵌入式垂直栅极具有：用于第一选择晶体管的、与嵌入垂直控制栅极的第一面相对而延伸的垂直沟道区域；用于第二选择晶体管的、与嵌入垂直控制栅极的第二面相对地并且与第一选择晶体管的沟道区域相对而延伸的垂直沟道区域。
根据一个实施例，配对存储器单元对的存储器单元共用单个选择晶体管。
根据一个实施例，存储器单元的对包括：沿着嵌入栅极的第一上边缘延伸、形成了存储器单元的对的第一存储器单元的选择晶体管的漏极区域和浮置栅极晶体管的源极区域的第一掺杂区域；沿着与嵌入栅极的第一上边缘相对的第二上边缘延伸、形成了存储器单元对的第二存储器单元的选择晶体管的漏极区域和浮置栅极晶体管的源极区域的第二掺杂区域；以及沿着嵌入栅极的两个相对的下边缘延伸、形成了由第一存储器单元的选择晶体管以及由第二存储器单元的选择晶体管共用的源极区域的第三掺杂区域；存储器单元的对的每个选择晶体管具有在第一或第二掺杂区域与第三掺杂区域之间、在嵌入栅极的相应侧上延伸的垂直沟道区域。
根据一个实施例，存储器包括耦合至字线和控制栅极线的字线解码器，该解码器被配置为，当擦除存储器单元时，同时施加擦除电压至第一和第二控制栅极线。
根据一个实施例，存储器被配置为，在对第一存储器单元编程的操作期间：检查存储器单元对的耗尽状态，当第一和第二存储器单元的一个或另一个处于耗尽状态时，对第一存储器单元编程、并且同时对第二存储器单元应用软编程；以及检查第一存储器单元的被编程状态，当第一存储器单元并未处于被编程状态时，对第一存储器单元编程。
根据一个实施例，存储器包括连接至字线和控制栅极线的配对存储器单元对的行，存储器被配置用于对由连接至两个控制栅极线之一的行的数个存储器单元所形成的字进行编程，并且当对字编程时，存储器被配置用于：执行读出配对存储器单元对的行、以及存储所读出字的操作；执行擦除所读出的配对存储器单元对的行的操作；执行对存储器单元对的行的存储器单元的字编程，包括根据所存储的字、以及可能根据待写入的字，而对行中的存储器单元的对的第一存储器单元编程，并且同时执行对所编程的第一存储器单元的第二配对存储器单元软编程；以及根据所存储的字、并且可能根据待写入的字，而对行中存储器单元对的第二存储器单元进行编程，并且同时执行对被编程的第二存储器单元的第一配对存储器单元的软编程的第二操作。
附图说明
以下将结合但不限于以下附图来描述本实用新型实施例的一些示例，其中：
上文所述的图1是图1中的存储器单元的布线图，
图2是共用了共用选择晶体管垂直栅极的配对存储器单元的对的示意性剖视图，
图3是示出了用于对存储器单元编程的方法的、图1中的存储器单元的对的示意性剖视图，
图4是示出了用于读出存储器单元的方法的、图1中的存储器单元的对的示意性剖视图，
图5是根据一个实施例的示出了用于对存储器单元编程的方法的、图2中的存储器单元的对的示意性剖视图，
图6是根据一个实施例的示出了用于读出存储器单元的方法的、图2中的存储器单元的对的示意性剖视图，
图7是根据一个实施例的示出了用于擦除存储器单元的对的方法的、图2中的存储器单元的对的示意性剖视图，
图8示出了根据存储器单元的浮置栅极晶体管的阈值电压、分别在不同状态下、存储器中存储器单元的数目的分布的曲线图，
图9示意性示出了根据一个实施例的、其中可以实施编程方法的存储器阵列的电路，
图10示出了当对存储器单元编程时所执行的步骤，
图11是共用了相同选择晶体管的存储器单元的对的布线图。
具体实施方式
图2是两个配对存储器单元C11、C12的示意性剖视图，包括由两个存储器单元所共用的选择晶体管垂直栅极SGC。存储器单元C11、C12形成在P型导电衬底PW上。衬底形成在半导体晶片WF中。阱PW由围绕了整个阱的N掺杂隔离层NISO而与晶片WF的剩余部分隔离。每个存储器单元C11、C12包括浮置栅极晶体管FGT11、FGT12以及选择晶体管ST11、ST12。每个浮置栅极晶体管FGT11、FGT12包括漏极区域n1、源极区域n2、浮置栅极FG、状态控制栅极CG、以及在浮置栅极FG下方在漏极区域n1与源极区域n2之间延伸的沟道区域CH1。垂直选择栅极SGC嵌入在衬底PW中并且由绝缘层D3而与衬底PW隔离，绝缘层例如由氧化物SiO2形成、并且形成了选择晶体管ST11、ST12的栅极氧化物。区域n2沿着嵌入垂直栅极SGC的上边缘延伸。栅极SGC到达与晶体管ST11、ST12共用的源极区域n3，与层NISO接触，从而层NISO形成了晶体管ST11、ST12的源极线SL。区域n3沿着垂直栅极SGC的两个下边缘延伸。从而，每个选择晶体管ST11、ST12包括与其单元的浮置栅极晶体管FGT11、FGT12的源极区域n2共用的漏极区域、共用的源极区域n3、以及沿着在漏极区域n2与源极区域n3之间沿着栅极SGC垂直延伸的沟道区域CH2。应该注意的是，如果栅极SGC达到层NISO，区域n3可以省略。
区域n1、n2、n3通常通过对衬底PW进行N掺杂而形成。浮置栅极FG通常由层1多晶硅或“多晶1”形成，并且通过隧穿氧化物层D1而形成在衬底PW上。状态控制栅极CG通常由层2多晶硅或“多晶2”形成。每个状态控制栅极CG形成在之前采用氧化物层D2覆盖的浮置栅极FG中的一个上。栅极SGC形成在采用层0多晶硅或“多晶0”填充的沟槽中，通过氧化物层D3与衬底隔离。取决于所选择的制造方法，形成栅极SGC的导电沟槽可以不具有任何电间断性。其可以随后直接用作字线WL。
采用介电绝缘材料D0覆盖两个存储器单元C11、C12，该介电绝缘材料D0可以也是氧化物SiO2。晶体管FGT11、FGT12的漏极区域n1通过穿过绝缘材料D0的接触C1而耦合至相同位线BL。
附录1中表格PG1结合附图3描述了当对存储器单元C11编程时施加至存储器单元的电压的数值。“参考”列描述了给定至每个电压数值的参考值，以及“示例”列描述了电压数值的示例。“GND”是接地电势，也即晶片WF的电势，通常为0V。在存储器单元C11的热电子编程期间，两个晶体管FGT11、ST11协作，以便于将电荷注入到浮置栅极FG中。选择晶体管ST11具有导电沟道CH2，其中形成了电流I1(如图3箭头所示)，该电流I1包括称作“热电子”的高动能电子。当电流I1到达浮置栅极晶体管FGT11的导电沟道CH1时，形成了注入区域，其中特定高能电子在由施加至控制栅极CG的电压所产生的横向电场作用下而注入浮置栅极FG的区域。通过使该电荷流过选择晶体管ST11、以及通过在浮置栅极上施加高的电势差(在此为10V)，使得该电荷能够转移，从而将电荷从衬底PW转移至浮置栅极FG(编程)。可以注意的是，在与其配对的单元C12中，电流I2(由图3箭头所示)也在晶体管FGT12的沟道CH1以及晶体管ST12的沟道CH2中流动。由于晶体管FGT12的控制栅极CG接收不足以形成能够将电子注入到该晶体管中的浮置栅极FG的电场的电压(GND)这一事实，电流I2不足以对单元C12编程。因此，并非不显著的电流I2的存在导致无意义的电流消耗。
附录1中表格ER1提供了当擦除存储器单元C11时施加至存储器单元的电压的数值。通过在待擦除的存储器单元的源极与浮置栅极FG之间施加高电场(此处10V)，擦除在未通过保持关断的选择晶体管ST11的情况下执行。因此，由隧穿效应(Fowler-Nordheim效应)从浮置栅极提取电子。通过在晶体管FGT12的控制栅极上施加非擦除电压Vner(例如2.5V)，而防止了对与其配对的存储器单元C12的擦除。通常按存储器单元的页面来执行对存储器单元的擦除。然而，特别是由于一个存储器单元与另一个之间栅极氧化物厚度的变化的影响，页面的所有存储器单元并不具有相等的擦除阈值电压。这导致存储器单元不以相同的速度擦除，以及特定存储器单元处于它们的浮置栅极处于耗尽状态下的“过擦除”状态。这种状态是不希望的，因为其可能导致读出错误。
附录1中表格RD1结合图4指示了当读出存储器单元C11时施加至存储器单元的电压的数值。因此，当读出存储器单元C11时，两个选择晶体管ST11和ST12的共用选择栅极SGC接收读出选择电压Von。晶体管ST11、ST12因此导通。电流(由图4箭头所示)在晶体管FGT11的沟道区域CH1与晶体管ST11的沟道区域CH2中流动。该电流代表了晶体管FGT11的阈值电压，该阈值电压自身代表了晶体管的被编程或被擦除状态，该阈值电压取决于存储在其浮置栅极FG中电荷的量。该电流由图4中未示出的感测放大器感测，其提供了由存储器单元C11所存储的二进制数据。因此，相邻存储器单元C12的选择晶体管ST12页面置于导通状态，并且其沟道CH2导电。如果晶体管FGT12处于过擦除状态，其也可以导通。结果是在读出期间存储器单元C11将视作是导通的，以及从而在擦除期间存储器单元C11将视作是导通的，即使其是关断的(被编程)。为了避免该现象，施加至晶体管FGT12的控制栅极的电压CGV可以设置为抑制电压Vinh，该抑制电压Vinh迫使晶体管FGT12处于关断状态，并且因此也防止其导通，即便其处于过擦除状态。在表格RD1中，该电压选择为等于－2V，其低于在擦除状态下浮置栅极晶体管的阈值电压。然而，该负电压的产生导致对存储器读出操作的电流消耗的增大，并且需要更复杂的栅极电压控制电路CGV。
在闪存型存储器中，一个广泛已知的方法包括在擦除操作之后继续进行软编程操作，用以增大被擦除的存储器单元的阈值电压，并且从而防止某些存储器单元处于过擦除状态。然而，该解决方案不可避免地增大了存储器的电流消耗以及擦除操作的历时。
图5示出了配对存储器单元C11、C12的对，诸如参照图2如上所述。附录1中表格PG2结合图5描述了，当对存储器单元C11编程时施加至存储器单元C11、C12的电压的数值。“参考”列描述了给定至每个电压数值的参考值，以及“示例”列描述了电压数值的示例。根据一个实施例，在对存储器单元C11、C12对的配对存储器单元C11编程的操作期间，对存储器单元C12应用软编程。通过使得存储器单元C12的状态控制栅极CG处于比施加至存储器单元C11的状态控制栅极CG的编程电压更低的正电压Vsp，而实现该软编程。电压Vsp建立在这样的数值下，该数值足以使得晶体管FGT12的沟道CH1导通、并且足以建立能够将少数电荷转移至该晶体管(导通的选择晶体管ST12，正如晶体管ST11)的浮置栅极FG中的电场。然而，转移到浮置栅极中的电荷的量不足以将存储器单元C12切换到被编程状态。在传统的对与其配对的存储器单元C11编程的期间(图3)流过存储器单元C12的晶体管FGT12、ST12的沟道CH1、CH2的电流I2，因此在图5中用于执行对单元C12的软编程。
附录1中表格RD2结合图6描述了当读出存储器单元C11时施加至存储器单元的电压的数值。当读出存储器单元C11时，两个选择晶体管ST11和ST12的栅极接收读出选择电压Von。晶体管ST11、ST12因此导通。电流I3(由图5箭头所示)在晶体管FGT11的沟道区CH1中以及在晶体管ST11的沟道区CH2中流动。因此，与存储器单元C11相邻的存储器单元C12的选择晶体管ST12处于导通状态。
根据一个实施例，施加至晶体管FGT12的控制栅极的电压CGV并未设置为抑制电压Vinh，而是设置为例如等于电压GND的电压Vnr。在该电压数值下，仅在晶体管FGT12处于过擦除状态的情况下，晶体管FGT12可以导通。然而，如果已经对存储器单元C11编程，则存储器单元C12已经经历了软编程，并且因此无法过擦除，并且如果存储器单元C11处于被擦除或过擦除状态，则存储器单元C12也如此。在电压Vrd和Vnr下，单元C11、C12的晶体管FGT11、FGT12均为关断的或导通的。结果，对单元C11的读出不会被与其配对的单元C12的可能过擦除状态所扰乱。
附录1中表格ER2结合图7指示了在存储器单元C12的擦除操作期间施加至配对存储器单元C11、C12的电压的数值。根据一个实施例，两个配对存储器单元的状态控制栅极CG接收了电压Ver(在图7和表格ER2的示例中Ver＝－10V)。两个存储器单元C11、C12因此同时擦除。注意的是，这种擦除操作系统性地在对配对存储器单元C11、C12中的一个或两者编程的操作之前完成。
图8示出了根据曲线的相应浮置栅极晶体管的阈值电压Vt的、在存储器中存储单元的数目分布的曲线CV1、CV2、CV3。曲线CV1、CV2、CV3具有高斯形状。其中央大约在-0.5V上的曲线CV1对应于已经经历了擦除操作的存储器单元。其中央大约在1V上的曲线CV2对应于已经经历了软编程的存储器单元。其中央大约在5V上的曲线CV3对应于处于被编程状态下的存储器单元。如果基本上等于接地电压GND的电压Vnr施加至待读出的存储器单元的配对存储器单元的选择控制栅极SGC，那么具有负阈值电压Vt的也即是过擦除的(曲线CV1)的存储器单元导通。结果是作为这样的存储器单元(C12)的配对件的所读出的存储器单元(C11)，视作处于被擦除状态的存储器单元。在对与存储器单元(C12)配对的存储器单元(C11)编程时对存储器单元(C12)执行的软编程，使得曲线CV1偏移，到达获得曲线CV2的程度。如图8所示，实现该偏移，以使得所考虑的存储器中没有存储器单元，包括那些处于过擦除状态的存储器单元，具有比电压Vnr更低的阈值电压Vt，而同时避免了已经经历软编程的存储器单元具有比读出电压Vrd更大的阈值电压(在表格RD2和图8示例中＝2V)。
因此而执行的软编程，仅对与待编程的存储器单元相关联的与其配对的存储器单元进行，并且该软编程对存储器单元的编程同时进行。结果，擦除和编程操作所需的时间并未受到不利的影响，并且电流消耗的增长受限，这是因为其仅受如下软编程操作的影响，该软编程操作仅与必须被编程的存储器单元的与其配对的存储器单元相关、并且使用当对该配对单元编程时存在的电流。然而，不必须产生负抑制电压Vinh，减小了读出操作的电流消耗。将传统地实现的软编程进一步与存储器单元的擦除相比，节省了对必须处于被擦除状态的存储器单元的对软编程的一个操作。
可以注意的是，属于被擦除存储器单元的对的存储器单元的读出，并未受到在过擦除状态下的存储器单元的该对中的存在的干扰。的确，如果所读出的存储器单元处于过擦除状态，其将在读出电压Vrd下导通并且因此视作被擦除单元。如果所读出的存储器单元的配对存储器单元在过擦除状态，则该对的两个存储器单元将分别在读出电压Vrd和Vnr下导通。所读出的存储器单元将因此视作在被擦除状态下。
图9示出了包括形成在阱PW中的存储器阵列的页面可擦除存储器MEM1。存储器阵列包括形成了存储器单元C11、C12的对的M×N个存储器单元，每个存储器单元C11、C12包括与选择晶体管ST11、ST12串联的电荷累积晶体管FGT11、FGT12。每个对的选择晶体管ST11、ST12共享了共用选择栅极SGC。应该注意的是，可以采用单个选择晶体管ST3来替换具有存储器MEM1的存储器单元的每个对的共用栅极的两个晶体管ST11、ST12(图2)。
存储器MEM1包括M个页面P<i>，每个页面包括N个存储器单元的行，以及控制栅极线CGL<i>。图9示出了排序0和1的两个第一页面P<0>、P<1>，以及排序i和i+1的两个页面P<i>、P<i+1>。存储器也包括N个位线BL<j,k>，每个位线耦合至在每个页面中相同排序的存储器单元。位线BL<j,k>可以一起成组为m+1个位线的字列k，j的范围在0与m之间。图9示出了两个字列k和k+1的位线。每个位线BL<j,k>连接至相同排序j,k的存储器单元的浮置栅极晶体管FGT的漏极区域n1。每个控制栅极线CGL<i>连接至相同排序i的存储器单元的晶体管FGT11、FGT12的状态控制栅极CG。选择晶体管ST11、ST12的源极区域n3连接至围绕阱PW的层NISO。
存储器MEM1也包括用于控制选择晶体管ST11、ST12的控制线WL<i,i+1>，其连接至两个配对页面P<0>-P<1>、P<i>-P<i+1>的存储器单元的选择晶体管的共用选择栅极SGC。因此，排序i,i+1的每个控制线WL<i,i+1>，与排序i和i+1的两个配对页面P<i>、P<i+1>相关联，并且控制了这两个配对页面的存储器单元的选择晶体管ST11、ST12。
施加至存储器阵列的各个控制线BL<j,k>、CGL<i>、WL<i,i+1>的电压，可以根据待擦除页面或者待读出或编程的存储器单元的组的地址由存储器的单元提供。这些单元包括：
－列解码器CDEC，其将多路复用器MUX耦合至不同的位线，
－选择器开关PGSW，当对存储器单元编程时，其将合适的电压BLV<j,k>施加至经由多路复用器MUX而连接至待编程字的存储器单元B0-Bm的不同位线BL<j,k>，
－字线驱动器电路WLDC，其将设计用于选择晶体管ST11、ST12的共用选择栅极SGC的电压SV<i,i+1>施加至不同的字线WL<i,i+1>，并且将浮置栅极晶体管FGT11、FGT12的控制栅极电压CGV<i>施加至不同的控制栅极线CGL<i>，
－源极线开关SLS，将源极线电压SLV施加至形成了源极平面的层NISO，
－阱开关PWS，将衬底电压VB施加至阱PW，以及
－感测放大器(senseamplifier)SA，当读出存储器单元时，经由多路复用器MUX将合适的电压BLV<j,k>施加至不同位线BL<j,k>，并且供应在存储器中读出的二进制字的位B0－Bm。
这些单元配置用于供应在表格PG2以及可能在表格RD2、ER2中描述的电压。特别地，在编程操作期间，字线驱动器电路WLDC向字线WL<i,i+1>的包括待编程的存储器单元的对的存储器单元的状态控制栅极CG，供应在表格PG2中出现的编程电压Vpg和软编程电压Vsp。在擦除操作期间，字线驱动器电路WLDC可以向配对页面P<i>-P<i+1>的存储器单元的状态控制栅极CG供应擦除电压Ver，使得这两个配对页面的所有存储器单元被擦除。在读出操作期间，感测放大器SA供应了表格RD2中包含的读出偏置电压BLV1。
因此，对字编程的操作，可以在下列操作之后：其中待写入的字所在的配对页面P<i>-P<i+1>的对的读出操作、将所读出的字和待写入的字存储在例如位线BL<j,k>的锁存器中或在寄存器中的操作、以及擦除配对页面P<i>-P<i+1>的操作。随后接续地编程配对页面的字。对字的存储器单元的真实编程操作以两个步骤完成。在第一步骤期间，编程电压Vpg施加至控制栅极线CGL<i>，并且同时软编程电压Vsp施加至控制栅极线CGL<i+1>。并行地，字的待编程存储器单元的位线BL<j,k>经受电压BLV2，而其他位线保持在电压GND下。在第二步骤期间，编程电压Vpg施加至控制栅极线CGL<i+1>，而同时软编程电压Vsp施加至控制栅极线CGL<i>。并行地，页面PG<i+1>的待编程存储器单元的位线BL<j,k>经受电压BLV2，而其他位线保持在电压GND下。
应该注意的是，将软编程应用至已经编程的存储器单元、或者将编程应用至已经经历了软编程的存储器单元，与仅经历了编程的存储器单元相比，并未显著改变该存储器单元的浮置栅极晶体管的阈值电压。
根据一个实施例，对字编程的每个步骤包括检查操作。这些检查操作包括：检查待编程存储器单元的耗尽状态的操作，以及检查已经经历了该操作的存储器单元的被编程状态的操作。耗尽状态可以通过下列方式检查：施加电压Vnr(在表格RD2的示例中Vnr＝GND)至待检查存储器单元的控制栅极线CGL<i>或CGL<i+1>，并且在该电压下执行读出操作。编程状态可以通过下列方式检查：施加特定电压Vpc(图8)至待检查存储器单元的控制栅极线CGL<i>或CGL<i+1>，并且在电压Vpc下执行读出操作。电压Vpc可以选择为大于读出电压Vrd并且小于在被编程状态下浮置栅极晶体管的阈值电压。
根据一个实施例，通过执行图10所示步骤S01至S09而实现具有检查存储器单元的编程。在步骤S01中，将简单的编程操作应用至待编程的存储器单元，而并未应用任何软编程至与其配对的存储器单元。该与其配对的存储器单元可以因此在其控制栅极CG上接收例如等于接地电压的电压Vnp。在步骤S02中，执行检查待编程存储器单元和与其配对的存储器单元的耗尽状态的操作。在步骤S03中，如果配对存储器单元中的一个处于耗尽状态，则执行步骤S04、S05和S06，否则执行步骤S07和S08。在步骤S04中，将编程操作应用至待编程存储器单元，以及将软编程操作应用至与其配对的存储器单元。步骤S05包括检查存储器单元的对的耗尽状态的新操作。在步骤S06中，如果配对存储器单元中的一个或另一个在耗尽状态下，则再次执行步骤S04、S05和S06，否则执行步骤S07和S08。在步骤S07中，将检查被编程状态的检查操作应用至待编程的存储器单元。在步骤S08中，如果待编程存储器单元在被编程状态下，则对存储器单元的编程结束，否则执行步骤S09、S07和S08。在步骤S09中，将简单编程操作应用至待编程存储器单元。
本领域技术人员应该理解的是，本实用新型能容许各个备选实施例和各个应用。特别地，本实用新型无需应用于如图9中所示的一种存储器，而是可以应用于包括配对存储器单元的至少一个对的任何电路，诸如图1和图2中一个或另一个中的存储器单元的配对。本实用新型无需应用于页面可擦除存储器，而可以应用于可以以数个页面的分段、以字、或者甚至以位而擦除的存储器。
包括软编程(表格PG2)的编程操作，可以在其中实施了依照表格RD1的读出操作和依照表格ER1的擦除操作的存储器中实施。类似地，依照表格ER2和表格RD2的擦除和读出操作中的仅一个或另一个，可以在实施了与软编程(表格PG2)相关联的编程以对配对存储器单元的对中的存储器单元编程的存储器中实施。
此外，编程和软编程的电压不必须同时、分别施加至配对存储器单元的对中的两个存储器单元。
本实用新型也适用于共用了单个选择晶体管的配对存储器单元的对。图11是这种存储器单元C21、C22对的布线图。存储器单元C21、C22的对与存储器单元C11、C12的对的不同之处在于，采用它们共用的单个晶体管ST3替换了选择晶体管ST11、ST12。
附录1，作为说明书的组成部分
当读出存储器单元时的电压数值的示例
RD1 参考 示例 存储器单元C11的读出(图5)
BLV BLV1 1V 位线偏置电压
CGV1 Vrd 2V 晶体管FGT11的读出电压
CGV2 Vinh -2V 晶体管FGT12的抑制电压
VB VB1 GND 阱PW的偏置电压
SV Von 2V 晶体管ST11,ST12的读出-选择电压
SLV VI1 GND 源极线NISO的偏置电压
RD2 参考 示例 存储器单元C11的读出(图7)
BLV BLV1 1V 位线偏置电压
CGV1 Vrd 2V 晶体管FGT11的栅极电压
CGV2 Vnr GND 晶体管FGT12的栅极电压
VB VB1 GND 阱PW的偏置电压
SV Von 2V 晶体管ST11,ST12的读出-选择电压
SLV VI1 GND 源极线NISO的偏置电压
当擦除存储器单元时的电压数值的示例
ER1 参考 示例 存储器单元C11的擦除
BLV BLV2 GND 位线偏置电压
CGV1 Ver -10V 晶体管FGT11的擦除电压
CGV2 Vner 2.5V 晶体管FGT12的非擦除电压
VB VB2 5V 阱PW的偏置电压
SV SV2 5V 晶体管ST11,ST12的栅极电压
SLV VI2 5V 源极线NISO的偏置电压
ER2 参考 示例 存储器单元C11、C12的擦除(图8)
BLV BLV2 GND 位线偏置电压
CGV1 Ver -10V 晶体管FGT11的擦除电压
CGV2 Ver -10V 晶体管FGT12的擦除电压
VB VB2 5V 阱PW的偏置电压
SV SV2 5V 晶体管ST11,ST12的栅极电压
SLV VI2 5V 源极线NISO的偏置电压
当编程存储器单元时的电压数值的示例
PG1 参考 示例 存储器单元C11的编程(图4)
BLV BLV2 4V 位线偏置电压
CGV1 Vpg 10V 晶体管FGT11的编程电压
CGV2 Vnp GND 晶体管FGT12的非编程电压
VB VB3 GND 阱PW的偏置电压
SV Von 2V 晶体管ST11,ST12的栅极电压
SLV VI3 GND 源极线NISO的偏置电压
PG2 参考 示例 存储器单元C11的编程(图6)
BLV BLV3 4V 位线偏置电压
CGV1 Vpg 10V 晶体管FGT11的编程电压
CGV2 Vsp 5V 晶体管FGT12的软编程电压
VB VB3 GND 阱PW的偏置电压
SV Von 2V 晶体管ST11,ST12的栅极电压
SLV VI3 GND 源极线NISO的偏置电压

Claims (9)

1.一种在半导体衬底(PW)上的非易失性存储器，其特征在于包括：
至少一个位线(BL)，
至少两个控制栅极线(CGL<i>，CGL<i+1>)，
至少一个字线(WL<i,i+1>)，
至少一个配对存储器单元对(C11、C12，C21、C22)，包括：
第一存储器单元，包括：
第一浮置栅极晶体管(FGT11)，具有：
控制栅极(CG)，耦合至第一控制栅极线(CGL<i>)，
第一导电端子，耦合至所述位线，以及
第二导电端子，通过第一选择晶体管(ST11、ST3)而耦合至源极线，
所述第一选择晶体管具有：
选择控制栅极(SGC)，耦合至所述字线，以及
第二存储器单元，包括：
第二浮置栅极晶体管(FGT12)，具有：
控制栅极，耦合至所述第二控制栅极线(CGL<i+1>)，
第一导电端子，耦合至所述位线，以及
第二导电端子，通过第二选择晶体管(ST12、ST3)而耦合至所述源极线，
所述第二选择晶体管与所述第一选择晶体管共用所述选择控制栅极，以及
装置，用于独立于所述第二存储器单元地对所述第一存储器单元进行编程，并且反之亦然，
所述存储器被配置为：
通过向所述位线(BL)施加第一正电压(BLV3)、并且向所述第一控制栅极线(CGL<i>)施加第二正电压(Vpg)，借由流过所述第一存储器单元的编程电流(I1)，通过热电子注入，而对所述第一存储器单元(C11，C21)进行编程，以及
当对所述第一存储器单元编程时，向所述第二控制栅极线(CGL<i+1>)施加第三正电压(Vsp)，所述第三正电压能够使得编程电流流过所述第二存储器单元(C12，C22)而不使所述第二存储器单元切换为被编程状态。
2.根据权利要求1所述的存储器，其特征在于选择所述第三电压(Vsp)，以便于确保对所述第二存储器单元(C12，C22)的软编程，以使得不论所述第二存储器单元是否处于被编程或被擦除状态下，其都不能具有负阈值电压。
3.根据权利要求1或2所述的存储器，其特征在于包括：
字线解码器(WLDC)，耦合至所述字线(WL<i,i+1>)并且至所述控制栅极线(CGL<i>、CGL<i+1>)，
所述解码器被配置为，当对所述配对存储器单元对(C11、C12，C21、C22)中的存储器单元进行读出时，向必须被读出的所述存储器单元的所述浮置栅极晶体管(FGT11、FT12)的所述控制栅极(CG)施加正读出电压(Vrd)、并且向与其配对的所述存储器单元的所述浮置栅极晶体管的所述控制栅极施加零电压(Vnr)。
4.根据权利要求1或2中的任一项所述的存储器，其特征在于所述选择控制栅极(SGC)是嵌入式垂直栅极，
所述嵌入式垂直栅极具有：
垂直沟道区域(CH1)，用于所述第一选择晶体管(ST11)，与所述嵌入式垂直控制栅极的第一面相对地延伸；以及
垂直沟道区域(CH2)，用于所述第二选择晶体管(ST12)，与所述嵌入式垂直控制栅极的第二面相对地、并且与所述第一选择晶体管的所述沟道区域相对地延伸。
5.根据权利要求1或2中的任一项所述的存储器，其特征在于所述配对存储器单元对的所述存储器单元(C21，C22)共用单个选择晶体管(ST3)。
6.根据权利要求1或2中的任一项所述的存储器，其特征在于所述存储器单元对(C11，C12)包括：
第一掺杂区域(n1)，沿着所述嵌入式栅极(SGC)的第一上边缘延伸，形成所述存储器单元对的第一存储器单元(C11)的、所述选择晶体管(ST11)的漏极区域以及所述浮置栅极晶体管(FGT11)的源极区域，
第二掺杂区域(n2)，沿着所述嵌入式栅极的与所述第一上边缘相对的第二上边缘延伸，形成所述存储器单元对的第二存储器单元(C12)的、所述选择晶体管(ST12)的漏极区域以及所述浮置栅极晶体管(FGT12)的源极区域，以及
第三掺杂区域(NISO，n3)，沿着所述嵌入式栅极的两个相对的下边缘延伸，形成由所述第一存储器单元的所述选择晶体管(ST11)和所述第二存储器单元的所述选择晶体管(ST12)所共用的源极区域，
所述存储器单元对的每个选择晶体管(ST11、ST12)具有垂直沟道区域(CH2)，所述垂直沟道区域在所述嵌入式栅极的相应侧上、在所述第一掺杂区域或所述第二掺杂区域与所述第三掺杂区域之间延伸。
7.根据权利要求1或2中的任一项所述的存储器，其特征在于包括：
字线解码器，耦合至所述字线(WL<i,i+1>)并且至所述控制栅极线(CGL<i>，CGL<i+1>)，所述解码器被配置为，当对所述存储器单元进行擦除时，同时向所述第一控制栅极线和所述第二控制栅极线(CGL<i>，CGL<i+1>)施加擦除电压(Ver)。
8.根据权利要求1或2中的任一项所述的存储器，其特征在于被配置为，在对所述第一存储器单元(C11，C21)进行编程的所述操作的期间：
检查所述存储器单元对(C11、C12，C21、C22)的耗尽状态，并且只要所述第一存储器单元和所述第二存储器单元中的一个或另一个在耗尽状态下，则对所述第一存储器单元进行编程、并且同时对所述第二存储器单元(C12、C21)应用软编程，以及
检查所述第一存储器单元的被编程状态，并且只要所述第一存储器单元不处于被编程状态下，则对所述第一存储器单元进行编程。
9.根据权利要求1或2中的任一项所述的存储器，其特征在于包括由配对存储器单元对组成的行，所述配对存储器单元对连接至所述字线(WL<i,i+1>)和所述控制栅极线(CGL<i>，CGL<i+1>)，
所述存储器被配置用于，对由所述行的数个存储器单元所形成的字进行编程，所述字连接至所述两个控制栅极线中的一个，并且当对所述字进行编程时，所述存储器被配置用于：
执行对由配对存储器单元对(C11、C12，C21、C22)组成的所述行的读出并且存储读出的所述字的操作，
执行对由配对存储器单元对组成的所述行进行擦除的操作，
执行对由存储器单元对组成的所述行的所述存储器单元的字编程，包括：根据存储的所述字、并且可能根据待写入的所述字，而对在所述行中的所述存储器单元对的所述第一存储器单元(C11，C21)进行编程，并且同时执行对被编程的所述第一存储器单元的第二配对存储器单元(C12，C22)的软编程，以及
执行根据存储的所述字、并且可能根据待写入的所述字、对在所述行中的所述存储器单元对的所述第二存储器单元进行编程的第二操作，并且同时执行对被编程的所述第二存储器单元的所述第一配对存储器单元的软编程。
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