CN204144258U - 具有双端存储器胞元的存储器阵列架构 - Google Patents

具有双端存储器胞元的存储器阵列架构 Download PDF

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Abstract

一种存储器阵列包括：沿第一方向延伸的字线；沿第二方向延伸的位线；存储器单元，所述存储器单元具有耦接至所述位线的读取晶体管、至少一个双端存储器胞元，以及选择晶体管，所述双端存储器胞元具有耦接至所述字线的第一末端以及耦接至所述读取晶体管的栅极的第二末端。所述双端存储器胞元的所述第二末端耦接至由所述选择晶体管的漏极和所述读取晶体管的栅极所共用的共同节点。

Description

具有双端存储器胞元的存储器阵列架构
技术领域
本发明涉及包括双端存储器胞元（例如，电阻型存储器胞元）的存储器阵列架构。
背景技术
电阻型随机存取存储器（RRAM）是一类电阻型存储器，并且近来作为对于超高密度非易失性信息存储的可能候选方案而受到广泛关注。典型的RRAM器件具有设置在一对电极之间的绝缘体层，并且会表现出阻滞电阻切换效应（hysteretic resistance switching effect）。
电阻切换的现象解释如下：由于在二元氧化物（例如，NiO和TiO2）中的焦耳加热和电化学过程，或是对于包含氧化物、硫族化物和聚合物的离子型道题的氧化还原过程，在绝缘体层内部形成导电丝。电阻切换现象也可以用在TiO2和非晶硅（a-Si）膜中的场协助下的离子扩散来解释。
在a-Si结构的情况中，电场引发下的金属离子向硅的扩散导致导电丝的形成，从而降低a-Si结构的电阻。在偏置（或编程）电压去除之后这些导电丝仍然存在，从而使器件具有非易失性特性，这些导电丝也可以通过在施加的极性相反的电压的动力下离子朝金属电极的反向流动来去除。
基于a-Si结构的电阻型器件，尤其是形成在多晶硅上的器件，通常表现出良好的耐用性或生命周期。但是，如果在重复的写入和读取循环中，如果对器件施加了过大的偏置电压，电阻型器件的耐用性会降低，这部分是因为焦耳加热以及在a-Si结构中的不必要的大量金属离子的移动。另外，一般来说，RRAM器件的产率受到电成型工艺的影响，在此期间，通过向器件施加较大的电压（或电流）信号，导电路径的主要部分形成在切换介质中。
发明内容
本发明涉及包括双端存储器胞元（例如，电阻型存储器胞元）的存储器阵列架构。该存储器阵列包括多个存储器单元，每一个存储器单元包括编程/擦除晶体管、读取晶体管以及至少一个诸如RRAM的双端存储器胞元。
在一个实施例中，一种非易失性存储器器件包括：沿第一方向延伸的字线；沿第二方向延伸的位线；以及存储器单元，所述存储器单元具有耦接至所述位线的读取晶体管、至少一个双端存储器胞元以及选择晶体管，所述双端存储器胞元具有耦接至所述字线的第一末端以及耦接至所述读取晶体管的栅电极的第二末端。
在另一个实施例中，一种非易失性存储器器件包括以行与列的阵列布置的多个存储器单元，每一个所述存储器单元具有多个电阻型存储器胞元，每一个电阻型存储器胞元具有第一末端和第二末端。多个字线沿第一方向延伸，并且具有与第一行存储器单元相关联的第一组字线、与第二行存储器单元相关联的第二组字线以及与第三行存储器单元相关联的第三组字线。多个位线沿第二方向延伸，并且具有与第一列存储器单元相关联的第一组位线、与第二列存储器单元相关联的第二组位线以及与第三列存储器单元相关联的第三组位线。提供多个读取晶体管，每一个读取晶体管与所述存储器单元中的一个存储器单元相关联并且具有耦接至所述位线中的一个位线的漏电极。提供多个选择晶体管，每一个选择晶体管与所述存储器单元中的一个存储器单元相关联。多个选择线具有耦接至与所述第一列存储器单元相关联的选择晶体管的栅电极的第一选择线、耦接至与所述第二列存储器单元相关联的选择晶体管的栅电极的第二选择线，以及耦接至与所述第三列存储器单元相关联的选择晶体管的栅电极的第三选择线。多个源极线具有耦接至与所述第一行存储器单元相关联的选择晶体管的源电极的第一源极线、耦接至与所述第二行存储器单元相关联的选择晶体管的源电极的第二源极线，以及耦接至与所述第三行存储器单元相关联的选择晶体管的第三源极线。所述电阻型存储器胞元的第一端耦接至相应的字线，而所述电阻型存储器胞元的第二端耦接至相应的共同节点，每一共同节点由所述选择晶体管的一个的漏电极和相应的读取晶体管的栅电极共用。
在另一个实施例中，存储器器件的存储器单元包括：多个电阻型存储器胞元；选择晶体管，具有耦接至共同节点的漏电极、耦接至选择线的栅电极以及耦接至源极线的源电极；以及读取晶体管，具有耦接至位线的漏电极以及耦接至所述共同节点的栅电极。每一个电阻型存储器胞元具有耦接至字线的第一末端和耦接至所述共同节点的第二末端，以及设置在所述第一末端与所述第二末端之间的切换介质。
在又一个实施例中，一种用于编程存储器器件的方法包括提供存储器单元，所述存储器单元具有：多个电阻型存储器胞元；选择晶体管，具有耦接至共同节点的漏电极、耦接至选择线的栅电极和耦接至源极线的源电极；读取晶体管，具有耦接至位线的漏电极和耦接至所述共同节点的栅电极，其中每一个电阻型存储器胞元具有耦接至字线的第一末端和耦接至所述共同节点的第二末端，以及设置在所述第一末端与所述第二末端之间的切换介质。所述方法进一步包括选择至少一个电阻型存储器胞元；以及对与所选存储器胞元相关联的字线施加相对于所述共同节点的第一电位。
在又一个实施例中，所述第一电位是正电位。所述方法进一步包括对与所选存储器胞元相关联的字线施加所述编程电压；以及对所述选择晶体管的栅电极施加选择电压以开启所述选择晶体管。
在又一个实施例中，所述第一电位对应于足够在所选电阻型存储器胞元处于低阻态时使电流流过所选电阻型存储器胞元的读取电压，所述读取电压不足以改变所选存储器胞元的阻态。
在又一个实施例中，所述第一电位是负电位。所述方法进一步包括对所述源极线施加擦除电压；对与所选存储器胞元相关联的字线施加大约0伏特；以及对所述选择晶体管的栅电极施加选择电压以开启所述选择晶体管。
将在附图和以下描述中阐述一个或多个实施例的细节。其他特征、目标和优势从描述、附图及权利要求中将一目了然。
附图说明
以下将结合附图来描述示例性实施例，其中相似标记表示相似胞元，其中：
图1所示为根据本发明的实施例的包括底电极、切换介质和顶电极的非易失性存储器器件。
图2A所示为根据本发明的实施例的器件的电阻切换特性。
图2B所示为根据本发明的实施例的器件的电阻切换特性。
图3A所示为通过向顶电极施加编程电压Vpth而处于开启状态的双端器件。
图3B所示为通过向顶电极施加擦除电压Veth而处于关断状态的双端器件。
图4所示为根据本发明的实施例基于非晶硅（a-Si）的交叉型存储器阵列。
图5所示为根据本发明的实施例的非易失性存储器器件的方块图。
图6所示为根据本发明的实施例的包括多个存储器单元的存储器阵列。
图7所示为根据本发明的实施例的包括多个存储器单元的存储器阵列，其中每一个存储器单元包括读取晶体管、多个电阻型存储器胞元以及选择晶体管。
图8所示为根据本发明的实施例的存储器器件的编程操作。
图9所示为根据本发明的实施例的存储器器件的位擦除操作。
图10所示为根据本发明的实施例的存储器器件的页擦除操作。
图11所示为根据本发明的实施例的存储器器件的读取操作。
图12所示为根据本发明的另一个实施例的存储器器件的读取操作。
图13所示为根据本发明的另一个实施例的存储器器件的读取操作。
图14所示为根据本发明的实施例的位线感测操作。
具体实施方式
本发明涉及包括双端存储器胞元（例如，电阻型存储器胞元）的存储器阵列架构。该存储器阵列包括多个存储器单元，每一个存储器单元包括编程/擦除晶体管、读取晶体管以及至少一个双端存储器胞元。该双端存储器胞元包括RRAM、相变存储器、磁阻型随机存取存储器（MRAM）、自旋转移矩RAM（STT-RAM）等。
图1所示为根据本发明的实施例的包括底电极102、切换介质104和顶电极106的非易失性存储器器件100。切换介质104表现出可以使用恰当的控制电路选择性地设置成各种值的电阻。在本实施例中，器件100是双端电阻型存储器器件，例如电阻型随机存取存储器（RRAM）。如本领域的技术人员所了解，器件100也可以用作其他类型的器件，诸如可编程的可变电容器。
该电阻型存储器器件为具有在顶电极和底电极之间设置的切换介质的双端器件。该切换介质的电阻可以通过向该等电极施加电信号来控制。该电信号可以是基于电流或基于电压的。如在本文中使用，术语“RRAM”或“电阻型存储器件”或“电阻型存储器胞元”指的是电阻可以通过施加电信号来控制的切换介质，无需该切换介质的铁电性、磁化和相变。
在本实施例中，器件100是基于无定形硅或非晶硅的电阻型存储器器件，并且使用无定形硅（a-Si）来作为切换介质104。切换介质104的电阻会随着由于所施加的电压而在a-Si切换介质104内的导电丝的形成或消失而改变。顶电极106为含有银（Ag）的导电层并且在a-Si切换介质104中用作导电丝形成离子的来源。尽管在本实施例中使用的是银，但是应理解，顶电极106可以用各种其他适宜金属来形成，诸如金（Au）、镍（Ni）、铝（Al）、铬（Cr）、铁（Fe）、锰（Mn）、钨（W）、钒（V）和钴（Co）。底电极102是与a-Si切换介质104的下端面相接触的掺杂了硼的或其他类的p型多晶硅电极。
图2A所示为根据本发明的实施例的器件100的电阻切换特性。切换介质104表现出双极切换机制。切换介质104的电阻会随着经由顶电极106和底电极102施加给切换介质104的电流信号的极性和幅度而变化。当施加了等于或等于编程阈值电压（或编程电压）Vpth的正电压时，器件100改变为开启状态（低阻态）。在一个实施例中，该编程电压会根据用于切换介质104和顶电极106的材料而处于1伏特至5伏特的范围中。当施加了等于或大于擦除阈值电压（或擦除电压）Veth的负电压时，器件100切换回至关断状态（高阻态）。在一个实施例中，该擦除电压处于-1伏特至-5伏特的范围中。如果所施加的电压介于这两个阈值电压Vpth与Veth之间，则器件状态不受影响，从而实施低电压的读取过程。一旦器件100被设置为特定的电阻态，器件100会在不需电力的情况下将信息保留一定的时间（或保留时间）。
图2A所示为根据本发明的实施例的器件100的非整流切换特性。当给顶电极106施加相对于底电极102的正电位时，电流从顶电极106流向底电极102。另一方面，如果给顶电极106施加相对于底电极的负电位，电流朝相反方向流动。
另一方面，图2B所示为根据本发明的另一个实施例的器件100的整流切换特性。当给顶电极106施加相对于底电极102的正电位时，电流从顶电极106流向底电极102，但是，即使是在给顶电极106施加相对于底电极102的负电位的情况下，也不会有反向的电流。在该实施例中，器件100表现出类似二极管的行为，并且可以用包括与二极管串联连接的电阻器的等效电路来表示。通过控制流过该器件的电流的量，器件100可以经控制以表现出整流或非整流特性，下文将对此进行解释和详细描述。
图3A和图3B所示为根据本发明的实施例在开启状态和关断状态期间器件100的切换机制。在a-Si切换介质104中的切换是根据由于施加给器件100的电极102和106的编程和擦除电压而在a-Si切换介质104中出现的在导电丝区域中的导电丝或多个导电丝的形成和消失。
图3A所示为通过给顶电极106施加编程电压Vpth而置于开启状态（或编程状态）的器件100。由a-Si制成的切换介质104设置在底电极102与顶电极106之间。切换介质104的上部包括金属区域（或导电路径）302，其从顶电极106延伸至底电极102上方约10nm处。在电成型工艺期间，当给顶电极102施加略大于随后的切换电压（例如，1～5V）的电压时，形成金属区域302。此大电压会导致电场诱发的金属离子从顶电极106朝底电极102的扩散，从而形成连续的导电路径303。切换介质104的下部限定出导电丝区域304，其中当在电成型工艺之后施加编程电压Vpth时，形成导电丝305。在电成型工艺期间，区域303和305也可以一起形成。导电丝305包括一系列金属粒子，当所施加的编程电压Vpth提供足够的活化能以将大量金属离子从金属区域302朝底电极102推动时，这些金属粒子会被捕集在切换介质104的下部中的缺陷位点中。
导电丝305被认为包含大量金属粒子，能通过不导电的切换介质彼此分开，并且不会形成连续的导电路径，与金属区域302中的路径303不同。视实施情况而定，导电丝305延伸约2-10nm。在开启状态下的导电机制为通过导电丝305中的金属粒子的电子穿隧。器件电阻由金属粒子306与底电极102之间的穿隧电阻主导。金属粒子306为在导电丝区域304中最接近底电极102的金属粒子，并且是在开启状态下的在导电丝区域304中的最后一个金属粒子。
图3B所示为通过对顶电极106施加擦除电压Veth而处于关断状态（或擦除状态）的器件100。擦除电压Veth施加足够的电磁力使被捕集在a-Si的缺陷位点中的金属粒子平移并且使导电丝305从导电丝区域304至少部分地消失。在关断状态下最接近底电极102的金属粒子308与底电极102相距大于在开启状态下的金属粒子306的距离。这种在金属粒子308与底电极102之间的增大的距离将器件100置于较之于开启状态的高阻态。在一个实施例中，在开启/关断状态之间的电阻比为10E3至10E7。器件100在开启状态下行为像电阻器而在关断状态下行为像电容器。也就是说，在关断状态下，切换介质104不会传导任何有意义的数量的电流，基本上为介电质。在一个实施方案中，电阻在开启状态中为10E5欧姆，而在关断状态中为10E10欧姆。在另一个实施方案中，电阻在开启状态中为10E4欧姆，而在关断状态中为10E9欧姆。在又一个实施方案中，电阻在关断状态下为至少10E7欧姆。
回顾图2A和图2B，通过控制流过器件100的电流的量，器件100可以经控制以表现出类似二极管的行为。如果流过器件100的量小于阈值量，器件100会表现出类似二极管的行为，从而防止出现从底电极102到顶电极106的反向电流。在一个实施例中，阈值电流为10微安，使得如果电流为10微安或10微安以上，器件100表现出非整流特性（图2A），而如果电流小于10微安，器件100表现出整流特性（见图2B）。阈值电流可以随着器件实施方案而变化，例如随着所用材料以及器件100的大小而变化。
据信，施加给底电极102的负电位使得最接近底电极102的金属粒子306（见图3A）在不从导电丝区域304平移的情况下略微向上移动。这种在金属粒子306与底电极102之间的增加的距离增大了电阻并且防止有电流从底电极102流向金属粒子306。但是，如果电流等于或大于阈值水平，会出现从底电极102通过金属粒子306的突发大电流。
图4所示为根据本发明的实施例的基于无定形硅（a-Si）的交叉型存储器阵列400。交叉型存储器阵列400包括沿第一方向延伸的底电极402的平行阵列。在一个实施例中，底电极402包括底金属（未示出）以及在底金属上形成的p型多晶硅（未示出）。在本实施例中，底电极402为纳米级。例如，底电极402具有大约40nm的宽度和大约60nm的间距。
顶电极404的平行阵列沿第二方向延伸以与底电极402交叉。顶电极404包括能够供应诸如银（Ag）、镍（Ni）、铝（Al）、铬（Cr）、铁（Fe）、锰（Mn）、钨（W）、钒（V）和钴（Co）的金属。在一个实施例中，顶电极404和底电极402彼此正交。顶电极404为具有大约60nm的宽度和大约150nm的间距的纳米线。
这两个阵列402和404的每一个交点406形成一个双端电阻型存储器胞元408。在每一交点406出的存储器胞元408包括由切换层410分开的两个电极402和404。该切换层或结构可以具有与底电极402的宽度基本上相同或比其更窄的宽度。在一些实施例中，在交叉型存储器阵列中的每一个存储器胞元可以存储一个单个位。在其他实施例中，该等存储器胞元表现出多级电阻，从而允许在每一胞元中存储多个位。
在本实施例中，切换层410包括无定形硅或其他非晶硅。如在本文中使用，术语“无定形硅”指的是基本上是无定形相并且可以包括晶体硅小颗粒的硅材料。如在本文中使用，术语“非晶硅”指的是表现出可控电阻的无定形硅或无定形多晶硅，或其组合等。
在一个实施例中，上文所描述的交叉型存储器阵列可以在硅基板上制造。在另一个实施例中，也可以使用III-V型半导体化合物（诸如砷化镓（GaAs）、氮化镓（GaN）、氮化硼（BN）等）或II-VI型半导体化合物（诸如硒化铬、碲化锌等）来作为基板。
图5所示为根据本发明的实施例的非易失性固态电阻型切换器件500的方块图。器件500包括包括多个存储器单元的存储器阵列502。每一存储器单元包括多个电阻型存储器胞元。在本实施例中，该等电阻型存储器胞元处于NOR配置中，其中每一个电阻型存储器胞元可以与在同一存储器单元中的其他电阻型存储器胞元独立地存取。在其他实施例中，该等电阻型存储器胞元可以是NAND、交叉型或其他配置。行解码器504接收要操作的电阻型存储器胞元的地址，并且选择与该电阻型存储器胞元相关联的字线。列解码器506接收要操作的电阻型存储器胞元的地址，并且选择与该电阻型存储器胞元相关联的位线。选择线解码器508接收该电阻型存储器胞元的地址，并且选择出与包括该电阻型存储器胞元的存储器单元相关联的选择线。源极开关510将适宜于要执行的操作的电压施加给该存储器单元的源极线。感测放大器512感测通过所选位线的电流以确定该存储器单元中的所选电阻型存储器胞元是被编程还是被擦除。输出缓冲器514接收由感测放大器512所感测到的数据并且根据输出启用信号将该数据输出到数据总线。
图6所示为根据本发明的实施例的包括多个存储器单元602的存储器阵列600。每一个存储器单元602被字线606、位线608和选择线610所独一地识别。源极线612提供适宜于执行给定操作的电压。在本实施例中在识别存储器单元602时不需要源极线612。在其他实施例中，可以使用源极线612来识别特定的存储器单元602。
每一个存储器单元602包括至少一个电阻型存储器胞元（见图7）来存储信息。该电阻型存储器胞元根据实施方案存储一个或多个位。每一个电阻型存储器胞元耦接至字线606。尽管在图6中针对每一个存储器单元602仅示出了一个字线606，但是可以根据实施方案针对存储器单元602提供任何数目的字线。在一个实施例中，每一个存储器单元602具有12个电阻型存储器胞元和12个与其关联的字线。在另一个实施例中，每一个存储器单元602具有32个电阻型存储器胞元和32个与其关联的字线。在又一个实施例中，每一个存储器单元602具有64个电阻型存储器胞元和64个与其关联的字线。
图7所示为根据本发明的实施例的包括以行与列布置的多个存储器单元702a-702i的存储器阵列700。每一个存储器单元包括读取晶体管704、编程/擦除晶体管706（也被称作“选择晶体管”），以及用于存储数据的多个电阻型存储器胞元708a、708b和708c。由于数据存储在这些电阻型存储器胞元中，因此不需要将晶体管704缩小到纳米尺度来提供所需的器件密度，与使用晶体管来存储数据的那些存储器器件（闪存存储器器件和DRAM存储器器件）不同。
读取晶体管704的栅电极和编程/擦除晶体管706的漏电极共用一个共同电极。电阻型存储器胞元708a、708b和708c的底电极耦接至该共用节点，该共同节点将读取晶体管704的栅电极与编程/擦除晶体管706的漏电极相互连接。在存储器单元中的每一电阻型存储器胞元可以与在同一存储器单元中的其他存储器胞元独立地编程、擦除或读取。为便于说明，针对每一存储器单元仅示出三个电阻型存储器胞元708a、708b和708c，但是它们的数字可随着实施方案变化。
在本实施例中，电阻型存储器胞元708a、708b和708c操作以表现出类似二极管的特性，使得电流从顶电极（例如，字线）流向底电极（例如，连接至该读取晶体管的栅电极的共同节点）。因此，每一个电阻型存储器胞元表现出与二极管串联连接的电阻器的特性。这种单向电流防止了与潜行电流相关联的问题，无需使用本来需要更大的器件制造复杂性和较大的器件使用面积的外部二极管。
回顾图7，存储器阵列700具有根据存储器单元的行分组的字线。多个第一字线710a、710b和710c与在第一行中的存储器单元702a、702b和702c相关联。这些第一字线中的每一个均连接至在第一行中的每一个存储器单元的存储器胞元中的一个存储器胞元的电极。例如，第一字线710a、710b和710c分别连接至存储器单元702b的电阻型存储器胞元708a、708b和708c。多个第二字线712a、712b和712c与在第二行中的存储器单元702d、702e和702f相关联。该等第二字线中的每一个均连接至在第二行中的每一个存储器单元中的存储器胞元中的一个存储器胞元的电极。多个第三字线714a、714b和714c与在第三行中的存储器单元702g、702h和702i相关联。所述第三字线中的每一个均连接至在第三行中的每一个存储器单元的存储器胞元中的一个存储器胞元的顶电极。
在一个实施例中，每一组字线具有与在存储器单元中的存储器胞元的数目相同数目的字线。例如，根据在每一存储器单元中的存储器胞元的数目，每一组字线可以具有8个字线、16个字线、32个字线或64个字线。视实施方案而定，数据的页可以由每一字线、每一存储器单元或每一行存储器单元来定义。
第一位线716连接至在第一列中的存储器单元702a、702d和702g的读取晶体管的漏极。第二位线718连接至在第二列中的存储器单元702b、702e和702h的读取晶体管的漏极。第三位线720连接至在第三列中的存储器单元702c、702f和702i的读取晶体管的漏极。
第一选择线722连接至在第一列中的存储器单元702a、702d和702g的编程/擦除晶体管的栅极。第二选择线724连接至在第二列中的存储器单元702b、702e和702h的编程/擦除晶体管的栅极。第三选择线726连接至在第三列中的存储器单元702c、702f和702i的编程/擦除晶体管的栅极。在本实施例中，通过选择相关联的字线、位线以及选择线来选择出要操作的存储器单元。
第一源极线728连接至在第一行中的存储器单元702a、702b和702c的编程/擦除晶体管的源极。第二源极线730连接至在第二行中的存储器单元702d、702e和702f的编程/擦除晶体管的源极。第三源极线732连接至在第三行中的存储器单元702g、702h和702i的编程/擦除晶体管的源极。在本实施例中，该等源极线根据要在所选的电阻型存储器胞元上执行的操作来给该等编程/擦除晶体管提供恰当的电压。在一个实施例中，每一个存储器单元与至少一个字线、位线和选择线相关联。在一个实施例中，每一个存储器单元具有8个存储器胞元，并且与8个字线相关联。在另一个实施例中，每一个存储器单元具有16个存储器胞元并且与16个字线相关联。在另一个实施例中，每一个存储器单元具有32个存储器单元并且与32个字线相关联。
在操作中，根据要执行的操作，通过对存储器阵列700的字线、位线、选择线以及源极线施加预定的电压，来操作电阻型存储器胞元，例如，编程、擦除或读取。由于这些电阻型存储器胞元被提供在这些字线与读取晶体管的栅极之间，而不是在这些位线的路径中，存储器阵列700读取快速。以下为根据本发明的实施例的操作表格。
表1
以存储器单元702b为例，在存储器单元702b中的电阻型存储器胞元708a被选择用来标称。对选择线724施加选择电压，进而施加给编程晶体管（或选择晶体管）706的栅极。编程晶体管706的沟道区域变得导电。通过在字线710a与连接至编程晶体管706的源极的源极线728之间提供电位差，将第一电压（或编程电压Vpth）施加给连接至电阻型存储器胞元708a的字线710a。第二电压被施加给字线710b和710c，它们连接至未选的存储器胞元708b和708c。
在一个实施例中，为将胞元编程，大约3伏特的第一电压被施加给字线710a，同时源极线728被接地。在另一个实施例中，大约1伏特的第一电压被施加给字线710a，同时源极线728被接地。该第一电压可以作为电压脉冲来施加。具有不高于第一电压的值的一半的幅度的第二电压被施加给字线710b和710c。或者，视实施方案而定，与未选的电阻型存储器胞元相关联的字线可以被维持为浮动。对于使用无定形硅作为电阻型切换材料，根据器件尺寸以及无定形硅材料的工艺条件以及其他因素，第一电压可以处于约0.5伏特到约5伏特的范围中。
为了擦除被编程的胞元，对经编程的胞元施加具有与编程电压Vpth相反极性的擦除电压Veth。擦除电压Veth具有与编程电压Vpth大致相等或比其略大的幅度。
再次以电阻型存储器胞元708a为例。通过向源极线728施加正电压同时将字线710a维持在大约0伏特，在源极线728与字线710a之间施加擦除电压Veth（例如，4伏特）。选择电压被施加给选择线724以开启编程晶体管706。
在一个实施例中，由于位线被用于读取数据，读取晶体管704在编程或擦除操作期间被保持在关断状态。位线718被维持为浮动或0伏特。
执行读取操作以确定电阻型存储器胞元的状态。位线718被用于测量流过所选电阻型存储器胞元708a的状态。根据此电流量来确定所选存储器胞元708a的电阻态。
在读取操作期间，对字线710a施加读取电压以提供在字线710a与源极线728之间的电位差。在一个实施例中，该读取电压具有大约为编程电压Vpth的值的一半的幅度，以防止该读取电压干扰正在被读取的存储器胞元的电阻态。在一个实施例中，读取电压为0.5至0.5伏特，并且被作为电压脉冲来施加。电压（例如，0.5伏特）被施加给字线710b和710c，它们与未选的胞元708b和708c相关联。施加给字线710b和710c的电压可以根据实施方案而变化。
图8所示为根据本发明的实施例的存储器器件的编程操作。由于存储器胞元广泛地相互连接，所以在编程、擦除或读取操作期间漏电流会影响相邻的胞元。因此，在一个实施例中，在执行编程操作之前对电阻型存储器胞元执行预充电操作。该预充电操作使得在同一行中的电阻型存储器胞元中的每一个电阻型存储器胞元的第一端和第二端在编程操作之前具有基本上相同的电位。例如，如果在存储器单元702b中的电阻型存储器胞元708a被选择用来编程，执行预充电操作以使得在存储器单元702b中的电阻型存储器胞元708a、708b和708c的第一端和第二端具有零电位差。该预充电操作包括向所选的字线WLsel，例如与所选电阻型存储器胞元708a相关联的字线710a，施加预充电电压Vpc（或第一预充电电压）。预充电电压Vpc还被施加给处于同一字线组并且与在第一行中的存储器单元相关联的未选的字线WLunsel，例如字线710b和710c。此外，预充电电压Vpc（或第二预充电电压）被施加给源极线728。在一个实施例中，施加给字线WLsel和WLunsel的第一预充电电压和施加给源极线728的第二预充电电压基本上相同。在其他实施例中，第一预充电电压和第二预充电电压可以不同。
在预充电操作期间，分别与在第二行和第三行中的存储器单元相关联的第二字线712a-712c和第三字线714a-714c被维持在零伏特或浮动。预充电电压Vpc具有比编程电压Vpth小的幅度，从而不会在预充电操作期间无意地将存储器胞元编程。在一个实施例中，预充电电压Vpc的幅度不大于编程电压的值的大约一半。当预充电电压Vpc被施加给字线710a、710b和710c和源极线728时，电压Vselect被施加给选择线724以开启编程晶体管706。因此，在存储器单元702b中的电阻型存储器胞元708a、708b和708c处于预充电状态。
随后，编程电压Vpth被施加给连接至存储器胞元708a的字线710a以对其编程。预充电电压Vpc不再施加给源极线728并且源极线728的电压水平被降低至零伏特。预充电电压Vpc继续被施加给未选的电阻型存储器胞元708b和708c的字线710b和710c。施加此预充电电压Vpc（或抑制电压）以防止存储器胞元708b和708c被所施加给所选电阻型存储器胞元708a的编程电压Vpth无意编程。
图9所示为根据本发明的实施例的存储器器件的位擦除操作。以电阻型存储器胞元708a来作为经编程胞元的实例。擦除电压Veth被施加给源极线728同时零伏特被施加给所选的字线WLsel，例如与所选的电阻型存储器胞元708a相关联的字线710a。选择电压Vselect被施加给选择线724以开启编程晶体管706。在字线710a与源极线728之间的负电位差使得存储器胞元710a被擦除，即处于高阻态。电压（例如，大约Veth/2）被施加给未选的字线WLunsel，即与未选的胞元708b和708c相关联的字线710b和710c，以防止未选的电阻型存储器胞元708b和708c被无意擦除。在一个实施例中，选择电压Vselect被作为电压脉冲施加。
图10所示为根据本发明的另一个实施例的存储器器件的页擦除操作。该擦除操作可以对单个胞元执行，例如上文参考图9所描述的电阻型存储器胞元708a，或对在同一行或同一页中的多个所选胞元执行，如图10所示。在本实施例中，该页被定义为在同一行中的存储器单元中的所有存储器胞元。
在页擦除操作中，在存储器单元702a、702b和702c中的所有存储器胞元被同时擦除。零伏特被施加给在同一行中的所有字线WLsel，即第一字线710a、710b和710c。与擦除电压Veth等效的源极电压被施加给源极线728。选择电压Vselect被施加给选择线722、724和726，以开启存储器单元702a、702b和702c中的编程/擦除晶体管。在同一行中的存储器单元中的所有存储器胞元被同时擦除，这是因为它们都被施加了该擦除电压。此时，零电压被施加给位线716、718和720。或者，位线716、718和720可以被维持为浮动。
在一个实施例中，页可以被定义为在单个存储器单元中的所有存储器胞元。该页擦除操作以与图10相同的方式进行，有一点不同之处在于选择电压Vselect仅被施加给与要擦除的存储器单元相关联的选择线。在另一个实施例中，页被定义为连接至同一字线的所有存储器胞元。该页擦除操作可以与图10相似的方式执行，有一点不同之处在于同一组的未选的字线（例如，710b和710c）被施加了抑制电压（例如。1.5伏特），以防止连接至这些未选字线的存储器胞元被擦除。
图11、图12和图13所示为实施读取操作以确定根据本发明的实施例的电阻型存储器胞元的位值的各种方式。由于在存储器阵列中的存储器胞元使用如图4所示的底电极和顶电极相互连接，所以施加给所选胞元的读取电压不会无意地将这些存储器胞元擦除或编程。可以在对所选字线或所选源极线预充电或不预充电的情况下实施该读取操作。在本文中的实例中，假定存储器单元702b的存储器胞元708a被选择用来该读取操作（见图7）。
在一个实施例中，在对存储器胞元708a执行该读取操作之前，不施加任何预充电电压（见图11）。不大于读取电压Vread的电压V1被施加给字线WLunsel，即与在存储器单元702b中的未选存储器胞元708b和708c相关联的字线710b和710c。读取电压Vread被施加给所选的字线WLsel，即连接至所选存储器胞元708a的字线710a，同时将源极线728维持在零伏特。读取电压Vread被选择为具有不会无意地将电阻型存储器胞元708a编程或擦除的幅度（例如，0.5-1.5伏特）。在一个实施例中，读取电压Vread的幅度不大于编程电压Vpth的值的一半。
由读取电压Vread所导致的在字线710a与源极线728之间的电位差使得如果所选存储器胞元708a处于编程状态（或低阻态）会有电流电流过其。此电流（或该读取电压）又会开启读取晶体管704并使电流流过读取晶体管704，该电流可以被耦接至位线718的负载或感测电路（未示出）感测到。视实施方案而定，该感测电路可以是电流感测器或电压感测器。
另一方面，如果存储器胞元708a处于擦除状态（或高阻态），即使将读取电压施加给字线710a，也几乎或完全没有电流流过存储器胞元708a。读取晶体管704会保持关断状态，并且感测电路也不会感测出必要量的电流。
图12所示为根据本发明的另一个实施例的读取操作。参考电压Vref被施加给选择线724，从而允许在读取操作期间编程晶体管706导电（见图12）。读取电压Vread被施加给连接至所选存储器胞元708a的字线710a。源极线728被施加了0伏特。在字线710a与源极线728之间的电位差使得如果存储器胞元708a处于编程状态，会有电流流过存储器胞元708a。此电流（或读取电压）又会开启读取晶体管704，并使得有电流流过读取晶体管704，该电流可以被耦接至位线718的负载或感测电路（未示出）感测出。该感测电路可以是电流感测器或电压感测器，视实施方案而定。
图13所示为根据本发明的又一个实施例的读取操作。在该读取操作之前执行预充电操作。预充电电压Vpc被施加给字线WLsel，即用于所选存储器胞元708a的字线710a，并施加给字线WLunsel，即用于在存储器单元702b中的未选的存储器胞元。预充电电压Vpc还被施加给源极线728。第一选择电压Vselect被施加给选择线724以开启编程晶体管706。在存储器单元702b中的存储器胞元708a、708b和708c由此被置于预充电状态。选择电压Vselect被从选择线724设置为零以关断编程晶体管706。读取电压Vread被施加给字线710a，并且源极线728被施加了零伏特。在字线710a与源极线728之间的电位差会导致如果存储器胞元708a处于编程状态，会有电流流过。此电流（或读取电压）会增加读取晶体管704的栅极电压，从而开启读取晶体管704并使电流流过读取晶体管704，该电流可以被耦接至位线718的负载或感测电路（未示出）感测到。该感测电路可以是电流感测器或电压感测器，视实施方案而定。
在一个实施例中，通过将读取电流与参考电流相比较，来确定所选存储器胞元即电阻型存储器胞元708a的阻态或位值。如上文提及，该存储器胞元的特性在于关断状态电阻和开启状态电阻，关断状态电阻为对应于纳安（10-9）范围的关断状态电流的吉欧（109）范围，开启状态电阻为对应于微安（10-6）范围的开启状态电流的兆欧（106）范围。
根据要执行的操作，通过对字线、位线、选择线和源极线施加恰当的电压，来执行上文所述的编程、擦除及读取操作。以下为根据本发明的实施例的关于要执行的操作的施加给字线、位线、选择线和源极线的电压的操作表格。
表2
图14所示为根据本发明的实施例的位线感测操作。在此实施例中，通过感测位线718的电压降至预定值Vp所花的时间，来确定存储器器件的阻态。低阻态的存储器胞元对于该电压降会花第一时间（例如t1）。另一方面，高阻态的存储器胞元会花第二时间（例如t2），比对于该电压降的第一时间要长。如果在时间t2时或过后，未发生电压降，也可以确定高阻态。
已经描述了多个实施例。应理解，可以在不偏离本发明的精神和范围的情况下做出各种修改。例如，该等存储器单元可以具备不同于电阻型存储器胞元的双端存储器胞元，例如相变存储器（PCRAM）、磁阻随机存取存储器（MRAM），以及自旋转移矩RAM（STT-RAM）。本发明的范围应受所附权利要求书的限定。

Claims (23)

1.一种存储器阵列，包括： 
字线，沿第一方向延伸； 
位线，沿第二方向延伸；以及 
具有耦接至所述位线的读取晶体管的存储器单元、至少一个双端存储器胞元，以及选择晶体管，所述双端存储器胞元具有耦接至所述字线的第一末端以及耦接至所述读取晶体管的栅电极的第二末端。 
2.如权利要求1所述的存储器阵列，其中所述双端存储器胞元的所述第二末端耦接至由所述选择晶体管的漏电极和所述读取晶体管的所述栅电极所共用的共同节点。 
3.如权利要求2所述的存储器阵列，其中所述器件具有多个字线，并且其中所述存储器单元具有多个双端存储器胞元，每一个双端存储器胞元具有耦接至所述字线中的一个字线的第一末端以及耦接至所述共同节点的第二末端。 
4.如权利要求3所述的存储器阵列，进一步包括： 
耦接至所述选择晶体管的源电极的源极线；以及 
耦接至所述选择晶体管的栅电极的选择线。 
5.如权利要求4所述的存储器阵列，进一步包括： 
多个字线，所述字线为所述多个字线中的一个字线，其中所述多个字线具有第一组字线、第二组字线以及第三组字线； 
多个存储器单元，所述存储器单元为所述多个存储器单元中的一个存储器单元，其中所述多个存储器单元具有第一行存储器单元、第二行存储器单元以及第三行存储器单元，并且 
其中所述第一组字线关联于所述第一行存储器单元，所述第二组字线关联于所述第二行存储器单元，而所述第三组字线关联于所述第三行存储器单元。 
6.如权利要求5所述的存储器阵列，其中每一个存储器单元包括多个双端存储器胞元，在每一个存储器单元中每一个存储器单元具有连接至所述字线中的一个字线的一个末端以及连接至所述共同节点的另一末端。 
7.如权利要求6所述的存储器阵列，其中在每一个存储器单元中的所述双端存储器胞元被配置成与在同一存储器单元中的其他双端存储器胞元独立地存取。 
8.如权利要求7所述的存储器阵列，其中每一个双端存储器胞元包括顶电极、切换介质以及底电极，其中所述顶电极包括银，所述切换介质包括非晶硅，而所述底电极包括多晶硅。 
9.如权利要求8所述的存储器阵列，其中所述双端存储器胞元为电阻型存储器胞元，被配置成具有高阻态和低阻态。 
10.如权利要求1所述的存储器阵列，其中所述双端存储器单元包括从由电阻型存储器胞元、相变存储器(PCRAM)胞元、磁阻型随机存取存储器(MRAM)胞元以及自旋转移力矩RAM(STT-RAM)胞元组成的组中选出的一种。 
11.如权利要求1所述的存储器阵列，进一步包括： 
耦接至所述选择晶体管的源电极的源极线；以及 
耦接至所述选择晶体管的栅电极的选择线， 
其中所述双端存储器胞元的所述第二末端耦接至由所述选择晶体管的漏电极和所述读取晶体管的所述栅电极所共用的共同节点， 
其中所述器件具有多个字线，并且其中所述存储器单元具有多个双端存储器胞元，每一个双端存储器胞元具有耦接至所述字线中的一个字线的第一末端以及耦接至所述共同节点的第二末端，并且 
其中每一个双端存储器胞元包括设置所述第一末端与所述第二末端之间的切换介质，其中所述第一末端包括银，所述切换介质包括非晶硅，而所述第二末端包括多晶硅。 
12.一种存储器阵列，包括： 
多个存储器单元，被布置成行与列的阵列，每一个所述存储器单元具有多个电阻型存储器胞元，每一个电阻型存储器胞元具有第一末端和第二末端； 
沿第一方向延伸的多个字线，具有与第一行存储器单元相关联的第一组字线、与第二行存储器单元相关联的第二组字线以及与第三行存储器单元相关联的第三组字线； 
沿第二方向延伸的多个位线，具有与第一列存储器单元相关联的第一位 线、与第二列存储器单元相关联的第二位线以及与第三列存储器单元相关联的第三位线； 
多个读取晶体管，每一个读取晶体管与所述存储器单元中的一个存储器单元相关联并且具有耦接至所述位线中的一个位线的漏电极； 
多个选择晶体管，每一个选择晶体管与所述存储器单元中的一个存储器单元相关联； 
多个选择线，具有：第一选择线，耦接至与所述第一列存储器单元相关联的选择晶体管的栅电极；第二选择线，耦接至与所述第二列存储器单元相关联的选择晶体管的栅电极；以及第三选择线，耦接至与所述第三列存储器单元相关联的选择晶体管的栅电极； 
多个源极线，具有：第一源极线，耦接至与所述第一行存储器单元相关联的选择晶体管的源电极；第二源极线，耦接至与所述第二行存储器单元相关联的选择晶体管的源电极；以及第三源极线，耦接至与所述第三行存储器单元相关联的选择晶体管的源电极；并且 
其中所述电阻型存储器胞元的所述第一端耦接至相应的字线，而所述电阻型存储器单元的所述第二端耦接至相应的共同节点，每一个共同节点由所述选择晶体管中的一个选择晶体管的漏电极和相应的读取晶体管的栅电极所共用。 
13.如权利要求12所述的存储器阵列，其中每一个存储器单元包括至少八个电阻型存储器胞元。 
14.如权利要求12所述的存储器阵列，其中所述电阻型存储器胞元中的每一个被配置成至少具有高阻态和低阻态。 
15.如权利要求12所述的存储器阵列，其中，所述第一组字线、所述第二组字线以及所述第三组字线的每一个均具有与在每一个存储器单元中的电阻型存储器胞元的数目相同数目的字线。 
16.如权利要求12所述的存储器阵列，其中所述源极线沿所述第一方向延伸，而所述选择线沿所述第二方向延伸。 
17.如权利要求16所述的存储器阵列，其中每一个存储器单元被设置在由相应组字线、相应源极线、相应选择线和相应位线所限定的空间内。 
18.如权利要求16所述的存储器阵列，其中在每一个存储器单元中的 电阻型存储器胞元被配置成与在同一存储器单元中的其他电阻型存储器胞元独立地存取。 
19.如权利要求18所述的存储器阵列，其中每一个电阻型存储器胞元包括设置在所述第一端与所述第二端之间的切换介质，并且 
其中所述第一端包括银，所述切换介质包括非晶硅，而所述第二端包括多晶硅。 
20.一种存储器阵列，所述存储器单元包括： 
多个电阻型存储器胞元； 
选择晶体管，具有耦接至共同节点的漏电极、耦接至选择线的栅电极以及耦接至源极线的源电极； 
读取晶体管，具有耦接至位线的漏电极以及耦接至所述共同节点的栅电极，并且 
其中每一个电阻型存储器胞元具有耦接至字线的第一末端和耦接至所述共同节点的第二末端，以及设置所述第一末端与所述第二末端之间的切换介质。 
21.如权利要求20所述的存储器阵列，其中每一个电阻型存储器胞元被配置成与所述存储器单元的其他电阻型存储器胞元独立地存取。 
22.如权利要求21所述的存储器阵列，其中所述存储器单元被设置为在所述存储器器件中以行和列布置的存储器单元阵列的一部分。 
23.如权利要求22所述的存储器阵列，其中所述第一端包括银，所述切换介质包括非晶硅，而所述第二端包括多晶硅。 
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