CN1960171A - 丁类放大器和使用它的红外线数据接收装置 - Google Patents

Abstract

D级放大器包括：放大电路，其高端开关元件和低端开关元件被串联连接到电源；高端栅极驱动电路，驱动所述高端开关元件的高端栅极；以及低端栅极驱动电路，驱动所述低端开关元件的低端栅极。在这种D级放大器中，所述高端栅极驱动电路和所述低端栅极驱动电路被设定充放电时间，以使所述高端栅极的充电时间比放电时间短，所述低端栅极的充电时间比放电时间长。

Description

丁类放大器和使用它的红外线数据接收装置

技术领域

本发明涉及由PWM(Pulse Width Modulation：脉冲宽度调制)信号或PDM(Pulse Density Modulation：脉冲密度调制)信号驱动高端栅极(high side)和低端栅极(low side)的MOS晶体管的D级放大器，以及包括该D级放大器、以无线方式接收红外线声音数据的红外线数据接收装置。

背景技术

近年来，活跃地开展着数字的声音信号处理的设备的开发。伴随着这样的开发，也在积极地开发用于设备间的连接的数字声音信号技术。作为这样的技术，例如已知在用红外线通信组件(IrDA：Infrared Data Association)进行声音数据通信时，传送被PDM(Pulse Density Modulation)调制的1bit数据串的数据通信系统(文献1)。

图19表示使用了这样的红外线通信组件的数据接收装置的结构。

如图19所示，数据接收装置包括：接收单元1001、扬声器驱动单元1002和扬声器1003。该数据接收装置用接收单元1001接收PDM调制过的1bit数据串，并通过扬声器驱动单元1002驱动扬声器1003。作为用于接收单元1001中的以往的红外线接收部件，可列举IrDA组件和红外线遥控接收组件。如果考虑通信速率，作为红外线接收部件，IrDA接收用组件的1.152Mbps(MIR)或4Mbps(FIR)合适。

表1

IrDA接收用组件的标准

通信速率	脉冲宽度	T
			4Mbps             (FIR)	(1/4)*T	500μsec
1.152Mbps         (MIR)	(1/4)*T	868μsec
			2.4kbps～115.2kbps(SIR)	(3/16)*T	8.68μsec～104μsec

表2红外线遥控用组件的标准

通信速率	脉冲宽度	T
			1kbps以下	因发送码而有所不同	因发送码而有所不同

此外，在上述数据接收装置中，由于使用PDM调制来接收被变换为脉冲串的疏密数据的声音数据，所以通过包括接收单元1001、扬声器驱动单元1002和具有LPF功能的扬声器1003而能够容易地将声音数据变换为声音。这样，数据接收装置将PDM调制过的1bit数据串作为声音数据，通过用上述红外线通信组件进行通信，对无线电话等的应用是可能的。

在利用这样的1bit数字信号(PDM信号)或PWM信号来再现声音时，不能用振幅小的这些调制信号直接驱动负载(扬声器)。因此，为了将上述调制信号的振幅放大到能够驱动负载为止的大小，D级放大器被用于上述扬声器驱动单元1002。

图20表示以往的D级放大器中的开关放大级的电路结构。而图21表示该开关放大级的动作波形。

由PDM信号或PWM信号驱动扬声器的D级放大器，有图20所示的开关放大级。该开关放大级包括：配置于高电位电源端的高端开关元件HSW、配置于低电位电源(或地)端的低端开关元件LSW、以及晶体管Q101～Q104。

高端开关元件HSW和低端开关元件LSW例如由功率MOSFET(Metal-Oxide Semiconductor Field-Effect Transistor)构成。此外，通过pMOS晶体管的晶体管Q101和nMOS晶体管的晶体管Q102构成的反相器，构成高端栅极驱动电路。另一方面，通过pMOS晶体管的晶体管Q103和nMOS晶体管的晶体管Q104构成的反相器，构成低端栅极驱动电路。

在上述开关放大级中，如图21所示，输入信号IN为“Hi(高)”(“1”)时，高端栅极GH(高端开关元件HSW的栅极)和低端栅极GL(低端开关元件LSW的栅极)的逻辑电平都为“Lo(低)”，输出信号out(p)变成“Hi”。此外，在开关放大级中，输入信号IN为“Lo”(“0”)时，高端栅极GH和低端栅极GL的逻辑电平都变成“Hi”，输出信号out(p)变成“Lo”。

在这样的开关放大级中，通过使高端开关元件HSW和低端开关元件LSW同时导通，从而通过两开关元件HSW、LSW而在高电位端电源和低电位端电源之间流过贯通电流(shoot-through current)。

图22(a)至图22(d)表示了构成D级放大器的最后级的两个开关元件的动作。

这里，高端开关元件HSW为p沟道MOSFET，低端开关元件LSW为n沟道MOSFET。高端开关元件HSW在上述高端栅极GH的逻辑电平为“0”导通，在高端栅极GH的逻辑电平为“1”时截止。另一方面，低端开关元件LSW在上述低端栅极GL的逻辑电平为“1”时导通，在低端栅极GL的逻辑电平为“0”时截止。

在通常的动作状态下，高端开关元件HSW和低端开关元件LSW如图22(c)或图22(d)所示那样动作。在图22(c)所示的动作状态(输入信号IN为“Hi”时)，高端开关元件HSW导通，而低端开关元件LSW截止。由此，通过高端开关元件HSW向负载LD流过驱动电流Id，所以输出信号out(p)变成“Hi”。相反地，在图22(d)所示的动作状态(输入信号IN为“Lo”时)，高端开关元件HSW截止，而低端开关元件LSW导通。由此，由于从负载LD对低端开关元件LSW流过驱动电流Id，所以输出信号out(p)变成“Lo”。

如图22(a)所示，在串联连接的高端开关元件HSW和低端开关元件LSW都导通的状态下，通过高端开关元件HSW和低端开关元件LSW而流过贯通电流Is。对于这样的状态，如图22(b)所示，高端开关元件HSW和低端开关元件LSW都截止时，不流过贯通电流Is。

再有，数字音频数据一般以PCM(Pulse Code Modulation)格式来表现。就用D级放大器放大这样的数字音频数据来说，需要利用专用的IC将CD、MD、DVD等的PCM信号例如变换为PDM信号(进行PDM调制)。

可是，接收上述那样的声音数据的数据接收装置通常为了以无线方式进行通信而由电池驱动。在设置于这样的利用电池驱动的数据接收装置的D级放大器中，上述贯通电流造成的功率消耗成为加速电池消耗的问题。

对于这样的问题，采用不流过贯通电流的产生上述图22(b)所示的动作状态的驱动方法。如这种动作状态那样，高端开关元件HSW和低端开关元件LSW都截止的期间一般被称为空载时间(dead time)。在D级放大器中，为了降低贯通电流，通常设有用于生成空载时间的电路(例如文献2)。

图23表示D级放大器中的一例空载时间生成电路的结构。而图24表示D级放大器中的空载时间生成电路和开关放大级的动作。

图23中所示的空载时间生成电路包括：反相器101、延迟电路102、“或非(NOR)”电路103和“与非(NAND)”电路104。

在这样的空载时间(dead time)生成电路中，由反相器101反相后的输入信号IN被原样输入到“或非”电路103和“与非”电路104，另一方面，通过延迟电路102而延迟规定时间后被输入到“或非”电路103和“与非”电路104。由此，如图24所示，“或非”电路103输出反相器101的输出(反相器输出)和延迟电路102的输出(延迟输出)的“或非”(“或非”输出)。而“与非”电路104输出反相器输出和延迟输出的“与非”(“与非”输出)。于是，高端开关元件HSW在“或非”输出为“Lo”的期间因高端栅极GH的逻辑电平为“Hi”而截止。另一方面，低端开关元件LSW在“与非”输出为“Lo”期间低端栅极GL的逻辑电平为“Hi”而导通。

这里，“与非”输出在“或非”输出从“Hi”下降到“Lo”后延迟由延迟电路102产生的延迟时间td0而下降。另一方面，“或非”输出在“与非”输出从“Lo”上升至“Hi”后被延迟了延迟时间td0而上升。由此，在从高端栅极GH的逻辑电平变化到“Hi”至低端栅极GL的逻辑电平变化到“Hi”为止的延迟时间td0之间，高端开关元件HSW和低端开关元件LSW都截止(OFF)。同样地，在低端栅极GL的逻辑电平变化到“Lo”起至高端栅极GH的逻辑电平变化到“Lo”为止的延迟时间td0之间，高端开关元件SHW和低端开关元件LSW都截止。这样，空载时间td1、td2由延迟时间td0提供。

在上述那样的空载时间生成电路中，因为是由延迟电路提供的固定的延迟时间决定空载时间，所以不容易变更。对于这样的不适合状况，在文献3中，公开了迅速并且容易地实施空载时间的调整作业的结构。具体地说，该结构包括对高端开关元件HSW和低端开关元件LSW的栅极信号进行监视，根据该栅极信号而生成与空载时间成比例的DC电压信号，并基于该DC电压信号而调整空载时间的空载时间调整电路。

(文献1)特开2004-135321号公报(2004年4月30日公开)

(文献2)特开昭57-170608号公报(1982年10月20日公开)

(文献3)特开2003-338715号公报(2003年11月28日公开)

由于空载时间通过制造而有偏差，所以上述空载时间调整电路将在D级放大器的制造后(出厂调整时)简单地进行空载时间的调整作为目的而被采用。但是，这样的空载时间调整电路未将D级放大器作为产品出厂后使用，所以不仅使D级放大器的结构复杂化，而且在实现低成本方面成为障碍。

对此，如果能够在D级放大器的设计阶段根据D级放大器的标准而合适地设定空载时间，则能够基本上没有上述那样的空载时间调整。

发明内容

本发明的目的在于提供一种能够用简单的结构设定期望的空载时间的D级放大器。

为了实现上述目的，本发明的D级放大器包括：放大电路，其高端开关元件和低端开关元件被串联连接到电源；高端栅极驱动电路，驱动所述高端开关元件的高端栅极；以及低端栅极驱动电路，驱动所述低端开关元件的低端栅极，在所述高端栅极驱动电路和所述低端栅极驱动电路中，被设定充放电时间，以使所述高端栅极的充电时间比放电时间短，所述低端栅极的充电时间比放电时间长。

在上述结构中，通过充放电时间的设定，使高端栅极的充电时间比放电时间短，低端栅极的充电时间比放电时间长。由此，高端栅极的电位的变化在上升时比下降时快，另一方面，低端栅极的电位的变化在上升时比下降时慢(例如，参照图6的高端栅极GH1和低端栅极GL1的电位的变化)。

因此，在高端栅极的电位变化和低端栅极的电位变化之间产生差别。其结果，在从高端开关元件截止至低端开关元件导通为止的期间，以及从低端开关元件截止至高端开关元件导通为止的期间产生时间差。在这样产生的时间差的期间，由于两开关元件都截止，所以其时间差成为空载时间。

这样，在上述结构中，通过高端栅极和低端栅极的充放电时间的设定而能够生成空载时间。

本发明的其他目的、特征及优点通过以下所示的记载而将十分清楚。此外，本发明的好处在参照附图的以下说明中将更加明白。

附图说明

图1是表示本发明的一实施方式的D级放大器的结构的方框图。

图2是表示上述D级放大器中的实施方式1的开关放大电路结构的电路图。

图3是表示图2的开关放大电路的充电时的等效电路的电路图。

图4是表示图2的开关放大电路的放电时的等效电路的电路图。

图5(a)是表示上述D级放大器中的pMOS晶体管的电容模型的电路图。

图5(b)是表示上述D级放大器中的nMOS晶体管的电容模型的电路图。

图6是表示上述开关放大电路的动作的定时图。

图7是表示上述D级放大器中的实施方式2的开关放大电路的结构的电路图。

图8是表示上述D级放大器中的实施方式3的开关放大电路结构的电路图。

图9是表示上述D级放大器中的实施方式4的开关放大电路结构的电路图。

图10是表示上述D级放大器中的实施方式5的开关放大电路结构的电路图。

图11是表示图10的开关放大电路的动作的定时图。

图12是表示上述D级放大器中的实施方式6的开关放大电路结构的电路图。

图13是表示图12的开关放大电路的动作的定时图。

图14是表示上述D级放大器中的实施方式7的开关放大电路结构的电路图。

图15是表示图14的开关放大电路的动作的定时图。

图16是表示上述D级放大器中的半桥式的低通滤波器结构的电路图。

图17是表示上述D级放大器中的全桥式的低通滤波器结构的电路图。

图18是表示包含了上述D级放大器的红外线数据接收装置的结构的方框图。

图19是表示以往的红外线数据接收装置的结构的方框图。

图20是表示以往的D级放大器的开关放大级结构的电路图。

图21是表示图20的开关放大级的动作的定时图。

图22(a)至图22(d)是表示图20的开关放大级的动作中的不同状态的图。

图23是表示以往的其他D级放大器中的空载时间生成电路和开关放大级结构的电路图。

图24是表示图23的空载时间调整电路和开关放大级的动作的定时图。

具体实施方式

对于本发明的实施方式，基于图1至图18说明时，如下那样。

图1是表示本发明的一实施方式的D级放大器1的概略结构。

如图1所示，D级放大器1包括：调制电路2、开关放大电路3和低通滤波器(图中，LPF)4。

如图1所示，调制电路2是将输入音频信号(模拟或PCM信号)调制为PDM信号或PWM信号并输出的电路。开关放大电路3包括基于从调制电路2输出的调制信号而将负载电流导通/截止的功率开关电路，将调制信号放大。低通滤波器4通过将开关放大电路3放大的调制信号的电平平均化，并除去在被放大的调制信号中包含的不需要的高频噪声，从而再现被放大的输入音频信号。

在本实施方式，对于开关放大电路3，用以下的各实施方式来说明各种结构。

[实施方式1]

图2表示本实施方式的开关放大电路31的主要部分的结构。

如图2所示，开关放大电路31包括：高端开关元件HSW、低端开关元件LSW、高端栅极驱动电路311以及低端栅极驱动电路312。

高端开关元件HSW和低端开关元件LSW被串联连接到高电位端电源(Vdd)和低电位端电源(GND)之间。此外，输出电压out(p)从高端开关元件HSW和低端开关元件LSW之间输出。高端开关元件HSW是p沟道MOS晶体管，低端开关元件LSW是n沟道MOS晶体管。

高端栅极驱动电路311由pMOS晶体管Q1、nMOS晶体管Q2和电阻R1组成的反相器电路构成。低端栅极驱动电路312由pMOS晶体管Q3、nMOS晶体管Q4和电阻R2组成的反相器电路构成。输入信号IN被输入到pMOS晶体管Q1、nMOS晶体管Q2、pMOS晶体管Q3和nMOS晶体管Q4的栅极。构成的pMOS晶体管Q1被连接在高电位端电源和高端开关元件HSW的栅极(高端栅极GH1)之间。电阻R1的一端连接到高端栅极GH1，另一端连接到nMOS晶体管Q2的漏极。nMOS晶体管Q2的源极连接到低电位端电源。高端栅极驱动电路311这样构成反相器电路。

pMOS晶体管Q3的源极连接到高电位端电源，漏极连接到电阻R2的一端。电阻R2的另一端连接到低端开关元件LSW的栅极(低端栅极GL1)。nMOS晶体管Q4连接在低端栅极GL1和低电位端电源之间。低端栅极驱动电路312这样构成反相器电路。

上述电阻R1、R2都有相同的电阻值R01。

图3表示图2所示的开关放大电路31的充电时的等效电路。

在充电时，输入信号IN为“Lo”(“0”)。因此，由于pMOS晶体管Q1导通，而nMOS晶体管Q2截止，所以电阻R1未被连接到高端栅极GH1(等同于没有)。此外，由于pMOS晶体管Q3导通，而nMOS晶体管Q4截止，所以电阻R2被连接到低端栅极GL1。这样，形成图3的等效电路。

在上述等效电路中，高端栅极GH1按时间常数Ron×Cgg被充电，低端栅极GL1按时间常数(Ron+R01)×Cgg被充电。这里，Ron是MOS晶体管的导通电阻，Cgg是MOS晶体管的栅极电容。

图4表示图2所示的开关放大电路31的放电时的等效电路。

在放电时，输入信号IN为“Hi”(“1”)。因此，由于pMOS晶体管Q1截止，而nMOS晶体管Q2导通，所以电阻R1被连接到高端栅极GH1。此外，由于pMOS晶体管Q3截止，而nMOS晶体管Q4导通，所以电阻未被连接到低端栅极GL1(等同于没有)。这样，形成图4的等效电路。

在上述等效电路中，高端栅极GH1按时间常数(Ron+R01)×Cgg被放电，低端栅极GL1按时间常数Ron×Cgg被放电。

因此，高端栅极GH1的充电时间比其放电时间短，低端栅极GL1的充电时间比其放电时间长。

图5(a)表示pMOS晶体管(高端开关元件HSW)的电容模型，图5(b)表示nMOS晶体管(低端开关元件LSW)的电容模型。

在图5(a)、图5(b)所示的电容模型中，表示为C_gg＝C_gb+C_gd+C_gs。其中，C_gb是栅极-反向栅极间电容，C_ga是栅极-漏极间电容，C_gs是栅极-源极间电容。

接着，说明上述那样构成的开关放大电路31的动作。图6是表示开关放大电路31的动作的定时图。

如图6所示，假设在高端栅极GH1的电位从“Hi”电平(Vdd)起超过低于阈值电压Vth(p)部分的电平为止的范围并下降时，高端开关元件HSW导通，如果高端栅极GH的电位在上述范围内则截止。高端开关元件HSW截止为止的时间toff(H)如下表示。

toff(H)＝Ron×Cgg×ln(Vdd/Vth(p))而至高端开关元件HSW导通为止的时间ton(H)如下表示。

ton(H)＝(Ron+R01)×Cgg×ln(Vdd/Vth(p))

如图6所示，假设在低端栅极GL1的电位从“Lo”电平(Vdd)起超过高于阈值电压Vth(n)的电平为止的范围并上升时，高端开关元件HSW导通，如果低端栅极GL1的电位在上述范围内则截止。设低端开关元件LSW以Vth(n)被导通/截止时，高端开关元件LSW导通为止的时间ton(L)如下表示。

ton(L)＝(Ron+R01)×Cgg×ln(Vdd/Vth(n))而高端开关元件LSW截止为止的时间toff(L)如下表示。

toff(L)＝Ron×Cgg×ln(Vdd/(Vdd-Vth(n)))

这里，空载时间td1、td2如下表示。

td1＝|toff(H)-ton(L)|

td2＝|ton(H)-toff(L)|此外，如果Vth(p)＝Vth(n)＝Vdd/2，则空载时间td1、td2如下表示。

td1＝td2＝R01×Cgg×ln2这样，在开关放大电路31中，通过电阻R1、R2，可进行空载时间的设定。因此，通过根据开关放大电路31的标准而适当设定电阻R1、R2的电阻值R01，能够以简单的结构设定最合适的空载时间。

[实施方式2]

图7表示本实施方式的开关放大电路32的主要部分的结构。

如图7所示，开关放大电路32包括：高端开关元件HSW、低端开关元件LSW、高端栅极驱动电路321和低端栅极驱动电路322。

关于高端开关元件HSW和低端开关元件LSW，由于与实施方式1的开关放大电路31中的高端开关元件HSW和低端开关元件LSW的结构相同，所以在本实施方式中省略其说明。

再有，在后述的其他实施方式中也是同样，所以省略高端开关元件HSW和低端开关元件LSW的说明。

高端栅极驱动电路321由pMOS晶体管Q1、nMOS晶体管Q2和电阻R1、R3组成的反相器电路构成。低端栅极驱动电路322由pMOS晶体管Q3、nMOS晶体管Q4和电阻R2、R4组成的反相器电路构成。输入信号IN被输入到pMOS晶体管Q1、nMOS晶体管Q2、pMOS晶体管Q3和nMOS晶体管Q4的栅极。

高端栅极驱动电路321是在实施方式1的高端栅极驱动电路311中附加有电阻R3的结构。而低端栅极驱动电路322是在实施方式1的低端栅极驱动电路312上附加有电阻R4的结构。电阻R3连接在高端栅极驱动电路311中的pMOS晶体管Q1的漏极和高端栅极GH1之间。另一方面，电阻R4连接在低端栅极驱动电路312中的nMOS晶体管Q4的漏极和低端栅极GL1之间。

上述电阻R3、R4都有相同的电阻值R02。此外，电阻值R01被设定为比电阻值R02大的值。

下面说明这样构成的开关放大电路32的动作。

高端栅极GH1按时间常数(Ron+R02)×Cgg被充电。而低端栅极GL1按时间常数(Ron+R01)×Cgg被充电。此外，高端栅极GH1按时间常数(Ron+R01)×Cgg被放电。低端栅极GL1按时间常数(R_on+R02)×Cgg被放电。

因此，高端栅极GH1的充电时间比其放电时间短，低端栅极GL1的充电时间比其放电时间长。

如图6所示，假设在高端栅极GH1的电位从“Hi”电平(Vdd)起超过低于阈值电压Vth(p)的电平为止的范围并下降时，高端开关元件HSW导通，如果高端栅极GH1的电位在上述范围内则截止。高端开关元件HSW截止为止的时间toff(H)如下表示。

toff(H)＝(Ron+R02)×Cgg×ln(Vdd/Vth(p))而至高端开关元件HSW导通为止的时间ton(H)如下表示。

ton(H)＝(R_on+R01)×C_gg×ln(Vdd/Vth(p))

如图6所示，假设在低端栅极GL1的电位从“Lo”电平(Vdd)起超过高于阈值电压Vth(n)的电平为止的范围并上升时，高端开关元件HSW导通，如果低端栅极GL1的电位在上述范围内则截止。高端开关元件LSW导通为止的时间ton(L)如下表示。

ton(L)＝(Ron+R01)×Cgg×ln(Vdd/(Vdd-Vth(n)))而高端开关元件LSW截止为止的时间toff(L)如下表示。

toff(L)＝(Ron+R02)×Cgg×ln(Vdd/(Vdd-Vth(n)))

这里，空载时间td1、td2如下表示。

td1＝|toff(H)-ton(L)|

td2＝|ton(H)-toff(L)|此外，如果Vth(p)＝Vth(n)＝Vdd/2，则空载时间td1、td2如下表示。

td1＝td2＝(R01-R02)×Cgg×ln2这样，在开关放大电路32中，通过电阻R1～R4，可进行空载时间的设定。因此，通过根据开关放大电路32的标准而适当设定电阻R1、R2的电阻值R01和电阻R3、R4的电阻值R02，能够以简单的结构设定最合适的空载时间。此外，通过使用两种电阻值R01、R02，能够比开关放大电路31更细致地设定空载时间。

[实施方式3]

图8表示本实施方式的开关放大电路33的主要部分的结构。

如图8所示，开关放大电路33包括：高端开关元件HSW、低端开关元件LSW、高端栅极驱动电路331和低端栅极驱动电路332。

高端栅极驱动电路331由pMOS晶体管Q1和nMOS晶体管Q2组成的反相器电路构成。低端栅极驱动电路332由pMOS晶体管Q3和nMOS晶体管Q4组成的反相器电路构成。输入信号IN被输入到pMOS晶体管Q1、nMOS晶体管Q2、pMOS晶体管Q3和nMOS晶体管Q4的栅极。此外，pMOS晶体管Q1和nMOS晶体管Q2的漏极都连接到高端栅极GH1。而pMOS晶体管Q3和nMOS晶体管Q4的漏极都连接到低端栅极GL1。

这里，设nMOS晶体管Q2、Q4的栅极宽度和栅极长度分别为W1、L1，设pMOS晶体管Q1、Q3的栅极宽度和栅极长度分别为W2、L2。在高端栅极驱动电路331中，设定为W1/L1比W2/L2小。而在低端栅极驱动电路332中，设定为W2/L2比W1/L1小。

对于MOS晶体管的R_on，下面的关系成立。

Ron(n)＝1/(μn×Cox×(W1/L1)×(Vgs-Vth2(n)))

Ron(p)＝1/(μp×Cox×(W2/L2)×(Vgs-Vth2(p)))

再有，上式中的各参数如下定义。

Ron(n)：nMOS晶体管的Ron

Ron(p)：pMOS晶体管的Ron

μn：nMOS晶体管的沟道迁移率

μp：pMOS晶体管的沟道迁移率

Cox：栅极-氧化膜间电容

Vgs：栅极-源极间电压

Vth2(n)：栅极驱动电路中的nMOS晶体管的阈值电压

Vth2(p)：栅极驱动电路中的pMOS晶体管的阈值电压根据上式，通过调整W1/L1和W2/L2，能够进行Ron的调整。

下面说明上述那样构成的开关放大电路33的动作。

这里，为了简单，设每单位W/L的导通电阻为Ron＝Ron(p)＝Ron(n)。此外，nMOS晶体管的W/L∶pMOS晶体管的W/L＝n∶1时，pMOS晶体管的导通电阻∶pMOS晶体管的导通电阻＝Ron∶n×Ron。即，n表示nMOS晶体管的W/L和pMOS晶体管的W/L之比。

由此，高端栅极GH1按时间常数Ron(p)×Cgg被充电。而低端栅极GL1按时间常数n×Ron(p)×Cgg被充电。此外，高端栅极GH1按时间常数n×Ron(n)×Cgg被放电。低端栅极GL1按时间常数Ron(n)×Cgg被放电。

因此，高端栅极GH1的充电时间比其放电时间短，低端栅极GL1的充电时间比其放电时间长。

如图6所示，假设在高端栅极GH的电位从“Hi”电平(Vdd)起超过低于阈值电压Vth(p)的电平为止的范围并下降时，高端开关元件HSW导通，如果高端栅极GH的电位在上述范围内则截止。高端开关元件HSW截止为止的时间toff(H)如下表示。

toff(H)＝Ron×C_gg×ln(Vdd/Vth(p))而高端开关元件HSW导通为止的时间ton(H)如下表示。

ton(H)＝n×Ron×Cgg×ln(Vdd/Vth(p))

如图6所示，假设在低端栅极GL的电位从“Lo”电平(Vdd)起超过高于阈值电压Vth(n)的电平为止的范围并上升时，低端开关元件LSW导通，如果低端栅极GL的电位在上述范围内则截止。高端开关元件LSW导通为止的时间ton(L)如下表示。

ton(L)＝n×Ron×Cgg×ln(Vdd/(Vdd-Vth(n)))

而高端开关元件LSW截止为止的时间toff(L)如下表示。

toff(L)＝Ron×C_gg×ln(Vdd/(Vdd-Vth(n)))这里，空载时间td1、td2如下表示。

td1＝|toff(H)-ton(L)|

td2＝|ton(H)-toff(L)|此外，如果Vth(p)＝Vth(n)＝Vdd/2，则空载时间td1、td2如下表示。

td1＝td2＝|(n-1)|×Ron×Cgg×ln2这样，在开关放大电路33中，通过nMOS晶体管的W/L和pMOS晶体管的W/L之比的n的调整，可进行空载时间的设定。因此，通过根据开关放大电路33的标准而适当设定W1/L1和W2/L2，能够以简单的结构设定最合适的空载时间。此外，由于没有如开关放大电路31、32那样必需电阻R1、R2，所以可简单地构成开关放大电路33。

[实施方式4]

图9表示本实施方式的开关放大电路34的主要部分的结构。

如图9所示，开关放大电路34包括：高端开关元件HSW、低端开关元件LSW、高端栅极驱动电路341和低端栅极驱动电路342。

高端栅极驱动电路341由pMOS晶体管Q1、nMOS晶体管Q2、电阻R1和电容器C1组成的反相器电路构成。低端栅极驱动电路342由pMOS晶体管Q3、nMOS晶体管Q4、电阻R2和电容器C2组成的反相器电路构成。输入信号IN被输入到pMOS晶体管Q1、nMOS晶体管Q2、pMOS晶体管Q3和nMOS晶体管Q4的栅极。

高端栅极驱动电路341是在实施方式1的高端栅极驱动电路311中附加有电容器C1的结构。此外，低端栅极驱动电路342是在实施方式1的低端栅极驱动电路312中附加有电容器C2的结构。电容器C1连接在高端开关元件HSW的栅极和漏极之间。另一方面，电容器C2连接在低端开关元件LSW的栅极和漏极之间。

上述电容器C1、C2都有相同的电容值C0。

下面说明上述那样构成的开关放大电路34的动作。

高端栅极GH1按时间常数Ron×(Cgg+C0)被充电。而低端栅极GL1按时间常数(Ron+R01)×(Cgg+C0)被充电。此外，高端栅极GH1按时间常数(Ron+R01)×(Cgg+C0)被放电。低端栅极GL1按时间常数Ron×(Cgg+C0)被放电。

因此，高端栅极GH1的充电时间比其放电时间短，低端栅极GL1的充电时间比其放电时间长。

如图6所示，假设在高端栅极GH的电位从“Hi”电平(Vdd)起超过低于阈值电压Vth(p)的电平为止的范围并下降时，高端开关元件HSW导通，如果高端栅极GH的电位在上述范围内则截止。高端开关元件HSW截止为止的时间toff(H)如下表示。

toff(H)＝Ron×(Cgg+C0)×ln(Vdd/Vth(p))

而高端开关元件HSW导通为止的时间ton(H)如下表示。

ton(H)＝(Ron+R01)×(Cgg+C0)×ln(Vdd/Vth(p))

如图6所示，假设在低端栅极GL的电位从“Lo”电平(Vdd)起超过高于阈值电压Vth(n)的电平为止的范围并上升时，低端开关元件LSW导通，如果低端栅极GL的电位在上述范围内则截止。高端开关元件LSW导通为止的时间ton(L)如下表示。

ton(L)＝(Ron+R01)×(Cgg+C0)×ln(Vdd/(Vdd-Vth(n)))

而低端开关元件LSW截止为止的时间toff(L)如下表示。

toff(L)＝Ron×(Cgg+C0)×ln(Vdd/(Vdd-Vth(n)))这里，空载时间td1、td2如下表示。

td1＝|toff(H)-ton(L)|

td2＝|ton(H)-toff(L)|此外，如果Vth(p)＝Vth(n)＝Vdd/2，则空载时间td1、td2如下表示。

td1＝td2＝R01×(Cgg+C0)×ln2

这样，在开关放大电路34中，通过电阻R1、R2和电容器C1、C2，可进行空载时间的设定。因此，通过根据开关放大电路34的标准而适当设定电阻R1、R2的电阻值R01和电容器C1、C2的电容值C0，能够以简单的结构设定最合适的空载时间。

此外，在一般的集成电路处理工艺中，电容值的偏差(例如±10％)比电阻值的偏差(例如±20％)小。因此，通过将电容值添加为用于设定空载时间的参数，与实施方式1的开关放大电路31相比，能够降低元件特性的偏差的影响。

再有，在本实施方式，说明了在实施方式1的开关放大电路31中附加了电容器C1、C2的结构，但也可以在实施方式2的开关放大电路32中附加电容器C1、C2。

[实施方式5]

图10表示本实施方式的开关放大电路35的主要部分的结构。

如图10所示，开关放大电路35包括：高端开关元件HSW、低端开关元件LSW、高端栅极驱动电路351、低端栅极驱动电路352、反相器353、延迟电路354、“或非”电路355和“与非”电路356。反相器353、延迟电路354、“或非”电路355和“与非”电路356构成空载时间生成电路357(延迟时间赋予电路)。

高端栅极驱动电路351与高端栅极驱动电路311同样，由pMOS晶体管Q1、nMOS晶体管Q2和电阻R1组成的反相器电路构成。低端栅极驱动电路352与低端栅极驱动电路312同样，由pMOS晶体管Q3、nMOS晶体管Q4和电阻R2组成的反相器电路构成。

延迟电路354是将由反相器353反相过的输入信号IN延迟预先设定的规定的延迟时间的电路。“或非”电路355将反相器353反相过的输入信号IN和延迟电路354延迟过的输入信号IN的“或非”输出。“与非”电路356将反相器353反相过的输入信号IN和延迟电路354延迟过的输入信号IN的“与非”输出。

此外，“或非”电路355的输出端子连接着pMOS晶体管Q1和nMOS晶体管Q2的栅极。另一方面，“与非”电路356的输出端子连接着pMOS晶体管Q3和nMOS晶体管Q4的栅极。

下面说明上述那样构成的开关放大电路35的动作。图11是表示开关放大电路35的动作的定时图。

由反相器353反相过的输入信号IN被原样输入到“或非”电路355和“与非”电路356，另一方面，通过延迟电路354延迟规定时间后被输入到“或非”电路355和“与非”电路356。由此，如图11所示，“或非”电路355将反相器353的输出(反相器输出)和延迟电路354的输出(延迟输出)的“或非”(NOR输出)输出。而“与非”电路356将反相器输出和延迟输出的“与非”(NAND输出)输出。于是，高端开关元件HSW在“或非”输出为“Lo”的期间因高端栅极GH1的逻辑电平为“Hi”而截止。另一方面，低端开关元件LSW在“与非”输出为“Lo”期间因低端栅极GL1的逻辑电平为“Hi”而导通。

这里，“与非”输出从“或非”输出由“Hi”下降到“Lo”后延迟由延迟电路354提供的延迟时间td0后下降。此外，“或非”输出从“Lo”上升到“Hi”后延迟了延迟时间td0后上升。

另一方面，在高端栅极驱动电路351和低端栅极驱动电路352中，与上述高端栅极驱动电路311和低端栅极驱动电路312同样，空载时间td1、td2通过电阻R1、R2而被设定。因此，在开关放大电路35中，如下述那样，被设定包含了延迟时间td0的空载时间td1、td2。

td1＝td0+|toff(H)-ton(L)|

td2＝td0+|ton(H)-toff(L)|此外，如果Vth(p)＝Vth(n)＝Vdd/2，则空载时间td1、td2如下表示。

td1＝td2＝td0+R1×Cgg×ln2

由此，在从高端栅极GH1的逻辑电平变化到“Hi”至低端栅极GL1的逻辑电平变化到“Hi”为止的期间，高端开关元件HSW和低端开关元件LSW都截止。同样地，在从低端栅极GL1的逻辑电平变化到“Lo”至高端栅极GH1的逻辑电平变化到“Lo”为止的期间，高端开关元件HSW和低端开关元件LSW都截止。

这样，在开关放大电路35中，通过电阻R1、R2和反相器353、延迟电路354、“或非”电路355和“与非”电路356，可进行空载时间的设定。因此，通过根据开关放大电路35的标准而适当设定电阻R1、R2的电阻值R0和延迟电路354的延迟时间，能够以简单的结构设定最合适的空载时间。

再有，根据高端栅极GH的电位的下降时间trd(高端开关元件HSW导通的时间ton(H))和低端栅极GL的电位的上升时间tru(低端开关元件LSW导通的时间ton(L))的标准值，对电阻值R01的值有限制。例如，上述下降时间trd和上升时间tru如下述那样表示。

trd＝ton(H)＝(Ron+R01)×Cgg×ln(Vdd/Vth(p))

tru＝ton(L)＝(Ron+R01)×Cgg×ln(Vdd/(Vdd-Vth(n)))

因此，要将空载时间td1、td2增长，而增大电阻值R01时，下降时间trd和上升时间tru有时不满足标准值。对于这样的不适状况，取代增大电阻值R01，将延迟电路354的延迟时间td0设定得长即可。由此，能够一边满足下降时间trd和上升时间tru的标准值，一边将空载时间td1、td2增长设定。

此外，本实施方式的结构也可应用于实施方式2至4的结构。具体地说，将开关放大电路32～34和空载时间生成电路357组合。由此，通过适当设定延迟时间td0和开关放大电路32～34确定的空载时间，能够根据开关放大电路32～34或两开关元件HSW、LSW的标准而设定合适的空载时间。特别是使用电阻值R01、R02的开关放大电路32、34，与本实施方式同样，能够一边满足下降时间trd和上升时间tru的标准值，一边将空载时间td1、td2增长设定。

[实施方式6]

图12表示本实施方式的开关放大电路36的主要部分的结构。

如图12所示，开关放大电路36包括：高端开关元件HSW1、HSW2；低端开关元件LSW1、LSW2；高端栅极驱动电路361、363；低端栅极驱动电路362、364；以及反相器365。

高端开关元件HSW1、HSW2有与上述高端开关元件HSW相同的功能。另一方面，低端开关元件LSW1、LSW2有与上述低端开关元件LSW相同的功能。此外，输出信号out(p)从高端开关元件HSW1和低端开关元件LSW1的漏极输出。反相输出信号out(n)从高端开关元件HSW2和低端开关元件LSW2的漏极输出。

高端栅极驱动电路361由pMOS晶体管Q1、pMOS晶体管Q2和电阻R1组成的与高端栅极驱动电路311相同的反相器电路构成。低端栅极驱动电路362由pMOS晶体管Q3、nMOS晶体管Q4和电阻R2组成的与低端栅极驱动电路312相同的反相器电路构成。输入信号IN被输入到pMOS晶体管Q1、nMOS晶体管Q2、pMOS晶体管Q3和nMOS晶体管Q4的栅极。

高端栅极驱动电路363由pMOS晶体管Q5、nMOS晶体管Q6和电阻R5组成的反相器电路构成。低端栅极驱动电路364由pMOS晶体管Q7、nMOS晶体管Q8和电阻R6组成的反相器电路构成。由反相器365反相过的输入信号IN被输入到pMOS晶体管Q5、nMOS晶体管Q6、pMOS晶体管Q7和nMOS晶体管Q8的栅极。

高端栅极驱动电路363也与高端栅极驱动电路361同样，由与高端栅极驱动电路311相同的反相器电路构成。此外，低端栅极驱动电路364也与低端栅极驱动电路362同样，由与低端栅极驱动电路312相同的反相器电路构成。因此，电阻R5有与电阻R1同样的电阻值R01，电阻R6有与电阻R2同样的电阻值R02。

下面说明上述那样构成的开关放大电路36的动作。图13是表示开关放大电路36的动作的定时图。

如图13所示，高端栅极GH1和低端栅极GL1通过输入信号IN来驱动。另一方面，高端栅极GH2和低端栅极GL2通过被反相过的输入信号IN、即反相器365的输出(反相器输出)来驱动。其结果，开关放大电路36将输出信号out(p)和反相输出信号out(n)输出。由此，能够采用全桥式的低通滤波器4。

再有，在本实施方式的结构中，说明了有关在高端栅极驱动电路361、363和低端栅极驱动电路362、364中应用了开关放大电路31的结构(高端栅极驱动电路311和低端栅极驱动电路312)的例子。但是，本实施方式的结构不限于此，也可以在高端栅极驱动电路361、363和低端栅极驱动电路362、364中应用开关放大电路32～34的各结构，从而能够与全桥式的低通滤波器4应对。

[实施方式7]

图14表示本实施方式的开关放大电路37的主要部分的结构。

如图14所示，开关放大电路37包括：高端开关元件HSW1、HSW2；低端开关元件LSW1、LSW2；高端栅极驱动电路371、373；低端栅极驱动电路372、374；以及反相器375、376。高端栅极驱动电路371、373有与上述高端栅极驱动电路361、363相同的结构，低端栅极驱动电路372、374有与低端栅极驱动电路362、364相同的结构。因此，省略它们的说明。

此外，开关放大电路37包括反相器377、延迟电路378、“或非”电路379和“与非”电路380而构成空载时间生成电路381(延迟时间赋予电路)。反相器377、延迟电路378、“或非”电路379和“与非”电路380分别由与上述开关放大电路35中的反相器353、延迟电路354、“或非”电路355和“与非”电路356相同的电路构成。因此，开关放大电路37也与开关放大电路35同样，具有利用延迟时间td0的空载时间生成功能。

“或非”电路379的输出端子连接着高端栅极驱动电路371的输入端子，同时通过反相器376连接着低端栅极驱动电路374的输入端子。另一方面，“与非”电路380的输出端子连接着低端栅极驱动电路372的输入端子，同时通过反相器375连接着高端栅极驱动电路373的输入端子。

下面说明上述那样构成的开关放大电路37的动作。图15是表示开关放大电路37的动作的定时图。

由反相器377反相过的输入信号IN被原样输入到“或非”电路379和“与非”电路380，另一方面，通过延迟电路378被延迟规定时间。延迟电路378的输出(延迟输出)被输入到“或非”电路379和“与非”电路380。由此，如图15所示，“或非”电路379将反相器377的输出(反相器输出)和延迟电路378的输出(延迟输出)的“或非”(NOR输出)输出。而“与非”电路380将反相器输出和延迟输出的“与非”(NAND输出)输出。

于是，高端开关元件HSW1因在“或非”输出为“Lo”期间高端栅极GH1的逻辑电平为“Hi”而截止。而低端开关元件LSW2因在由反相器376反相过的“或非”输出为“Hi”期间低端栅极GL2的逻辑电平为“Lo”而截止。另一方面，低端开关元件LSW1因在“与非”输出为“Lo”期间低端栅极GL1的逻辑电平为“Hi”而导通。而高端开关元件HSW2因在由反相器375反相过的“与非”输出为“Hi”期间高端栅极GH2的逻辑电平为“Lo”而导通。

这里，“与非”输出从“或非”输出由“Hi”下降到“Lo”后延迟由延迟电路378提供的延迟时间td0后下降。此外，“或非”输出从“Lo”上升到“Hi”后延迟了延迟时间td0后上升。

另一方面，在高端栅极驱动电路371、373和低端栅极驱动电路372、374中，与上述高端栅极驱动电路311和低端栅极驱动电路312同样，空载时间td1、td2通过电阻R1、R2而被设定。因此，在开关放大电路37中，如上述开关放大电路35那样，被设定包含了延迟时间td0的空载时间td1、td2。

由此，在从高端栅极GH1的逻辑电平变化为“Hi”至低端栅极GL1的逻辑电平变化为“Hi”的期间，高端开关元件HSW1和低端开关元件LSW1都截止。同样地，在从低端栅极GL1的逻辑电平变化为“Lo”至高端栅极GH1的逻辑电平变化为“Lo”的期间，高端开关元件HSW1和低端开关元件LSW1都截止。

此外，在从低端栅极GL2的逻辑电平变化为“Lo”至高端栅极GH2的逻辑电平变化为“Lo”的期间，高端开关元件HSW2和低端开关元件LSW2都截止。同样地，在从高端栅极GH2的逻辑电平变化为“Hi”至低端栅极GL2的逻辑电平变化为“Hi”的期间，高端开关元件HSW2和低端开关元件LSW2都截止。

如图15所示，高端栅极GH1通过“或非”输出来驱动，低端栅极GL2通过被反相过的“或非”输出来驱动。另一方面，低端栅极GL1通过“与非”输出来驱动，高端栅极GH2通过被反相过的“与非”输出来驱动。其结果，开关放大电路37将输出信号out(p)和反相输出信号out(n)输出。由此，能够采用全桥式的低通滤波器4。

[实施方式8]

图16详细地表示了图1所示的D级放大器1中低通滤波器4的一结构例。而图17详细地表示了图1所示的D级放大器1中低通滤波器4的其他结构例。

图16所示的低通滤波器4包括：电阻R11、R12；线圈L11和电容器C11、C12。电阻R11、线圈L11和电容器C12被串联连接在开关放大电路3和扬声器5之间。电容器C11的一个电极连接在线圈L11和电容器C12之间，另一个电极被接地。此外，电阻R12的一端连接在电容器C12和扬声器5之间，另一端被接地。

这样构成的低通滤波器4是全桥式的低通滤波器，将从开关放大电路3输出的输出信号out(p)平均化。

另一方面，图17所示的低通滤波器4包括：电阻R11～R14、线圈L11、L12和电容器C11～C14。在该低通滤波器4中，通过电阻R11、R12、线圈L11和电容器C11、C12，与图16所示的低通滤波器4相同地构成，还通过电阻R13、R14、线圈L12和电容器C13、C14，构成与图16所示的低通滤波器4相同的低通滤波器。

这样构成的低通滤波器4是全桥式的低通滤波器，将从开关放大电路3输出的输出信号out(p)和反相输出信号out(n)平均化。

[实施方式9]

图18表示红外线数据接收装置11的结构。

如图18所示，红外线数据接收装置11有接收单元12、D级放大器13和扬声器14。

接收单元12接收被PDM调制或PWM调制过的光脉冲组成的数据串并变换为脉冲信号。该接收单元12被上述IrDA接收组件和红外线遥控接收组件使用，与红外线数据接收装置(未图示)以无线方式进行通信。D级放大器13被上述D级放大器1使用。

在上述那样构成的红外线数据接收装置中，光脉冲由接收单元12接收，并被变换为脉冲信号(PDM信号或PWM信号)。该脉冲信号由D级放大器13放大，用该放大输出来驱动扬声器14。

D级放大器13如上述那样通过以简单的结构来设定空载时间而容易小型化。因此，红外线数据接收装置11通过具备这样的D级放大器13，容易小型地形成。

再有，在本实施方式，说明了有关将D级放大器13装载在红外线数据接收装置中的例子，但除此以外，也可以在电池驱动的携带式的声音再现装置那样的设备中装载D级放大器13。由此，由于在D级放大器13中贯通电流被降低，所以能够将贯通电流造成的功率消耗大幅度地降低，从而抑制电池的消耗。此外，由于D级放大器13小型地形成，所以上述那样的声音再现装置的小型化也容易。

[实施方式的概括]

如以上那样，实施方式的D级放大器的空载时间调整电路在高端栅极驱动电路和低端栅极驱动电路中，被设定充放电时间，以使高端栅极的充电时间比放电时间短，低端栅极的充电时间比放电时间长。这样，通过高端栅极和低端栅极的充放电时间的设定而能够生成空载时间。因此，能够不使用复杂的电路来设定期望的空载时间。

实施方式的D级放大器被构成为能够以简单的结构设定空载时间，所以能够将D级放大器应用于电池驱动的用于声音再现的小型设备。

在上述D级放大器中，优选是上述高端栅极驱动电路由nMOS晶体管的漏极上附加了第1电阻的反相器电路构成，低端栅极驱动电路由pMOS晶体管的漏极上附加了有与上述第1电阻相同的电阻值的第2电阻的反相器电路构成。

高端栅极和低端栅极的充电时间和放电时间以两栅极的电容和两开关元件的导通电阻的时间常数来确定。因此，通过附加第1和第2电阻，设定充放电时间，以使高端栅极的充电时间比放电时间短，上述低端栅极的充电时间比放电时间长。因此，通过附加第1和第2电阻和调整它们的电阻值，能够设定期望的空载时间。

此外，优选是构成上述高端栅极驱动电路的上述反相器电路还在pMOS晶体管的漏极上附加第3电阻，构成上述低端栅极驱动电路的上述反相器电路还在nMOS晶体管的漏极上附加与上述第3电阻有相同电阻值的第4电阻，上述第1和第2电阻的电阻值比上述第3和第4电阻的电阻值设定得大。

在这样的结构中，在高端栅极驱动电路中，利用第1电阻和第3电阻之间的电阻值的差，高端栅极的充电时间比放电时间短，在低端栅极驱动电路中，利用第2电阻和第4电阻之间的电阻值的差，低端栅极的充电时间比放电时间长。因此，通过附加第1和第4电阻和调整它们的电阻值，能够设定期望的空载时间。

此外，在这样的结构中，优选是包括被附加在上述两开关元件的栅极-漏极间的电容元件。在一般的集成电路处理工艺中，电容值的偏差比电阻值的偏差小。因此，通过将电容值添加用作设定空载时间的参数，与仅将电阻值用作空载时间设定参数的上述结构相比，可以降低元件的特性偏差的影响

在上述D级放大器中，优选是上述高端栅极驱动电路由nMOS晶体管的栅极宽度-栅极长度比设定得比pMOS晶体管的栅极宽度-栅极长度比小的反相器电路构成，上述低端栅极驱动电路由pMOS晶体管的栅极宽度-栅极长度比设定得比nMOS晶体管的栅极宽度-栅极长度比小的反相器电路构成。

MOS晶体管的导通电阻与MOS晶体管的栅极宽度(W)-栅极长度(L)的比(W/L)成反比。因此，W/L增大时导通电阻变小，W/L减小时导通电阻变大。

上述结构利用W/L和导通电阻的上述关系。具体地说，在高端栅极驱动电路中，通过nMOS晶体管的W/L被设定得比pMOS晶体管的W/L小，从而nMOS晶体管的导通电阻比pMOS晶体管的导通电阻大。而在低端栅极驱动电路中，通过pMOS晶体管的W/L被设定得比nMOS晶体管的W/L小，从而nMOS晶体管的导通电阻比pMOS晶体管的导通电阻小。由此，充放电时间被设定为高端栅极的充电时间比放电时间短，上述低端栅极的充电时间比放电时间长。此外，在这种结构中，由于不需要上述第1至第4电阻，所以能够进一步简化D级放大器的结构。

在上述任何一个D级放大器的结构中，优选是在从上述高端栅极的电位的上升至上述低端栅极的电位的上升为止的期间，以及在从上述低端栅极的电位的下降至上述高端栅极的电位的下降为止的期间，包括可提供规定的延迟时间的延迟时间赋予电路。通过这样的延迟时间赋予部件，能够对用于设定上述空载时间的各结构单独地设定空载时间。由此，例如，在因要增长空载时间而增大电阻值从而未满足两开关元件的动作标准的情况下，通过主要以延迟时间赋予部件赋予的延迟时间来设定空载时间，能够避免上述不适状况。

在上述任何一个D级放大器的结构中，优选是各包括两个由上述高端栅极驱动电路和上述低端栅极驱动电路组成的驱动电路，并包括使输入到一个上述驱动电路的输入信号反相的反相器电路。由此，从一个放大电路获得放大输出，从另一个放大电路获得反相放大输出。因此，在设置于两个放大电路的后级的低通滤波器中，能够使用输入上述两个放大输出的全桥式的低通滤波器。

实施方式的红外线数据接收装置是包括了接收由红外线的脉冲信号发送的声音数据的接收单元、将接收单元的输出放大的放大器的红外线数据接收装置，特征在于包括上述其中一个的D级放大器作为上述放大器。

由此，设置于红外线数据接收装置中的D级放大器能够如上述那样以简单的结构设定空载时间，所以小型化容易。因此，红外线数据接收装置的小型化也能够容易地实现。

发明的详细说明项中产生的具体的实施方式或实施例终究是使本发明的技术内容清楚，不应仅限定于这样的具体例而被狭义地解释，在本发明的精神和权利要求的范围内，可以进行各种变更来实施。

Claims (18)

1.一种D级放大器，包括：放大电路，其高端开关元件和低端开关元件被串联连接到电源；高端栅极驱动电路，驱动所述高端开关元件的高端栅极；以及低端栅极驱动电路，驱动所述低端开关元件的低端栅极，其特征在于，

所述高端栅极驱动电路和所述低端栅极驱动电路被设定充放电时间，以使所述高端栅极的充电时间比放电时间短，所述低端栅极的充电时间比放电时间长。

2.如权利要求1所述的D级放大器，其特征在于，

所述高端栅极驱动电路由将第1电阻附加在第1nMOS晶体管的漏极上的反相器电路构成，

低端栅极驱动电路由将有与所述第1电阻有相同电阻值的第2电阻附加在第1pMOS晶体管的漏极上的反相器电路构成。

3.如权利要求2所述的D级放大器，其特征在于，

构成所述高端栅极驱动电路的所述反相器电路还将第3电阻附加在第2pMOS晶体管的漏极上，

构成所述低端栅极驱动电路的所述反相器电路还将有与所述第3电阻相同电阻值的第4电阻附加在第2nMOS晶体管的漏极上，

所述第1和第2电阻的电阻值比所述第3和第4电阻的电阻值设定得大。

4.如权利要求2或3所述的D级放大器，其特征在于，

包括被附加在所述两开关元件的栅极-漏极间的电容元件。

5.如权利要求4所述的D级放大器，其特征在于，

包括延迟时间赋予电路，该电路在从所述高端栅极的电位的上升至所述低端栅极的电位的上升为止的期间、以及从所述低端栅极的电位的下降至所述高端栅极的电位的下降为止的期间提供规定的延迟时间。

6.如权利要求4所述的D级放大器，其特征在于，包括：

两个所述放大电路；

两个驱动电路，分别有所述高端栅极驱动电路和所述低端栅极驱动电路；以及

反相器电路，使输入到一个所述驱动电路的输入信号反相。

7.如权利要求1所述的D级放大器，其特征在于，

所述高端栅极驱动电路由将nMOS晶体管的栅极宽度-栅极长度之比设定得比pMOS晶体管的栅极宽度-栅极长度之比小的反相器电路构成，

所述高端栅极驱动电路由将pMOS晶体管的栅极宽度-栅极长度之比设定得比nMOS晶体管的栅极宽度-栅极长度之比小的反相器电路构成。

8.如权利要求1、2、3或7所述的D级放大器，其特征在于，

包括延迟时间赋予电路，该电路在从所述高端栅极的电位的上升至所述低端栅极的电位的上升为止的期间、以及从所述低端栅极的电位的下降至所述高端栅极的电位的下降为止的期间提供规定的延迟时间。

9.如权利要求1、2、3或7所述的D级放大器，其特征在于，包括：

两个所述放大电路；

两个驱动电路，分别有所述高端栅极驱动电路和所述低端栅极驱动电路；以及

反相器电路，使输入到一个所述驱动电路的输入信号反相。

10.一种红外线数据接收装置，包括：接收由红外线的脉冲信号发送的声音数据的接收单元；以及将接收单元的输出放大的放大器，其特征在于，

所述放大器包括：放大电路，其高端开关元件和低端开关元件被串联连接到电源；高端栅极驱动电路，驱动所述高端开关元件的高端栅极；以及低端栅极驱动电路，驱动所述低端开关元件的低端栅极，所述高端栅极驱动电路和所述低端栅极驱动电路被设定充放电时间，以使所述高端栅极的充电时间比放电时间短，所述低端栅极的充电时间比放电时间长。

11.如权利要求10所述的红外线数据接收装置，其特征在于，

所述高端栅极驱动电路由将第1电阻附加在nMOS晶体管的漏极上的反相器电路构成，

低端栅极驱动电路由将有与所述第1电阻相同电阻值的第2电阻附加在pMOS晶体管的漏极上的反相器电路。

12.如权利要求11所述的红外线数据接收装置，其特征在于，

构成所述高端栅极驱动电路的所述反相器电路还将第3电阻附加在第2pMOS晶体管的漏极上，

构成所述低端栅极驱动电路的所述反相器电路还将有与所述第3电阻相同电阻值的第4电阻附加在第2nMOS晶体管的漏极上，

所述第1和第2电阻的电阻值比所述第3和第4电阻的电阻值设定得大。

13.如权利要求11或12所述的红外线数据接收装置，其特征在于，

所述放大器包括被附加在所述两开关元件的栅极-漏极间的电容元件。

14.如权利要求13所述的红外线数据接收装置，其特征在于，

所述放大器包括延迟时间赋予电路，该电路在从所述高端栅极的电位的上升至所述低端栅极的电位的上升为止的期间、以及从所述低端栅极的电位的下降至所述高端栅极的电位的下降为止的期间提供规定的延迟时间。

15.如权利要求13所述的红外线数据接收装置，其特征在于，所述放大器包括：

两个所述放大电路；

两个驱动电路，分别有所述高端栅极驱动电路和所述低端栅极驱动电路；以及

反相器电路，使输入到一个所述驱动电路的输入信号反相。

16.如权利要求10所述的红外线数据接收装置，其特征在于，

所述高端栅极驱动电路由将nMOS晶体管的栅极宽度-栅极长度之比设定得比pMOS晶体管的栅极宽度-栅极长度之比小的反相器电路构成，

所述高端栅极驱动电路由将pMOS晶体管的栅极宽度-栅极长度之比设定得比nMOS晶体管的栅极宽度-栅极长度之比小的反相器电路构成。

17.如权利要求10、11、12或16所述的红外线数据接收装置，其特征在于，

所述放大器包括延迟时间赋予电路，该电路在从所述高端栅极的电位的上升至所述低端栅极的电位的上升为止的期间、以及从所述低端栅极的电位的下降至所述高端栅极的电位的下降为止的期间提供规定的延迟时间。

18.如权利要求10、11、12或16所述的红外线数据接收装置，其特征在于，所述放大器包括：

两个所述放大电路；

两个驱动电路，分别有所述高端栅极驱动电路和所述低端栅极驱动电路；以及

反相器电路，使输入到一个所述驱动电路的输入信号反相。

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