CN1385795A - 半导体集成装置及电子机器 - Google Patents

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Abstract

提供一种用来实现经差分对信号线进行稳定的高速数据传送的半导体集成装置和包含它的电子机器。在电流驱动构成差分对的第1和第2信号线中的任何一根的信号发送期间,使从恒流源来的电流流过DP接点72和DM接点74中的任何一方。在信号发送期间以外,使DA接点76流过电流。使从供给恒流源的电流的节点ND到DP接点72、DM接点74的电流通路的线路结构对称配置,另一方面,使DA接点76配置在DP接点72和DM接点74之间。

Description

半导体集成装置及电子机器
技术领域
本发明涉及半导体集成装置和包含它的电子机器。
背景技术
近年来，作为个人计算机和外设(广义的电子机器)连接的接口的标准，大家的目光都集中在USB(通用串行总线)上。该USB具有能用同一标准的连接器连接过去需要用不同标准的连接器连接的鼠标、键盘和打印机等外设同时还能实现边工作边插拔或热插拔的优点。
另一方面，该USB与同样作为的串行总线接口而显露头角的IEEE1394相比，存在传送速度慢的问题。
因此，筹划制定的USB2.0标准因对过去的USB1.1标准具有下位互换性，同时与USB1.1相比能实现480Mbps(HS方式)的特别高的数据传送速度，故为众人瞩目。此外，还正在筹划制定UTMI(USB2.0收发器宏单元接口)，该UTMI对一部分USB2.0的物理层电路和逻辑层电路的接口标准进行了定义。
在该USB2.0中，在由过去的USB1.1定义的FS(全速)方式的基础上，由增加了称之为HS(高速)的传送方式。该HS方式因以480Mbps进行数据传送，故与以12Mbps进行数据传送的FS方式相比，能实现更高速的数据传送。因此，若按照USB2.0，能对要求进行高速数据传送的硬盘驱动器或光盘驱动器等存储设备提供最合适的接口。
在USB2.0中，规定了利用通用的驱动器进行HS方式的数据传送的要点。但是，对其构成没有具体的规定，只提到为了使通用的驱动器工作稳定，希望流过驱动器的电流是恒定的电流。
这样，当用例如由以USB2.0规定的HS方式工作的通用的驱动器驱动差分对信号线时，怎样构成才能兼顾规定的高速数据传送和工作的稳定性便成为很重要的课题。
发明内容
本发明是鉴于象以上那样的技术课题而提出的，其目的在于提供一种用来实现经差分对信号线进行稳定的高速数据传送的半导体集成装置和包含它的电子机器。
为了解决上述课题，本发明涉及的半导体集成装置是电流驱动构成差分对的第1和第2信号线的半导体集成装置，包括与上述第1和第2信号线连接并在信号输出期间进行互斥电流驱动的第1和第2接点和在信号输出期间以外进行电流驱动的第3接点，上述第3接点配置在上述第1和第2接点之间。
这里，接点是指作为沿例如半导体集成装置的外缘部配置的连接端子的电极。各接点与外壳的各端子对应并分别进行电连接。
在本发明中，在与上述第1和第2信号线连接并在信号输出期间进行互斥电流驱动的第1和第2接点之间配置在信号输出期间以外的非信号输出期间进行电流驱动的第3接点。由此，容易使与在非信号输出期间驱动的第3接点连接的导线或元件等积蓄的电荷和与在信号输出期间驱动的第1和第2接点连接的导线或元件等积蓄的电荷保持大致相等的移动距离。因此，能够使从驱动第3接点的非信号输出期间到信号输出期间的切换所伴随的电荷移动均等，使刚切换后输出的第1和第2信号线的输出信号波形和切换前的该信号的波形等效。结果，可以使利用电流驱动对差分对的信号线进行高速信号输出的半导体集成装置工作稳定。
此外，本发明可以包括连接在第1电源和给定的节点之间的电流源、在信号输出期间使上述节点与第1和第2接点中的任何一个接点电连接的第1和第2晶体管和在信号输出期间以外使上述节点与上述第3接点电连接的第3晶体管。
若按照本发明，当电流驱动构成差分对第1和第2信号线时，向给定的节点供给电流源的电流，同时，互斥地控制与该节点连接的第1和第2开关晶体管，向要发送信号的信号线供给电流。进而，该节点与在信号输出期间以外导通的第3晶体管连接，并在信号输出期间以外经由第3晶体管流过从电流源来的电流。由此，可以避免因在信号输出期间以外没有电流源的电流回路而使节点电压上升，所以，可以解决从非信号输出期间到信号输出期间的切换刚开始的发送信号的电平异常高的问题，并实现电流驱动时的稳定的发送动作。
例如，当通过电流驱动进行不能在每一次发送进行动作开始和动作的控制的高速信号发送时，可以兼顾高速信号发送和动作的稳定性。
再有，电流源可以是恒流源。
此外，当上述第1和第2信号线的终端阻抗是给定的阻抗Z0时，本发明可以包括连接在与上述第1晶体管和上述第1接点连接的第1发送信号线和第2电源之间且具有和阻抗Z0大致相等的阻抗的第1负载元件以及连接在与上述第2晶体管和上述第2接点连接的第2发送信号线和第2电源之间且具有和阻抗Z0大致相等的阻抗的第2负载元件，上述第1晶体管插在上述节点和上述第1接点之间，在导通时具有和阻抗Z0/2大致相等的阻抗，上述第2晶体管插在上述节点和上述第2接点之间，在导通时具有和阻抗Z0/2大致相等的阻抗，上述第3晶体管插在上述节点和上述第3接点之间，在导通时具有和阻抗Z0大致相等的阻抗。
这里，给定的阻抗Z0可以取任意的阻抗值。
在本发明中，当电流驱动构成差分对第1和第2信号线时，向给定的节点供给电流源的电流，同时，互斥地控制与该节点连接的第1和第2开关晶体管，对与要发送信号的信号线连接的第1和第2接点供给电流。进而，该节点与在信号输出期间以外导通的第3晶体管连接，并在信号输出期间以外经由第3晶体管使从电流源来的电流流过第3接点。进而，构成各晶体管，在上述第1和第2信号线分别用给定的阻抗Z0作为其终端阻抗时，第1晶体管导通时具有和阻抗Z0/2大致相等的阻抗，第2晶体管导通时具有和阻抗Z0/2大致相等的阻抗，第3晶体管导通时具有和阻抗Z0大致相等的阻抗。此外，在第1发送信号线和第2电源之间连接具有和阻抗Z0大致相等的阻抗的第1负载元件，在第2发送信号线和第2电源之间连接具有和阻抗Z0大致相等的阻抗的第2负载元件。
由此，从供给电流源的电流的节点看出的输出阻抗是经第1～第3晶体管的各回路分别以阻抗Z0作为其终端阻抗的输入阻抗。因此，在信号输出期间和非信号输出期间，即使第1～第3晶体管中的某一个导通，也可以使与节点连接的阻抗大致等效。结果，即使第1～第3晶体管中的某一个导通，也可以使供给从电流源来的电流的节点的电压变动大致相等，使信号输出期间输出的信号波形等效。
此外，本发明可以包括连接在上述第3晶体管和上述第3接点之间且具有和阻抗Z0/2大致相同的阻抗的第3负载元件，上述第3晶体管导通时具有和阻抗Z0/2大致相同的阻抗。
若按照本发明，第3晶体管导通时的阻抗和阻抗Z0/2大致相同，在该第3晶体管和第3接点之间连接阻抗为Z0/2的第3负载元件，所以，从供给电流源的电流的节点看出的输出阻抗是经第1～第3晶体管的各回路分别以阻抗Z0作为其终端阻抗的输入阻抗。因此，可以得到和上述发明同样的效果。加之，因与给定的节点连接的各晶体管可以是同一形状，故能够减小因工艺变动而引起的各晶体管导通时的阻抗的变动。
此外，本发明也可以使上述第3晶体管导通时具有和阻抗Z0/2大致相等的阻抗，使上述第3接点在外部用和阻抗Z0/2大致相等的阻抗作为其终端阻抗。
在本发明中，第3晶体管导通时具有和阻抗Z0/2大致相等的阻抗，在外部，在第3接点上连接阻抗为Z0/2的第3负载元件，所以，从供给电流源的电流的节点看出的输出阻抗是经第1～第3晶体管的各回路分别以阻抗Z0作为其终端阻抗的输入阻抗。因此，可以得到和上述发明同样的效果。加之，因与给定的节点连接的各晶体管可以是同一形状，故能够减小因工艺变动而引起的各晶体管导通时的阻抗的变动，同时，因不必在装置内设置负载元件，故可以使发送电路小型化和低成本化。
此外，本发明也可以包括连接在与上述第3晶体管和上述第3接点连接的第3发送信号线和第2电源之间具有和阻抗Z0大致相同的阻抗的第4负载元件，上述第3晶体管导通时具有和阻抗Z0/2大致相同的阻抗，上述第3接点在外部用和阻抗Z0大致相等的阻抗作为其终端阻抗。
在本发明中，第3晶体管导通时的阻抗和阻抗Z0/2大致相同，在第3发送信号线和第2电源之间连接阻抗和阻抗Z0大致相同的第4负载元件，在外部用和阻抗Z0大致相等的阻抗作为第3接点的终端阻抗，所以，从供给电流源的电流的节点看出的输出阻抗是经第1～第3晶体管的各回路分别以阻抗Z0作为其终端阻抗的输入阻抗。因此，在信号输出期间和非信号输出期间，即使第1～第3晶体管中的某一个导通，也可以使与节点连接的阻抗大致等效。结果，即使第1～第3晶体管中的某一个导通，也可以使供给从电流源来的电流的节点的电压变动大致相等，使信号输出期间输出的信号波形等效。此外，因与各节点连接的晶体管和导线具有相同的结构，故可以减少单元的通用和线路配置等设计工时数，同时容易使从接点输出的信号的特性一致。
此外，本发明可以包括插在上述第3晶体管和第2电源之间且具有和阻抗Z0/2大致相等的阻抗的第5负载元件，上述第3晶体管导通时具有和阻抗Z0/2大致相同的阻抗，上述第3接点可以省略。
在本发明中，第3晶体管导通时的阻抗和阻抗Z0/2大致相同，省略了第3接点，且在第3晶体管和第2电源之间，用具有阻抗Z0/2的第5负载元件作为供给电流源的电流的节点的终端，所以，从供给电流源的电流的节点看出的输出阻抗是经第1～第3晶体管的各回路分别以阻抗Z0作为其终端阻抗的输入阻抗。因此，在信号输出期间和非信号输出期间，即使第1～第3晶体管中的某一个导通，也可以使与节点连接的阻抗大致等效。结果，即使第1～第3晶体管中的某一个导通，也可以使供给从电流源来的电流的节点的电压变动大致相等，使信号输出期间输出的信号波形等效。此外，因与节点连接的各晶体管可以是同一形状，故能够减小因工艺变动而引起的各晶体管导通时的阻抗的变动。此外，通过削减第3接点，可以缩小电路规模和降低成本。
此外，本发明可以使上述1至3中的至少一个晶体管为n型MOS晶体管。
若按照本发明，因输入到各晶体管的栅极端子的栅极信号的激活方向和经各晶体管发送的发送信号的激活方向相同，故与p型MOS晶体管比较，可以缩小元件面积，同时，可以去掉叠加在发送信号上的噪声，可以生成可靠性高的发送信号。
此外，本发明可以使包含与上述第1接点连接的上述第1晶体管的第1单元和包含与上述第2接点连接的上述第2晶体管的第2单元配置成使与各接点连接的导线和晶体管的寄生负载大致相等，使上述电流源与上述第1和第2单元相邻。
此外，本发明可以使上述第3负载配置在包含与上述第1接点连接的上述第1晶体管的第1单元和包含与上述第2接点连接的上述第2晶体管的第2单元之间的空闲区域内。
此外，本发明可以使上述第4负载配置在包含与上述第1接点连接的上述第1晶体管的第1单元和包含与上述第2接点连接的上述第2晶体管的第2单元之间的空闲区域内。
此外，本发明可以使上述第5负载配置在包含与上述第1接点连接的上述第1晶体管的第1单元和包含与上述第2接点连接的上述第2晶体管的第2单元之间的空闲区域内。
若这样按照本发明，通过在通向由配置在半导体集成装置内的差分对构成的第1和第2信号线的线路之间配置用来调整负载平衡的各负载元件，可以提高线路配置的效率。
此外，本发明可以使上述第1至第3接点配置在与被连接的压焊线的长度之差较小的位置上。
若按照本发明，因可以使3条路径从节点看去的阻抗都大致相等，故可以提高输出信号电平的质量。
此外，本发明使经构成差分对的第1和第2信号线发送的信号是USB(通用串行总线)标准规定的信号。
这时，作为给定的接口标准，可以使用将USB1.1或USB2.0进一步发展了的标准。
此外，本发明的电子机器可以包含上述任何一段记载的的半导体集成装置和对经上述半导体集成装置及总线传送的数据进行输出处理、取入处理或存储处理的装置。
若按照本发明，因可以将能进行高速数据发送且能稳定工作的半导体集成装置组装在电子机器中，所以，能够提高电子机器的性能。
附图的简单说明：
图1是表示本发明的发送电路使用的数据传送控制装置的一例构成的构成图。
图2是表示以HS方式进行数据传送时的收发系统的一例主要部分的构成的构成图。
图3是概要示出HS通用驱动器的构成的构成图。
图4是表示由HS通用驱动器发送的一例差分对的发送信号的波形的说明图。
图5A是用来说明在底板的角部附近配置接点时的负载平衡的说明图。图5B是用来说明在底板的中央部附近配置接点时的负载平衡的说明图。
图6是表示第1实施形态的发送电路的构成例的构成图。
图7是表示由第1实施形态的发送电路发送的一例差分对的发送信号的波形的说明图。
图8A是原理性地概要示出使用n型MOS晶体管作为开关元件时的发送信号的波形的说明图。图8B是原理性地概要示出使用p型MOS晶体管作为开关元件时的发送信号的波形的说明图。
图9是原理地示出第1实施形态的数据传送装置(半导体集成装置)的一例线路配置的说明图。
图10是表示第2实施形态的发送电路的构成例的构成图。
图11是原理地示出第2实施形态的数据传送装置(半导体集成装置)的一例线路配置的说明图。
图12是表示第3实施形态的发送电路的构成例的构成图。
图13是原理地示出第3实施形态的数据传送装置(半导体集成装置)的一例线路配置的说明图。
图14是表示第4实施形态的发送电路的构成例的构成图。
图15是原理地示出第4实施形态的数据传送装置(半导体集成装置)的一例线路配置的说明图。
图16是表示第5实施形态的发送电路的构成例的构成图。
图17是原理地示出第5实施形态的数据传送装置(半导体集成装置)的一例线路配置的说明图。
图18A、图18B、图18C是各种电子机器的内部方框图的例子。
图19A、图19B、图19C是各种电子机器的外观图。
发明的具体实施方式
下面，使用附图详细说明本发明的很好的实施例。
1.USB2.0
若按照USB2.0，与USB1.1或USB2.0对应的多个外设可以经连接装置与作为管理总线的主机装置的个人计算机连接。
在这样的主机装上搭载有与USB2.0对应的主机控制器。主机控制器判断连接的机器是与USB1.1对应还是与USB2.0对应，再经总线控制数据传送。
此外，在连接装置上，还搭载有例如与USB2.0对应的连接控制器。连接控制器判断连接的外设是与USB1.1对应还是与USB2.0对应，再控制总线传送方式。
此外，在外设上还搭载与USB1.1或USB2.0对应的设备控制器。当例如设备控制器与USB2.0对应时，该设备控制器包含与USB1.1和USB2.0的接口标准对应的物理层电路和进行与搭载的外设对应的数据传送控制的逻辑层电路。
本发明的半导体集成装置可以适用于包含上述物理层电路的主机控制器、连接控制器和设备控制器(广义的数据传送装置)。再有，本发明的半导体集成装置若是向差分对的信号线输出信号的装置，则不限定使用由USB2.0规定的各种控制器。
2.半导体集成装置(数据传送控制装置)
图1示出本发明的半导体集成装置使用的数据传送控制装置的一例构成的构成图。
该数据传送控制装置包含逻辑层电路和物理层电路。
逻辑层电路包含数据处理电路10、HS(高速)电路20和FS(全速)电路30。物理层电路包含模拟前端电路40。再有，该数据传送控制装置不必包含图1所示的所有的方框电路，也可以省略其中的一部分。
数据处理电路(广义地说是用来进行数据传送的给定的电路)10进行用于以USB2.0为基准的数据传送的各种发送处理和接收处理。更具体一点说，数据处理电路在发送时，进行对发送数据附加SYNC(同步)、SOP(数据组开始)、EOP(数据组结束)的处理或位填充处理等。进而，数据处理电路10还进行生成用来控制数据的收发的各种定时信号的处理。这样的数据处理电路10与SE(串行接口引擎)连接。
SIE包含用来识别USB封装ID或地址的SIE控制逻辑和用来进行终端号的识别或FIFO控制等的终端处理的终端逻辑。
HS电路20是用来采用使数据传送速度达到480Mbps的HS进行数据的收发的逻辑电路。
FS电路30是用来采用使数据传送速度达到12Mbps的FS进行数据的收发的逻辑电路。
模拟前端电路40是包含用来进行FS或HS收发的驱动器或接收器的模拟电路。在USB中，利用使用了DP(Dada+)和DM(Data-)差分对的信号进行数据的收发。
该数据传送控制装置其余还包含HS电路20所使用的480MHz的时钟(未图示)、和生成模拟前端电路40的各种控制信号的控制电路(未图示)。
HS电路20包含DLL(延迟线PLL)电路22、和弹性缓冲器24。
DLL电路22根据由未图示的时钟电路生成的时钟信号和接收信号生成数据的采样脉冲。
弹性缓冲器24是用来消除装置内部和外部装置(与总线连接的外部装置)的时钟频率差(钟差)等的电路。
USB2.0中，HS方式和FS方式作为传送方式进行定义。HS方式是由USB2.0新定义的传送方式。FS方式是由过去的USB2.0定义的传送方式。
在HS方式中，经HS电路20，在数据处理电路10和模拟前端电路40之间进行数据的收发。
在FS方式中，经FS电路30，在数据处理电路10和模拟前端电路40之间进行数据的收发。
因此，在模拟前端电路40中，单独设置用来HS方式收发作为差分对的收发信号的DP、DM的HS方式用的驱动器和接收器以及用来  FS方式进行收发的FS方式用的驱动器和接收器。
更具体一点说，模拟前端电路40包含FS驱动器42、FS差分数据接收器44、SE(单端)_DP接收器46、SE_DM接收器48、HS通用驱动器(广义的发送电路)50、低速用HS_SQ(压制)_L电路52、高速用HS_SQ电路54和HS差分数据接收器56。
FS驱动器42在FS方式中，将从FS电路30来的由FS_DPout和FS_DMout形成的差分对发送信号作为由DP和DM形成的差分对发送信号输出。该FS驱动器42由从FS电路30来的FS_OutDis进行输出控制。
FS差分数据接收器44在FS方式中，对DP和DM的差分对接收信号进行放大，并作为FS_DataIn对FS电路30输出。该FS差分数据接收器44利用FS_CompEnb进行放大控制。
SE_DP接收器46在FS方式中，对作为单端的接收信号Dp进行放大，并作为SE_DPin对FS电路30输出。
SE_DM接收器48在FS方式中，对作为单端的接收信号DM进行放大，并作为SE_DMin对FS电路30输出。
HS通用驱动器50在HS方式中，对从HS电路20来的由HS_DPout和HS_DMout形成的差分对发送信号进行放大，并作为由DP和DM形成的差分对发送信号输出。该HS通用驱动器50利用HS电路20来的HS_OutDis进行输出控制，同时，利用HS_CurrentSourceEnb进行驱动电流的控制。
低速用HS_SQ_L电路52高精度地检测DP和DM的差分对的接收信号的有无，并作为信号检测结果输出到HS_SQ_L。该低速用HS_SQ_L电路52利用HS_SQ_L_Enb进行动作控制，利用HS_SQ_L_Pwr进行省电力控制。
高速用HS_SQ电路54在HS方式中检测DP和DM的差分对的接收信号的有无，并作为信号检测结果对HS_SQ输出。该高速用HS_SQ电路54利用从HS_SQ来的HS_SQ_Enb进行动作控制，利用HS_SQ_Pwr进行省电力控制。
HS差分数据接收器56在HS方式中，对DP和DM的差分对接收信号进行放大，并输出HS_DataIn、HS_DataIn_L。该HS差分数据接收器56利用HS_RxEnb进行放大控制。
差分对的收发信号DP、DM中的DP经SWA和上拉电阻Rpu与电源电压3.3V进行电连接。此外，差分对的收发信号中的DM与SWB连接。SWA和SWB由RpuEnb控制。若考虑负载平衡，也可以经SWB对DM连接和上拉电阻Rpu相等的电阻。RpuEnb在FS方式时，至少利用SWA使DP与上拉电阻Rpu连接。
这样，数据传送控制装置的构成包含与HS方式和FS方式的传送速度对应的驱动器和接收器。
2.1收发系统的构成
图2示出使用图1所示的数据传送控制装置以HS方式进行数据传送时的收发系统的一例主要部分的构成。
当用HS方式进行数据传送时，包含上述物理层电路的发送侧数据传送控制装置60_T和接收侧数据传送控制装置60_R经传送差分对的收发信号DP、DM的差分对的信号线(广义的第1和第2信号线)62-1、62-2连接。
如上所述，若按照USB2.0，与HS方式和FS方式的传送速度对应的驱动器和接收器分别单独设置。因此，各方式中的驱动器和接收器共同连接在差分对信号线(第1和第信号线62-1、62-2)上。
发送侧的数据传送控制装置60-T的模拟前端电路至少包含FS驱动器42-T、HS通用驱动器50-T。接收侧的数据传送控制装置60-R的模拟前端电路至少包含FS驱动器42-R、HS通用驱动器56-R。
在USB2.0中，规定了HS方式数据传送时的输出阻抗Z0(45Ω±10％)，第1和第信号线62-1、62-2在数据传送控制装置内，分别与具有和该输出阻抗等效的阻抗Rs的终端电阻连接。
该终端电阻与FS驱动器连接。因此，在HS方式中，通过使FS驱动器进行‘0’驱动，该终端电阻可以作为HS方式中的信号线的终端电阻使用。
FS驱动器42-T通过例如图1所示的FS_OutDis的输出控制来对第1和第2信号线62-1、62-2进行‘0’驱动。结果，在发送侧的数据传送控制装置60-T内，对第1和第2信号线62-1、62-2通过终端电阻下拉。
此外，HS通用驱动器50-T通过例如图1所示的HS_OutDis的输出控制和HS_CurrentSourceEnb的驱动电流的供给控制来对由从未图示的HS电路来的HS_DPout和HS_DMout形成的差分对的发送信号进行放大。
另一方面，FS驱动器42-R通过例如图1所示的FS_OutDis的输出控制来对第1和第2信号线62-1、62-2进行‘0’驱动。结果，在接收侧的数据传送控制装置60-R内，对第1和第2信号线62-1、62-2通过终端电阻下拉。
此外，HS通用驱动器50-R通过例如图1所示的HS_RxEnb的输出控制来对对第1和第2信号线62-1、62-2的差分对的接收信号进行放大，再输出HS_DataIn和HS_DataIn_L。
这样，发送侧的数据传送控制装置60-T的HS通用驱动器50-T与发送信号对应，对在发送侧和接收侧分别用终端电阻作为其终端的第1和第2信号线62-1、62-2进行电流驱动。
3.发送电路
3.1电流通路
图3概要示出这样的HS通用驱动器的构成。
HS通用驱动器50包括连接在第1电源AVDD和节点ND之间的电流源70和一端与节点ND连接的开关元件SW1～SW3。开关元件SW1的另一端与DP端子(广义的连接端子)72连接。开关元件SW2的另一端与DM端子74连接。开关元件SW3的另一端与DA端子76连接。DA端子76在电路内部或电路外部与第2电源AVSS连接。
当HS通用驱动器集成在半导体集成装置中时，DP接点作为DP端子72、DM接点作为DMN端子74、DA接点(或AVSS接点)作为DA端子76，它们中间的某一个与电流源70电连接。这里，接点是指作为沿例如半导体集成装置的外缘部配置的连接端子的电极。各接点与外壳的各端子对应进行电连接。
这样的HS通用驱动器50通过互斥地控制开关元件SW1～SW3，使从电流源70来的电流流过DP端子72、DM端子74和DA端子76中的某一个端子。
更具体一点说，当发送DP‘1’时，HS通用驱动器50利用HS_DPout使开关元件SW1导通，使开关元件SW2和SW3截止，使从电流源70来的电流流过DP端子72。
当发送DM‘1’时，HS通用驱动器50利用HS_DMout使开关元件SW2导通，使开关元件SW1和SW3截止，使从电流源70来的电流流过DM端子74。
在DP‘1’或DM‘1’的信号发送期间(广义的信号输出期间)以外的非信号发送期间(广义的非信号输出期间)内，HS通用驱动器50利用HS_OutDiis使开关元件SW3导通，使开关元件SW1和SW2截止，使从电流源70来的电流流过DA端子76。
这样一来，在没有设置非信号发送期间的电流源70的电流通路的情况下，可以避免节点ND电压的上升。
图4示出由HS通用驱动器发送的一例差分对的发送信号的波形。
如图3所示，HS通用驱动器50从未图示的HS电路供给在具有两个边缘的状态下进行互斥逻辑动作的HS_DPout和HS_DMout。
一般，可以进行电流源70的动作开始和动作停止的控制。但是，因电流源7-0工作稳定需要时间，故当进行象HS方式那样的高速传送时，要在每一次发送都进行电流源70的动作开始和动作停止很困难。因此，为了使工作稳定，电流源70必须流过恒定的电流。
在这样由电流源70供给恒定电流的情况下，当不设置非信号发送期间的经开关元件SW3的电流通路时，因恒定流过的电流源70的电流而使节点ND的电压上升。
这时，当利用图4的T1所示的HS_DPout使开关元件SW1导通时，DP的电压超过规定的电平LV0。即，存在由从非信号发送期间变成信号发送期间的最初的T1中的HS_DPout输出的DP的电压变高的问题。该DP电压随时间的推移而逐渐接近原来在信号发送期间应输出的电压LV0。
DM也一样，当在接着T1的T2中利用HS_DMout使开关元件SW2导通时，DM的电压有时会超过规定的电平LV0。该DM电压随时间的推移而逐渐接近原来在信号发送期间应输出的电压LV0。
因此，在图3中，在非信号发丝期间，通过经开关元件SW3使从电流源70来的电流流过DA端子，可以避免非信号发送期间节点ND电压的上升，防止从非信号发送期间变成信号发送期间的最初的发送信号的输出电平超过规定的范围，使工作稳定。
3.2阻抗
当利用HS通用驱动器50对第1和第2信号线62-1、62-2进行电流驱动时，由节点ND到接收端一侧的阻抗来决定发送信号的电平。
这里，设从节点ND经开关元件SW1和第1信号线62-1到接收端的阻抗为Zp，从节点ND经开关元件SW2和第2信号线62-2到接收端的阻抗为Zm，从节点ND经开关元件SW3和DA端子74到第2电源AVSS的阻抗为Za。
即使在非信号发送期间设置通向DA端子的电流通路，当‘Zp∶Zm∶Za＝1∶1∶α(α＜1)’时，节点ND的电压与通向DA端子的电流通路的阻抗对应上升。这时，当利用图4的T3所示的HS_DPout使开关元件SW1导通时，DP的电压有时会超过规定的电平LV0。即，存在由从非信号发送期间变成信号发送期间的最初的T3中的HS_DPout输出的DP的电压变高的问题。该DP电压随时间的推移而逐渐接近原来在信号发送期间应输出的电压LV0。
DM也一样，当在接着T3的T4中利用HS_DMout使开关元件SW2导通时，DM的电压有时会超过规定的电平LV0。该DM电压随时间的推移而逐渐接近原来在信号发送期间应输出的电压LV0。
此外，即使在非信号发送期间设置通向DA端子的电流通路，当‘Zp∶Zm∶Za＝1∶1∶β(0＜β＜1)’时，因通向DA端子的电流通路的阻抗低，故节点ND的电压下降。这时，当利用图4的T3所示的HS_DPout使开关元件SW1导通时，DP的电压达不到规定的电平LV0。即，存在由从非信号发送期间变成信号发送期间的最初的T3中的HS_DPout输出的DP的电压变低，在接收端发送信号不能被正常地检测出来的问题。该DP电压随时间的推移而逐渐接近原来在信号发送期间应输出的电压LV0。
DM也一样，当在接着T3的T4中利用HS_DMout使开关元件SW2导通时，DM的电压有时达不到规定的电平LV0。该DM电压随时间的推移而逐渐接近原来在信号发送期间应输出的电压LV0。
这样，当从节点到各电流通路的阻抗不一致时，不仅经各通路输出的信号电平不一致，而且节点ND的电压也会变动。
第1和第2信号线62-1、62-2如上所述变成由发送侧和接收侧的终端电阻及信号线的阻抗规定的阻抗Z0。因此，在图3中，因假定各电流通路的阻抗相等(大致相等)，故在非信号发送期间使从电流源70来的电流经开关元件SW3流过DA端子的通路的阻抗和上述阻抗相等。
3.3线路配置
在这样的数据传送控制装置中，至少要求通向由HS通用驱动器驱动的第1和第2信号线62-1、62-2的电流通路保持对称性。这样一来，可以保持通向DP端子和DM端子的通路的电荷平衡，结果，可以使在信号发送期间由第1和第2信号线62-1、62-2输出的信号波形相同。
此外，要求在非信号发送期间用来使从电流源70来的电流流过DA端子的开关元件SW3和在信号发送期间用来使从电流源70来的电流流过的开关元件SW1、SW2等距离。这样一来，在信号发送期间和非信号发送期间的切换时，可以使节点ND的电荷移动在开关元件SW1和SW2中相等。结果，当从非信号发送期间切换到信号发送期间的最初的信号经开关元件SW1和SW2中的任何一个输出时，可以使该信号的波形等效。
因此，在数据传送控制装置(半导体集成装置)中，使信号发送期间形成电流通路的2条路径(SW1、SW2)的线路对称配置，使寄生在通向构成差分对的第1和第2信号线的路径上的电阻性负载和电容性负载等相等，而与工艺变动无关。因此，附加在以差分对的形式动作的收发信号上的噪声可以准确地抵消。
进而，当例如进行通向各差分对信号线的各路径的线路设计时，使各路径单元化并使两单元之间实现密勒配置。而且，对于在信号发送期间以外形成电流通路的1个路径(SW3)，将其配置在量单元之间，使从非信号发送期间切换到信号发送期间时的DP和DM的信号波形等效，同时，提高线路配置的效率。
3.4接点位置
此外，当与构成差分对的第1和第2信号线62-1、62-2连接的DP端子72、DM端子74在半导体衬底上作为DP接点和DM接点设置时，要求在衬底的大致中央部配置两个接点，使到对应的外壳端子的平衡负载相等。
这样一来，可以减轻寄生在从DP和DM接点经压焊线到对应的外壳端子的负载并保持负载平衡，可以通过使信号波形等效来提高信号收发的可靠性。
当如图5A所示那样，例如在半导体衬底78的角部附近配置DP接点72、DM接点74和DA接点76时，若考虑外壳引线的长度，则接点到外壳端子的寄生负载相应变大。此外，对于DP接点72和D474，有时会因压焊线和引线的长度差而使负载失去平衡。
与此相对，当如图5B所示那样，例如在半导体衬底78的中央部附近配置DP接点72、DM接点74和DA接点76时，与图5A的情况相比，因外壳引线的长度变短，故可以减小接点到外壳端子的寄生负载。而且，对于DP接点72和D474，压焊线和引线的长度差没有了，可以使平衡负载保持相等。
此外，如上所述，因不仅DP接点和DM接点，对DA接点也必须考虑负载平衡，故要求在使与它们连接的信号线的平衡负载相等的位置上配置3个接点。
如上所述，通过构成HS通用驱动器，可以实现例如HS方式的数据传送。此外，可以使数据传送所必要的电流源的工作稳定，实现稳定的高速数据传送。
3.5发送电路的构成例
下面，具体说明可适用于这样的HS通用驱动器的发送电路和包含该发送电路的数据传送控制装置。
<第1实施形态>
图6示出本发明的第1实施形态的发送发电路的构成例。
第1实施形态中的发送电路50在数据传送控制装置60-1中进行由USB2.0规定的信号的发送。该数据传送控制装置60-1包含DP端子72、DM端子74和DA端子76。
DP端子72与构成差分对的信号线的第1信号线62-1电连接。DM端子76与构成差分对的信号线的第2信号线62-2电连接。DA端子与第2电源AVSS电连接。
发送电路50包括恒流源80、作为开关元件SW1的n型MOS晶体管82-P、作为开关元件SW2的n型MOS晶体管82-M和作为开关元件SW3的n型MOS晶体管82-A。
恒流源80利用电流源控制信号CI60控制其动作。恒流源80向节点ND供给与该电流源控制信号CI60的电流值对应的给定的恒定电流值的电流。
节点ND与n型MOS晶体管82-P、82-M和82-A的各源极端子连接。
n型MOS晶体管82-P的漏极端子与DP端子72连接，栅极供给从HS电路来的HS_DPout。
n型MOS晶体管82-M的漏极端子与DM端子74连接，栅极供给从HS电路来的HS_DMout。
n型MOS晶体管82-A的漏极端子与DP端子76连接，栅极供给从HS电路来的HS_OutDis。
n型MOS晶体管82-P的漏极端子与DP端子72电连接的第1发送信号线84-P如上所述，使用FS驱动器的终端电阻作为其终端，因此，在图6中，原理上，在第1发送信号线84-P和第2电源AVSS之间连接具有电阻Rs的电阻元件。
n型MOS晶体管82-M的漏极端子与DM端子74电连接的第2发送信号线84-M如上所述，使用FS驱动器的终端电阻作为其终端，因此，在图6中，原理上，在第2发送信号线84-M和第2电源AVSS之间连接具有电阻Rs的电阻元件。
在第1实施形态中，n型MOS晶体管82-P、82-M形成这样的的形状，使得其分别利用HS_DPout、HS_DMout导通时的电阻变成Rs/2。
此外，n型MOS晶体管82-A形成这样的的形状，使得其利用HS_OutDis导通时的电阻变成Rs。
这里，设n型MOS晶体管82-P的沟道宽度为Wp、n型MOS晶体管82-M的沟道宽度为Wm、n型MOS晶体管82-A的沟道宽度为Wa。例如，使各晶体管的沟道长度L一定，通过沟道宽度Wp(Wm)来实现电阻Rs/2，通过调整‘Wp∶Wm∶Wa＝1∶1∶0.5’，能够容易实现具有上述电阻的晶体管。
恒流源80包含p型MOS晶体管86-1～86-4，是2级构成的通用密勒电路。
即，p型MOS晶体管86-1其元件端子与第1电源AVDD连接，漏极端子与p型MOS晶体管86-2的源极端子连接。p型MOS晶体管86-1的栅极端子和漏极端子连接。p型MOS晶体管86-2的栅极端子和漏极端子连接。
p型MOS晶体管86-2的漏极端子供给电流源控制信号CI60。
另一方面，p型MOS晶体管86-3其元件端子与第1电源AVDD连接，漏极端子与p型MOS晶体管86-4的源极端子连接。p型MOS晶体管86-3的栅极端子和p型MOS晶体管86-1的栅极端子连接。p型MOS晶体管86-4的栅极和p型MOS晶体管86-2的栅极端子连接。
p型MOS晶体管86-4的漏极端子与节点ND连接。
在这样的恒流源80中，可以利用2级密勒结构生成稳定的恒定电流值的电流。该恒流源80向节点ND供给相对电流源控制信号CI60供给的电流值具有给定的密勒倍率的恒定电流值的电流。
在上述构成发送电路中，从节点ND看去的经n型MOS晶体管82-P、82-M、82-A的电流通路的电阻全部和Rs相等(大致相等)。
即，当发送DP‘1’时，通过利用HS_DPout使n型MOS晶体管82-P导通，以向节点ND供给的恒定电流驱动从节点ND看去的阻抗Rs。
当发送DM‘1’时，通过利用HS_DMout使n型MOS晶体管82-M导通，以向节点ND供给的恒定电流驱动从节点ND看去的阻抗Rs。
此外，在向DP和DM发丝‘0’的非信号发送期间，通过使n型MOS晶体管82-A导通，以向节点ND供给的恒定电流驱动从节点ND看去的阻抗Rs。
因此，通过将该电阻Rs调整到由USB2.0规定的HS通用驱动器的输出电阻，可以实现HS方式的数据传送。
图7示出第1实施形态的发送电路发送的一例差分对的发送信号的波形。
如上所述，第1实施形态的发送电路设置非信号发送期间的恒流源的电流通路，构成为使从节点ND开始的所有电流通路的电阻相等。因此，由从非信号发送期间到信号发送期间的最初的T10的HS_DPout输出的DP的电压按原来发送期间应输出的电平LV0输出，不输出规定外的信号电平。
进而，如图6所示，第1实施形态的特征是使用n型MOS晶体管作为开关元件。
图8A、图8B原理性地概要示出作为开关元件使用n型MOS晶体管和p型MOS晶体管时的发送信号的波形。
如图8A所示，当使用n型MOS晶体管作为开关元件时，向栅极端子供给的栅极信号(例如，图6中的HS_DPout、HS_DMout、HS_OutDis)的激活方向与栅极信号被激活时发送信号(例如图6中的DP、DM)的激活方向是同一方向。
与此相对，如图8B所示，当使用p型MOS晶体管作为开关元件时，向栅极端子供给的栅极信号的激活方向与经n型MOS晶体管的源极端子和漏极端子输出的发送信号的激活方向是相反的方向。这时，因从栅极信号为逻辑电平‘L’开始p型MOS晶体管的源极端子和漏极端子便流过电流，故发送信号可能叠加负方向的噪声。
因此，如图8A所示，通过使用n型MOS晶体管作为开关元件，与p型MOS晶体管相比，可以缩小元件面积，同时，能够除去叠加在发送信号上的噪声，可以生成可靠性高的发送信号。
图9原理地示出包含第1实施形态的发送电路50的数据传送装置(半导体集成装置)的一例线路配置。
但是，对与图6所示的发送电路50相同的部分附加相同的符号并适当省略其说明。
包含第1实施形态的发送电路50的数据传送装置60-1集成在半导体衬底上。在该数据传送装置60-1中，沿底板外沿部排列接点。这里，在第2电源AVSS接点之间配置DP接点72和DM接点74，在其中间配置DA接点76。
DP接点72在给定的布线层与第1单元CL-P电连接。
DP接点74在给定的布线层与第2单元CL-M电连接。
第1和第2单元CL-P、CL-M是将形成通向差分对的第1和第2下划线-1、62-2的电流通路的晶体管、电阻元件、开关元件及与其电连接的导线单元化后形成的。第1和第2单元CL-P、CL-M至少布线层是密勒配置。
第1单元CL-P使从节点ND到与第1信号线62-1连接的DP接点72的电流通路单元化。
更具体一点说，第1单元CL-P包含n型MOS晶体管82-p的配置区TRP、驱动FS驱动器42的DP的驱动电路42-P的配置区FSP、输入保护电路的配置区GCD、与第1电源3.3V连接的上拉电阻的配置区RA和用来连接上拉电阻和第1信号线62-1的开关元件SWA的配置区SWP。配置区FSP和第1发送信号线84-P的布线层通过形成了具有电阻Rs的电阻元件的电阻元件配置区进行电连接。此外，第1发送信号线84-P的布线层通过输入保护电路的配置区GCD使配置区TRP和DP接点72电连接。
另一方面，第2单元CL-M包含n型MOS晶体管82-M的配置区TRM、驱动FS驱动器42的DM的驱动电路42-M的配置区FSM、输入保护电路的配置区GCD、与第1电源3.3V连接的上拉电阻的配置区RB和用来连接上拉电阻和第2信号线62-2的开关元件SWB的配置区SWM。配置区FSM和第2发送信号线84-M的布线层通过形成了具有电阻Rs的电阻元件的电阻元件配置区进行电连接。此外，第2发送信号线84-M的布线层通过输入保护电路的配置区GCD使配置区TRM和DP接点74电连接。
DA接点76配置在DP接点72和DM接点74之间。DA接点和n型MOS晶体管82-A的配置区TRA通过配置在与接点的排列方向大致垂直的方向上的给定的布线层进行电连接。
此外，向节点ND供给恒定电流值的电流的恒流源80的配置区CCG因要维持第1和第2单元CL-M、CL-P的对称性，故配置在与第2单元CL-M相邻的区域。
这样，通过线路配置，通向构成差分对的第1和第2信号线的路径的寄生电阻和电容等具有相同的负载而与工艺变动无关，附加在以差分对的形式动作的收发信号DP、DM上的噪声可以精确地相互抵消。
此外，对于在信号发丝期间以外形成的经n型MOS晶体管82-A的电流通路，通过配置在通向构成差分对的第1和第2信号线的路径之间，可以提高线路配置的效率。
<第2实施形态>
图10示出本发明的第2实施形态的发送电路的构成例。
只是，对和图6所示的第1实施形态的发送电路相同的部分附加相同的符号并省略其说明。
第2实施形态中的发送电路100在数据传送控制装置60-2中进行由USB2.0规定的信号的发送。
第2实施形态中的发送电路100与第1实施形态的发送电路50的第1不同点在于作为开关元件SW3使用的n型MOS晶体管102-A的形状和n型MOS晶体管82-A的形状不同。
此外，第2实施形态中的发送电路100与第1实施形态的发送电路50的第2不同点在于在n型MOS晶体管102-A的漏极端子和DA端子76之间插入阻抗为Rs/2的电阻元件104。
即，在发送电路100中，n型MOS晶体管102-A和n型MOS晶体管82-P、82-M具有相同的形状，构成为‘Wp∶Wm∶Wa＝1∶1∶1’，由此，使n型MOS晶体管102-A在利用HS_OutDis导通时的导通电阻的阻抗为Rs/2。进而，在n型MOS晶体管102-A的漏极端子和DA端子76之间插入阻抗为Rs/2的电阻元件。
通过这样来构成，从节点ND到DA端子76的电流通路的阻抗变成Rs，从节点ND看过去的经n型MOS晶体管82-P、82-M、102-A的电流通路的阻抗都与Rs相等。
这样构成的第实施形态的发送电路100的动作因和第1实施形态的发送电路50的动作相同，故省略其说明。
因此，第2实施形态的发送电路100能得到和第1实施形态的发送电路50同样的效果，同时，因作为与节点ND连接的开关元件的晶体管的形状相同，故能够减小因工艺变动产生的与节点ND连接的各晶体管的导通电阻的变动。此外，作为电阻元件104，当与和与第1及第2发送信号线84-M、84-P连接的终端电阻有同样构成的电阻元件并联连接构成时，能够减小因工艺变动产生的各电阻元件电阻值的变动。
图11原理地示出包含第2实施形态的发送电路100的数据传送装置(半导体集成装置)的一例线路配置。
只是，对和图6所示的发送电路50相同的部分附加相同的符号并适当省略其说明。此外，对和图9所示的数据传送控制装置60-1相同的部分附加相同的符号并适当省略其说明。
第2实施形态的数据传送控制装置60-2与第1实施形态相比，n型MOS晶体管102-A的配置区域TRA的大小是其一半左右，另一方面，具有阻抗为Rs/2的电阻成分的电阻元件的配置区域在配置区TRA和DA接点76之间形成。而且，DA接点和n型MOS晶体管102-A的配置区域TRA经该电阻元件配置区，通过配置在与接点的排列方向大致垂直的方向上的给定的布线层进行电连接。
通过这样的线路配置，可以保持通向构成差分对的第1和第2信号线的路径的对称性，同时，可以提高线路配置的效率。
<第3实施形态>
图11示出本发明的第3实施形态的发送电路的构成例。
只是，对和图6所示的第1实施形态的发送电路相同的部分附加相同的符号并省略其说明。
第3实施形态中的发送电路120在数据传送控制装置60-3中进行由USB2.0规定的信号的发送。
第3实施形态中的发送电路120与第1实施形态的发送电路50的第1个不同点在于作为开关元件SW3使用的n型MOS晶体管122-A的形状与n型MOS晶体管82-A的形状不同。
此外，第3实施形态中的发送电路120与第1实施形态的发送电路50的第2个不同点在于在数据传送控制装置外部阻抗为Rs/2的电阻元件与DA端子76连接。
即，在发送电路120中，n型MOS晶体管122-A和n型MOS晶体管82-P、82-M具有相同的形状，构成为‘Wp∶Wm∶Wa＝1∶1∶1’，由此，使n型MOS晶体管122-A在利用HS_OutDis导通时的导通电阻的阻抗为Rs/2。进而，在装置外部，阻抗为Rs/2的电阻元件与DA端子76连接。
通过这样来构成，从节点ND到DA端子76的电流通路的阻抗变成Rs/2，从节点ND看过去的经n型MOS晶体管82-P、82-M、122-A的电流通路的阻抗都与Rs相等。
这样构成的第3实施形态的发送电路120的动作因和第1实施形态的发送电路50的动作相同，故省略其说明。
因此，第3实施形态的发送电路120能得到和第1实施形态的发送电路50同样的效果，同时，因作为与节点ND连接的开关元件的晶体管的形状相同，故能够减小因工艺变动产生的与节点ND连接的各晶体管的导通电阻的变动。此外，与第2实施形态不同，在装置内不必设置电阻元件104，可以使发送电路小型化、低成本化。
图13原理地示出包含第3实施形态的发送电路120的数据传送装置的一例线路配置。
只是，对和图6所示的发送电路50相同的部分附加相同的符号并适当省略其说明。此外，对和图9所示的数据传送控制装置60-1相同的部分附加相同的符号并适当省略其说明。
第3实施形态的数据传送控制装置60-3与第1实施形态相比，n型MOS晶体管122-A的配置区域TRA的大小是其一半左右，提高了其它元件的配置自由度。
在这种情况下，和第1实施形态一样，可以保持通向构成差分对的第1和第2信号线的路径的对称性，同时，可以提高线路配置的效率。
<第4实施形态>
图14示出本发明的第4实施形态的发送电路的构成例。
只是，对和图6所示的第1实施形态的发送电路相同的部分附加相同的符号并省略其说明。
第4实施形态中的发送电路140在数据传送控制装置60-4中进行由USB2.0规定的信号的发送。
第4实施形态中的发送电路140与第1实施形态的发送电路50的第1个不同点在于作为开关元件SW3使用的n型MOS晶体管142-A的形状与n型MOS晶体管82-A的形状不同。
此外，第4实施形态中的发送电路140与第1实施形态的发送电路50的第2个不同点在于使n型MOS晶体管142-A的漏极和DA端子76电连接的第3发送信号线84-A和与第2电源AVSS之间具有阻抗Rs的电阻元件连接。
进而，第4实施形态中的发送电路140与第1实施形态的发送电路50的第3个不同点在于在数据传送控制装置外部阻抗为Rs的电阻元件与DA端子76连接。
即，在发送电路140中，n型MOS晶体管122-A和n型MOS晶体管82-P、82-M具有相同的形状，构成为‘Wp∶Wm∶Wa＝1∶1∶1’，由此，使n型MOS晶体管142-A在利用HS_OutDis导通时的导通电阻的阻抗为Rs/2。进而，在第3发送信号线84-A和与第2电源AVSS之间连接阻抗为Rs的电阻元件，DA端子76也用阻抗为Rs的电阻元件作为终端。
通过这样来构成，从节点ND到DA端子76的电流通路的阻抗变成Rs/2，从节点ND看过去的经n型MOS晶体管82-P、82-M、122-A的电流通路的阻抗都与Rs相等。
这样构成的第4实施形态的发送电路140的动作因和第1实施形态的发送电路50的动作相同，故省略其说明。
因此，第4实施形态的发送电路140能得到和第1实施形态的发送电路50同样的效果，同时，因作为与节点ND连接的开关元件的晶体管的形状相同，故能够减小因工艺变动产生的与节点ND连接的各晶体管的导通电阻的变动。此外，对于DA端子，因可以和DP端子及DM端子具有同样的构成，故可以减少单元公用和线路配置等设计工时数，同时，容易使它们的特性一致。
图15原理地示出包含第4实施形态的发送电路140的数据传送装置的一例线路配置。
只是，对和图6所示的发送电路50相同的部分附加相同的符号并适当省略其说明。此外，对和图9所示的数据传送控制装置60-1相同的部分附加相同的符号并适当省略其说明。
第4实施形态的数据传送控制装置60-4与第1实施形态相比，n型MOS晶体管142-A的配置区域TRA的大小是其一半左右，另一方面，具有阻抗为Rs的电阻成分的电阻元件的配置区域在配置区TRA和DA接点76之间形成。而且，第3发送信号线的布线层在和第2电源AVS之间，由该电阻成分进行电连接。DA接点76和n型MOS晶体管142-A的配置区域TRA经该电阻元件配置区，通过配置在与接点的排列方向大致垂直的方向上的第3发送信号线84-A的布线层进行电连接。
通过这样的线路配置，可以保持通向构成差分对的第1和第2信号线的路径的对称性，同时，可以提高线路配置的效率。
<第5实施形态>
图16示出本发明的第5实施形态的发送电路的构成例。
只是，对和图6所示的第1实施形态的发送电路相同的部分附加相同的符号并省略其说明。
第5实施形态中的发送电路160在数据传送控制装置60-5中进行由USB2.0规定的信号的发送。
第5实施形态中的发送电路160与第1实施形态的发送电路50的第1个不同点在于作为开关元件SW3使用的n型MOS晶体管162-A的形状与n型MOS晶体管82-A的形状不同。
此外，第5实施形态中的发送电路160与第1实施形态的发送电路50的第2个不同点在于在n型MOS晶体管162-A和与第2电源AVSS之间插入具有阻抗Rs/2的电阻元件。
进而，第5实施形态中的发送电路160与第1实施形态的发送电路50的第3个不同点在于省略了DA端子。
即，在发送电路160中，n型MOS晶体管162-A和n型MOS晶体管82-P、82-M具有相同的形状，构成为‘Wp∶Wm∶Wa＝1∶1∶1’，由此，使n型MOS晶体管162-A在利用HS_OutDis导通时的导通电阻的阻抗为Rs/2。进而，在n型MOS晶体管162-A的漏极和第2电源AVSS之间连接阻抗为Rs/2的电阻元件，同时省略DA端子本身。
通过这样来构成，从节点ND到n型MOS晶体管162-A的电流通路的阻抗变成Rs，从节点ND看过去的经n型MOS晶体管82-P、82-M、122-A的电流通路的阻抗都与Rs相等。
这样构成的第5实施形态的发送电路160的动作因和第1实施形态的发送电路50的动作相同，故省略其说明。
因此，第5实施形态的发送电路160能得到和第1实施形态的发送电路50同样的效果，同时，因作为与节点ND连接的开关元件的晶体管的形状相同，故能够减小因工艺变动产生的与节点ND连接的各晶体管的导通电阻的变动。此外，因作为开关元件SW3使用的n型MOS晶体管162-A的漏极端子在装置内部与第2电源AVSS连接，故可以减少端子个数，降低装置的成本。
图17原理地示出包含第5实施形态的发送电路160的数据传送装置的一例线路配置。
只是，对和图6所示的发送电路50相同的部分附加相同的符号并适当省略其说明。此外，对和图9所示的数据传送控制装置60-1相同的部分附加相同的符号并适当省略其说明。
第5实施形态的数据传送控制装置60-5与第1实施形态相比，n型MOS晶体管162-A的配置区域TRA的大小是其一半左右，另一方面，形成一端与第2电源电连接的具有阻抗为Rs/2的电阻成分的电阻元件配置区域，并省略DA接点76。
而且，n型MOS晶体管162-A的配置区域TRA通过配置在与接点的排列方向大致垂直的方向上的给定的布线层，与该电阻元件配置区域进行电连接。
通过这样的线路配置，可以保持通向构成差分对的第1和第2信号线的路径的对称性，同时，可以提高线路配置的效率。
4.电子机器
其次，说明使用了包含第1～第5实施形态的发送电路的数据传送控制装置(广义的半导体集成装置)的电子机器的例子。
例如，图18A示出作为一个电子机器的打印机的内部框图，图19A示出其外观图。CPU(微处理器)510对整个系统进行控制等。操作部511用来使用户操作打印机。ROM516存储有控制程序和字型等，RAM517起CPU510的工作区的作用。DMAC518是不经CPU510进行数据传送的DMA控制器。显示面板519用来向用户通知打印机的工作状态。
经USB从个人计算机等其它设备送来的串行打印数据利用数据传送控制装置500变换成并行打印数据。接着，变换后的并行打印数据通过CPU510或DMAC518送往打印处理部(打印引擎)512。接着，在打印处理部512中对并行打印数据进行给定的处理，利用由打印头等构成的打印部(进行数据输出处理的装置)514输出打印到纸上。
图18B示出作为一个电子机器的扫描仪的内部框图，图19B示出其外观图。CPU520对整个系统进行控制等。操作部521用来使用户操作扫描仪。ROM526存储控制程序等，RAM527起CPU520的工作区的作用。DMAC528是DMA控制器。
利用由光源和光电变换器等构成的图像读取部(进行数据的取入处理的装置)522读取原稿的图像，读取的图像数据由图像处理部(扫描引擎)524处理。接着，处理后的图像数据利用CPU520或DMAC528送往数据传送控制装置500。数据传送控制装置500将该并行的图像数据变换成串行数据，并经USB发送到个人计算机等其它设备中。
图18C示出作为一个电子机器的CD-RW驱动器的内部框图，图19C示出其外观图。CPU530对整个系统进行控制等。操作部531用来使用户操作CD-RW。ROM536存储控制程序等，RAM537起CPU530的工作区的作用。DMAC538是DMA控制器。
利用由激光、电机和光学系统构成的读取写入部(进行数据的取入处理的装置或进行数据的存储处理的装置)533从CD-RW532读取的数据输入到信号处理部534，进行纠错处理等给定的信号处理。接着，已进行信号处理的数据利用500CPU530或DMAC538送往数据传送控制装置500。数据传送控制装置500窘该并行数据变换成串行数据，并经USB发送到个人计算机等其它设备中。
另一方面，经USB从其它设备送来的串行数据利用数据传送控制装置500变换成并行数据。接着，该并行数据利用500CPU530或DMAC538送往信号处理部534。接着，在信号处理部534中，对该并行数据进行给定的信号处理，再利用读取写入部533存储到CD-RW532中。
再有，在图18A、图18B和图18C中，除CPU510、520和530之外，也可以另外再设置用来进行数据传送控制装置500中的数据传送控制的CPU。
若将包含第1～第5实施形态的某一个发送电路的数据传送控制装置用于电子机器，则可以实现USB2.0的HS方式的数据传送。因此，当用户利用个人计算机等进行打印输出指示时，只需要很少的时间延迟即可打印完毕。此外，在向扫描仪发出图像取入的指示之后，只需要很少的时间延迟，用户就可以看到取入的图像。此外，可以快速地进行从CD-RW的数据读取和向CD-RW的数据写入。
此外，若将包含第1～第5实施形态的某一个发送电路的数据传送控制装置用于电子机器，即使采用制造成本低的通常的半导体制造工艺，也能制造出可以HS方式进行数据传送的数据传送控制装置。因此，可以实现数据传送控制装置和电子机器的低成本化。可以提高数据传送的可靠性，也可以提高电子机器的可靠性。
此外，若将包含第1～第5实施形态的某一个发送电路的数据传送控制装置用于电子机器，则在维持数据传送控制装置的高性能的同时，还可以根据用户的要求制造各式各样的电子机器，能够提高电子机器的附加价值。
再有，作为能使用包含第1～第5实施形态的某一个发送电路的数据传送控制装置的电子机器，除上述之外，还可以考虑各种光盘驱动器(CD-ROM、DVD)、光磁盘驱动器(M0)、硬盘驱动器、TV、VTR、摄像机、音响机器、电话机、投影仪、个人计算机、电子笔记本和字处理机等各种各样的机器。
再有，本发明不限于上述实施形态，在本发明的要点的范围内可以进行各种变形实施。
此外，本发明虽然特别希望用于USB2.0的接口(数据传送)，但并不限于此。本发明也可以适用于例如基于USB2.0思想的标准或发展USB2.0的标准的接口。

Claims (15)

1.一种电流驱动构成差分对的第1和第2信号线的半导体集成装置，其特征在于：
包括与上述第1和第2信号线连接并在信号输出期间进行互斥电流驱动的第1和第2接点和在信号输出期间以外进行电流驱动的第3接点，
上述第3接点配置在上述第1和第2接点之间。
2.权利要求1记载的半导体集成装置，其特征在于：
包括连接在第1电源和给定的节点之间的电流源、在信号输出期间使上述节点与第1和第2接点中的任何一个接点电连接的第1和第2晶体管和在信号输出期间以外使上述节点与上述第3接点电连接的第3晶体管。
3.权利要求2记载的半导体集成装置，其特征在于：
当上述第1和第2信号线的终端阻抗是给定的阻抗Z0时，
包括连接在与上述第1晶体管和上述第1接点连接的第1发送信号线和第2电源之间且具有和阻抗Z0大致相等的阻抗的第1负载元件以及连接在与上述第2晶体管和上述第2接点连接的第2发送信号线和第2电源之间且具有和阻抗Z0大致相等的阻抗的第2负载元件，
上述第1晶体管插在上述节点和上述第1接点之间，在导通时具有和阻抗Z0/2大致相等的阻抗，
上述第2晶体管插在上述节点和上述第2接点之间，在导通时具有和阻抗Z0/2大致相等的阻抗，
上述第3晶体管插在上述节点和上述第3接点之间，在导通时具有和阻抗Z0大致相等的阻抗。
4.权利要求3记载的半导体集成装置，其特征在于：
包括连接在上述第3晶体管和上述第3接点之间且具有和阻抗Z0/2大致相同的阻抗的第3负载元件，
上述第3晶体管导通时具有和阻抗Z0/2大致相同的阻抗。
5.权利要求3记载的半导体集成装置，其特征在于：
上述第3晶体管导通时具有和阻抗Z0/2大致相等的阻抗，
上述第3接点在外部用和阻抗Z0/2大致相等的阻抗作为其终端阻抗。
6.权利要求3记载的半导体集成装置，其特征在于：
包括连接在与上述第3晶体管和上述第3接点连接的第3发送信号线和第2电源之间且具有和阻抗Z0大致相同的阻抗的第4负载元件，
上述第3晶体管导通时具有和阻抗Z0/2大致相同的阻抗，
上述第3接点在外部用和阻抗Z0大致相等的阻抗作为其终端阻抗。
7.权利要求3记载的半导体集成装置，其特征在于：
包括插在上述第3晶体管和第2电源之间且具有和阻抗Z0/2大致相等的阻抗的第5负载元件，
上述第3晶体管导通时具有和阻抗Z0/2大致相同的阻抗，
省略上述第3接点。
8.权利要求2记载的半导体集成装置，其特征在于：
上述1至3中的至少一个晶体管为n型MOS晶体管。
9.权利要求2记载的半导体集成装置，其特征在于：
包含与上述第1接点连接的上述第1晶体管的第1单元和与上述第2接点连接的上述第2晶体管的第2单元配置成使与第1和第2接点连接的导线和晶体管的寄生负载大致相等，
上述电流源与上述第1和第2单元相邻。
10.权利要求4记载的半导体集成装置，其特征在于：
上述第3负载元件配置在包含与上述第1接点连接的上述第1晶体管的第1单元和包含与上述第2接点连接的上述第2晶体管的第2单元之间。
11.权利要求6记载的半导体集成装置，其特征在于：
上述第4负载配置在包含与上述第1接点连接的上述第1晶体管的第1单元和包含与上述第2接点连接的上述第2晶体管的第2单元之间。
12.权利要求7记载的半导体集成装置，其特征在于：
上述第5负载配置在包含与上述第1接点连接的上述第1晶体管的第1单元和包含与上述第2接点连接的上述第2晶体管的第2单元之间。
13.权利要求1记载的半导体集成装置，其特征在于：
上述第1至第3接点配置在与被连接的压焊线的长度之差较小的位置上。
14.权利要求2记载的半导体集成装置，其特征在于：
经构成差分对的第1和第2信号线发送的信号是USB标准规定的信号。
15.一种电子机器，其特征在于：
包含权利要求1～14中的任何一项记载的的半导体集成装置和对经上述半导体集成装置及总线传送的数据进行输出处理、取入处理或存储处理的装置。
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