CN1947230A - 形成具有金属的栅电极的方法 - Google Patents

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Abstract

在一个实施例中，在衬底(10)之上形成栅极电介质层(18)，并在栅极电介质层(18)的部分上选择性淀积第一金属层(26)，其中形成第一种器件。不同于第一金属层(26)的第二金属层(28)形成于栅极电介质层(18)的暴露部分之上，其中形成第二种器件。由于第一和第二种器件与栅极电介质直接接触的金属不同，它们具有不同的功函数。在一个实施例中，第一金属层(26)的选择性淀积是通过原子层淀积法完成的，通过使用在栅极电介质层(18)上选择性形成的抑制剂层(24)，第一金属层(26)可以选择性地仅仅淀积在栅极电介质层(18)没有被抑制剂层(24)覆盖的部分上。

Description

形成具有金属的栅电极的方法
技术领域
本发明涉及半导体加工方法，更具体地说，涉及形成具有金属的栅电极的方法，该具有金属的栅电极可以用于例如双金属栅极集成。
背景技术
由于半导体技术不断发展，半导体器件的尺寸变得越来越小，因此器件的可量测性是所希望的性质。为了获得适当的可量测性，必须相应地调整阈值电压。然而，对于多晶硅栅来说，要在维持要求的驱动电流时实现对阈值电压的适当调节是困难或不可能的。因此，本行业开始考虑利用金属而不是多晶硅来调节尺寸缩小的器件所期望的阈值电压水平。在器件栅电极叠层内的栅极电介质上直接具有金属可以用来提高功函数特性。也就是说，用不同的金属直接接触栅极电介质会产生不同的功函数。因此，P沟道金属氧化物半导体和N沟道金属氧化物半导体器件，两者都要求具有不同功函数的栅电极，可以用不同的金属与各自的栅极电介质接触而形成。然而，问题在于实现双金属栅极集成。
例如，目前所知的实现双金属栅极集成的一个方法是，在栅极电介质上覆盖淀积第一金属层(在此，第一金属层可以用来形成第一种器件的包含金属的栅电极叠层，例如P沟道金属氧化物半导体器件)。但是，然后该第一金属层要从栅极电介质的部分上除去以形成第二种器件，例如N沟道金属氧化物半导体器件，这要求在其含金属栅电极叠层内有不同的金属层与栅极电介质接触。因此，从栅极电介质层的部分上除去第一金属层后，可以形成第二金属层(在此，第二金属层可以用于形成第二种器件的含金属栅电极叠层)。
在现有技术的解决方法中，第一金属层的一部分用传统的光刻技术通过干法或湿法蚀刻被除去。然而，第一金属层的淀积和后来从栅极电介质的一部分中被蚀刻会引起很多问题由此形成劣质的器件。例如，蚀刻可能不完全蚀刻第一金属层，在栅极电介质上留下来自第一金属层的残积物，这会对最终器件的功函数产生负面的影响。或者，对第一金属层后来的蚀刻可能导致过度蚀刻，蚀刻到下面的栅极电介质，由此减少了形成有第二金属电极的区域中的栅极电介质的厚度，这是所不希望的。
附图说明
本发明通过例子作了图解说明，但不局限于附图，其中相同的附图标记表示相同的元件，其中：
图1为根据本发明的一个实施例，栅极电介质层上覆衬底的衬底的截面图；
图2为根据本发明一个实施例的，图1的衬底以及对准衬底的压印掩模的截面图；
图3为根据本发明一个实施例的，施加压印掩模并在衬底的一个区域上形成最终抑制剂层之后图2的衬底的截面图；
图4为根据本发明一个实施例的，选择性淀积第一金属层之后图3的衬底的截面图；
图5为根据本发明一个实施例的，除去抑制剂层之后图4的衬底的截面图；
图6为根据本发明一个实施例的，形成第二含金属栅极层、多晶硅栅层、防反射涂层(ARC)和图案掩模层之后图5的衬底的截面图；
图7为根据本发明一个实施例的，用图案掩模层形成栅电极叠层并除去图案掩模层之后图6的衬底的截面图；
图8为根据本发明一个实施例的，在衬底的不同区域内形成两个基本上完整的器件之后图7的衬底的截面图。
本领域技术人员应当理解，附图中的元件是简单明了描绘的，没有必要按比例描绘。例如，附图中一些元件的尺寸相对于其他元件来说可能是夸大的，这有助于增进对本发明实施例的理解。
具体实施方式
如上所述，希望能形成具有含金属的栅电极的晶体管，含金属的栅电极的金属层直接接触下面的栅极电介质。这可以引起例如改进的可量测性和改进的功函数特性。而且，不同种类的器件(例如，P沟道金属氧化物半导体和N沟道金属氧化物半导体器件)通常要求在他们各自的栅电极叠层内有不同的金属层与下面的栅极电介质接触，以便提供期望的功函数。因此，本发明的一个实施例中，形成栅极电介质层，然后在栅极电介质层的部分之上选择性淀积第一金属层，用第一金属层形成器件。选择性淀积第一金属层之后，可以在栅极电介质层仍然暴露的部分上形成不同于第一金属层的第二金属层，用第二金属层形成器件。在一个实施例中，选择性淀积第一金属层是借助于抑制剂层完成的，在栅极电介质层之上选择性形成抑制剂层，这样第一金属层可以仅仅选择性淀积在栅极电介质层未被抑制剂层覆盖的部分上。下面将参考附图1-8更详细地描述本发明的实施例。
图1示出了根据本发明的一个实施例的半导体结构11。请注意，在一个实施例中，半导体11可以是半导体晶片的一部分。图1的半导体结构11包括具有隔离区16的衬底10、覆盖在衬底10上的栅极电介质层18和隔离区16。请注意，在替代实施例中，栅极电介质层18可以不覆盖在隔离区16上。图1的半导体结构11被分成两个区域：第一器件区12和第二器件区14。器件区12和14限定了衬底10用于形成不同种类器件的区域。例如，在一个实施例中，器件区12相当于N沟道金属氧化物半导体器件区，其中将形成N沟道金属氧化物半导体器件；器件区14相当于P沟道金属氧化物半导体器件区，其中将形成P沟道金属氧化物半导体器件。但是请注意，在替代实施例中，器件区12可以相当于P沟道金属氧化物半导体器件区，而器件区14可以相当于N沟道金属氧化物半导体器件区。在其他替代实施例中，器件区12和14还可以是任何种类的区域，其中形成不同的器件。另外请注意，半导体结构11可以根据需要包括任何数量的器件区，其中形成不同种类的器件。
在一个实施例中，衬底10为半导体衬底，例如硅衬底、砷化镓衬底、硅锗衬底、锗衬底等等。在一个实施例中，衬底包括块状衬底，但是在替代实施例中，衬底10可以包括含有任何种类半导体材料(例如硅、砷化镓、硅锗、锗等等)覆盖在绝缘体例如嵌入氧化物上的绝缘体上硅(SOI)衬底。栅极电介质层18可以包括任何种类的栅极电介质材料，例如二氧化铪、硅酸铪、硅酸锆、氧化锆、氧化钽、二氧化钛、氮化二氧化硅等等。栅极电介质层18可以用传统方法形成。请注意，在所描述的实施例中，栅极电介质层18形成在区域12和14两个区域之上；然而，在替代实施例中，区域12和14分别可以包括不同种类的栅极电介质材料，以使第一栅极电介质层覆盖在衬底10的区域12上，不同于第一栅极电介质层的第二栅极电介质层覆盖在衬底10的区域14上。另外请注意，根据器件的形成需要，衬底10还可以包括阱注入物(未示出)。阱注入物可以用本领域公知的传统的注入技术形成。
图2示出了压印掩模20对准在衬底10上时的半导体结构11。压印掩模20包括覆盖在压印掩模20的凸出部分23上的抑制剂材料22，该凸出部分延伸超过压印掩模20的表面21。当压印在衬底的表面上时，压印掩模20的凸出部分就是接触衬底的部分，而压印掩模20的剩余部分(不是凸出部分的部分)不接触衬底的表面。因此，在接触时凸出部分上的材料将被压印或印刷到衬底的表面上。在一个实施例中，压印掩模20由弹性体材料形成。
因此，参考图2，压印掩模20的凸出部分23适当地与衬底10对准，与半导体结构11的器件区12相对应，这样当应用时，抑制剂材料22将施加到区域12而不是区域14上。请注意，抑制剂材料22可以通过多种方法放置在压印掩模20的凸出部分23上。例如，在一个实施例中，可以将压印掩模20浸入抑制剂材料盘中，这样仅仅压印掩模20的凸出部分接触抑制剂材料(用这样的方式，其余表面例如表面21，不会接收到任何抑制剂材料)。或者，抑制剂材料可以应用例如印辊施加到压印掩模20上，印辊将抑制剂材料转印到压印掩模20的凸出部分，而不转印到其余表面例如表面21。
图3示出了用压印掩模20压印之后的半导体结构11。也就是说，将压印掩模20施加到半导体结构11上，这样凸出部分23(而不是表面21)接触栅极电介质层18。除去压印掩模20之后，请注意，抑制剂材料22的全部或一部分保留在区域12中的栅极电介质层18上，因此在半导体结构11的区域12内的栅极电介质层18上形成抑制剂层24，而不是在区域14内。也就是说，压印掩模20的应用使抑制剂层24在栅极电介质层18的部分上选择性形成(例如与图3的区域12相对应的部分)。在一个实施例中，抑制剂层24包括甲基例如有机硅烷和自组装单分子层(SAMs)。另外，在一个实施例中抑制剂层24可以包括任何数量和种类的材料只要包括一个具有甲基的表面部分或层。在一个实施例中，要使用足够的抑制剂材料22，以确保在栅极电介质18上形成的抑制剂层24具有足够的厚度，能用至少一单分子层抑制剂材料覆盖区域12的全部形核位置。在替代实施例中，可以用传统的光刻法技术在栅极电介质层18的部分上选择性形成抑制剂层24。在另一个替代实施例中，抑制剂层24为光致聚合物。在该实施例中，光致聚合物可以为甲基丙烯酸基聚合物。
图4示出了在区域14的栅极电介质层18上形成第一金属层26之后的半导体结构11。如图4所示，第一金属层26用例如原子层淀积法(ALD)选择性淀积在栅极电介质层18上。抑制剂层24阻止在区域12内的栅极电介质层18上形成第一金属层26。因此请注意，第一金属层26直接接触在区域14内的栅极电介质层18，而不是在抑制剂层24形成的位置形成。这是因为抑制剂层24覆盖(并障蔽)区域12内的栅极电介质层18的形核位置，因此在用原子层淀积法形成第一金属层26时，抑制金属层在区域12内形成(也就是淀积)。请注意在替代实施例中，选择性化学气相淀积(CVD)法在区域14内形成第一金属层26。选择性的化学气相淀积，抑制剂层24也阻止在区域12内形成第一金属层26，因为抑制剂层24障蔽了形核位置。
图5示出了除去抑制剂层24或使抑制剂层24失效之后的半导体结构11。在一个实施例中，抑制剂层24用退火方法除去。例如，可以在至少100摄氏度的温度或者在约100-900摄氏度的温度范围内退火。退火使抑制剂层24解吸或升华。或者，可以用其他的方法除去抑制剂层24，例如等离子体处理、等离子体腐蚀或紫外线(UV)照射。
图6示出了在栅极电介质18的暴露部分和第一金属层26上形成第二金属层28之后的半导体结构11。在一个实施例中，第二金属层28通过覆盖淀积形成。然而，在替代实施例中，可以用不同方法形成第二金属层28。例如，在一个替代实施例中，第二金属层28可以这样形成：形成在栅极电介质层18的暴露部分上(也就是区域12中)和在区域14中的第一金属层26的仅仅一部分上，或不在第一金属层26上。请注意第二金属层28直接接触区域12的栅极电介质层18。因此，在区域12中第二金属层28直接接触栅极电介质层18，而在区域14中第一金属层26直接接触栅极电介质层18。因此，形成在区域12和14中的器件具有不同的功函数。
仍参考图6，形成第二金属层28之后，在第二金属层28上形成多晶硅栅层30。形成多晶硅栅层30之后，在多晶硅栅层30上形成防反射涂(ARC)层。请注意，在替代实施例中，可以在第二金属层28上形成更多、更少或不同的层。例如，代替多晶硅层30或除了多晶硅层30之外，可以使用许多不同的层。另外请注意，ARC层32是可选的，这取决于之后使用的光刻法。形成多晶硅栅层30和ARC层32(或任何期望在第二含金属栅极层28上的其他层)之后，在ARC层32上形成图案掩模层34(图案掩模层34可以用惯用方法形成)。在示出的实施例中，图案掩模层34限定了区域12内的第一器件的栅电极叠层和区域14内的第二器件的栅电极叠层。请注意在替代实施例中，图案掩模层可以用于限定任何数量的栅极叠层，这取决于所期望的器件的数目。另外请注意，在替代实施例中，可以没有多晶硅层30和ARC层32，图案掩模层34直接形成在第二含金属层28上。在又一个替代实施例中，第二含金属层28没有形成在第一金属层26上，图案掩模层34可以直接形成在区域12中的第二金属层28和区域14中的第一金属层26上。
在示出的实施例中，区域12内的图案掩模层34限定的栅电极叠层对应于P沟道金属氧化物半导体型栅电极叠层，区域14内的图案掩模层34限定的栅电极叠层对应于N沟道金属氧化物半导体型栅电极叠层。因此，在一个实施例中，第一金属层26可以包括例如氮化钛、铱、氧化铱、钌、氧化钌、氮化钽等等。第二金属层28可以包括例如氮化硅钽、碳化钽、金属硼化物、金属氮化硅、金属碳化物等等。然而请注意，在替代实施例中，取决于形成的器件，不同的金属或金属组合可以用在第一金属层26和第二金属层28中。例如，由区域12中的图案掩模层34限定的栅电极叠层可以对应于N沟道金属氧化物半导体器件，区域14中的图案掩模层34限定的栅电极叠层可以对应于P沟道金属氧化物半导体器件，相应地可以选择第一和第二金属层的材料。在一个实施例中，第一金属层26和第二金属层28的厚度约为30-500埃。
图7示出了在区域12的栅极电介质层18上形成栅电极叠层36和在区域14的栅极电介质层18上形成栅电极叠层40之后的半导体结构11。形成图案掩模层34之后，可以用传统的蚀刻方法形成栅电极叠层36和40。然后除去图案掩模层34。如图7所示，栅电极叠层36包括由第二金属层28形成第一金属层38、由多晶硅栅层30形成的多晶硅栅层41和由ARC层32形成的ARC层43。栅电极叠层40包括由第一金属层26形成的第一金属层42、由第二金属层28形成的第二金属层44、由多晶硅栅层30形成的多晶硅栅层46和由ARC层32形成的ARC层48。请注意，栅电极叠层36和40分别包括不同的金属层(分别为38和42)，分别直接接触在区域12和14内的栅极电介质层18，由此导致不同的功函数。(请注意，层38、41、43、42、44、46和48也可以分别称为结构38、41、43、42、44、46和48。)
请注意在替代实施例中，栅电极叠层36和40可以包括任何数量的层，在图示的实施例中仅仅给出了栅极叠层36和40的一个例子。例如，在一个实施例中，栅电极叠层36和40分别可以包括一个栅极层(例如栅极层38和栅极层42，没有栅极层41、43、44、46和48)，或者栅电极叠层36和40分别可以包括任何数量的栅极层。或者，可以形成其他种类的栅电极叠层。
图8示出了在区域12内形成基本上完整的器件66和在区域14内形成基本上完整的器件68之后的半导体结构11，之后的过程可以用传统方法完成。(请注意器件66和68可以称为晶体管66和68。)器件66包括栅电极叠层36侧壁附近的侧壁间隔物50、横向在衬底10和栅极电介质52(由栅极电介质层18形成)下部部分内延伸的源极/漏极区54和56。请注意间隔物50和源极/漏极区54和56可以用惯用方法形成。例如，间隔物50可以包括一种材料或者可以包括多种材料。在示出的实施例中，源极/漏极区54和56包括延伸区和深注入区；然而在替代实施例中可以形成不同种类的源极/漏极区。区域14中的器件68包括栅电极叠层40侧壁附近的侧壁间隔物58、横向在衬底10和栅极电介质60(由栅极电介质层18形成)下部部分内延伸的源极/漏极区62和64。请注意间隔物58和源极/漏极区62和64可以用惯用方法形成。例如，间隔物58可以包括一种材料或者可以包括多种材料。在示出的实施例中，源极/漏极区62和64包括延伸区和深注入区；然而在替代实施例中可以形成不同种类的源极/漏极区。在替代实施例中，器件66和68可以用与图8所描述的方法不同的方法形成，具有不同的最终结构，同时仍然用上面描述的选择性淀积的第一金属层26。
因此，可以理解通过利用抑制剂层24(可以选择性形成)的第一金属层26的选择性形成如何获得双金属栅极集成，而避免使用现有技术的方法存在的问题。也就是说，不同于上面描述的现有技术的解决方法，第一金属层26的选择性形成可以不需要蚀刻位于栅极电介质层18上的含金属栅极层的部分。这可以避免过度蚀刻栅极电介质层18的危险。另外，不需要蚀刻金属层的部分，还可以避免由于蚀刻金属层而导致的金属层具有残积物的危险。因此，这里所描述实施例可以改进双金属栅极集成，可以形成要求不同的金属直接接触栅极电介质层的器件。
通过上文的详细说明，本发明已经参照特殊的实施例进行了描述。然而，本领域普通技术人员应当理解，不脱离如下面的权利要求书所述的本发明的范围，可以做出多样的修改和变化。因此，说明书和附图应被视为一种例证性的说明，而不是对本发明保护范围的限制，诸如此类的修改都应包括在本发明的范围之内。
以上描述了特殊实施例的益处、其他优点和问题的解决方案。然而，在任一或全部权利要求中，这些益处、优点、问题的解决方案，和可能引起任何益处、优点、或引起解决方案存在或变得更明确的任何元件，不被认为是关键的、必要的或基本的性质或元件。在这里，术语″包括″意味着覆盖不唯一的内含物，就是说，包括一系列元件的步骤、方法、物品或设备不仅仅包括那些元件，还可能包括对这些步骤、方法、物品、或设备来说没有明确地列举或非固有的其他元件。

Claims (39)

1.一种制造晶体管的方法，包括：
在晶片第一区域的栅极电介质上而不在晶片第二区域的栅极电介质上选择性淀积第一金属层；
在第二区域的栅极电介质之上淀积第二金属层；
在第一区域中为第一晶体管形成第一栅电极叠层，第一栅电极叠层包括由第一金属层形成的结构；
在第二区域中为第二晶体管形成第二栅电极叠层，第二栅电极叠层包括由第二金属层形成的结构。
2.如权利要求1的方法，其中第一晶体管为P型金属氧化物半导体晶体管，第二晶体管为N型金属氧化物半导体晶体管。
3.如权利要求1的方法，其中第一晶体管为N型金属氧化物半导体晶体管，第二晶体管为P型金属氧化物半导体晶体管。
4.如权利要求1的方法，其中：
淀积第二金属层的步骤进一步包括在第一区域中的第一金属层之上淀积第二金属层；
其中第一栅电极叠层包括由第一金属层之上的第二金属层形成的结构。
5.如权利要求1的方法，进一步包括：
在第二区域的栅极电介质上形成抑制剂，其中抑制剂阻止在第二区域的栅极电介质上淀积第一金属层。
6.如权利要求5的方法，其中抑制剂通过障蔽第二区域栅极电介质上的形核位置来阻止。
7.如权利要求5的方法，其中抑制剂为自组装单分子层。
8.如权利要求5的方法，其中抑制剂包括有机硅烷。
9.如权利要求5的方法，其中抑制剂包括甲基。
10.如权利要求5的方法，其中抑制剂包括甲基丙烯酸基聚合物。
11.如权利要求5的方法，其中抑制剂包括光致聚合物。
12.如权利要求5的方法，其中形成抑制剂的步骤进一步包括：
在第二区域的栅极电介质上而不在第一区域的栅极电介质上选择性形成抑制剂。
13.如权利要求12的方法，其中选择性形成抑制剂的步骤包括通过压印形成抑制剂。
14.如权利要求13的方法，其中选择性形成抑制剂的步骤包括通过印刷压印施加抑制剂材料。
15.如权利要求14的方法，其中通过印刷压印施加抑制剂材料的步骤包括用在压印掩模对应于第二区域的位置处具有一层抑制剂材料的压印掩模来压印晶片。
16.如权利要求15的方法，其中所述压印掩模上的位置为压印掩模的凸出部分。
17.如权利要求5的方法，进一步包括：
在淀积第一金属层之后，淀积第二金属层之前使抑制剂失效。
18.如权利要求17的方法，其中使抑制剂失效的步骤包括除去抑制剂。
19.如权利要求17的方法，其中使抑制剂失效的步骤进一步包括在100℃或更高温度加热晶片。
20.如权利要求17的方法，其中使抑制剂失效的步骤进一步包括等离子体处理抑制剂。
21.如权利要求17的方法，其中使抑制剂失效的步骤进一步包括等离子体蚀刻抑制剂。
22.如权利要求17的方法，其中使抑制剂失效的步骤进一步包括用紫外线辐射照射抑制剂。
23.如权利要求1的方法，其中第一金属层包括氮化硅钽、碳化钽、金属硼化物、金属氮化硅和金属碳化物中的一种。
24.如权利要求1的方法，其中第一金属层包括氮化钛、铱、氧化铱、钌、氧化钌和氮化钽中的一种。
25.如权利要求1的方法，其中第一金属层通过原子层淀积法(ALD)选择性淀积。
26.如权利要求1的方法，其中第一金属层通过化学气相淀积法(CVD)选择性淀积。
27.如权利要求1的方法，进一步包括：
在第一区域中的第一金属层之上形成多晶硅层，在第二区域中的第二金属层之上形成多晶硅层；
其中第一栅电极叠层包括由在第一区域中的第一金属层之上的多晶硅层形成的结构；
其中第二栅电极叠层包括由在第二区域中的第二金属层之上的多晶硅层形成的结构。
28.如权利要求1的方法，其中第一金属层具有第一功函数，第二金属层具有第二功函数，第一功函数与第二功函数不同。
29.一种制造晶体管的方法，包括：
在晶片第一区域中的电介质上而不在晶片第二区域的电介质上选择性形成抑制剂；
在第二区域的电介质上选择性淀积金属层，其中抑制剂阻止金属层淀积在第一区域的电介质上；
在第二区域中为晶体管形成栅电极叠层，该栅电极叠层包括由金属层形成的结构。
30.权利要求29的方法，进一步包括：
在第一区域的电介质上淀积第二金属层；
在晶片的第一区域中为第二晶体管形成第二栅电极叠层，第二栅电极叠层包括由第二金属层形成的结构。
31.权利要求30的方法，进一步包括：在淀积金属层之后淀积第二金属层之前使抑制剂失效。
32.权利要求29的方法，进一步包括：在淀积金属层之后形成栅电极叠层之前使抑制剂失效。
33.权利要求29的方法，其中抑制剂包括甲基。
34.权利要求29的方法，其中抑制剂包括有机硅烷。
35.权利要求29的方法，其中抑制剂为自组装单分子层。
36.权利要求29的方法，其中选择性形成抑制剂的步骤包括通过压印形成抑制剂。
37.权利要求29的方法，其中选择性形成抑制剂的步骤包括通过印刷压印施加抑制剂材料。
38.一种制造晶体管的方法，包括：
在晶片第一区域中的栅极电介质上而不在晶片第二区域中的栅极电介质上选择性形成抑制剂；
在第二区域的栅极电介质上使用原子层淀积法选择性淀积第一金属层，并抑制第一金属层淀积在第一区域的栅极电介质上；
在第一区域的栅极电介质之上淀积第二金属层；
在第一区域中为第一晶体管形成第一栅电极叠层，第一栅电极叠层包括由第二金属层形成的结构；
在第二区域中为第二晶体管形成第二栅电极叠层，第二栅电极叠层包括由第一金属层形成的结构。
39.权利要求38的方法，进一步包括：为第一晶体管和第二晶体管形成源极/漏极区。
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