CN1773677A - 半导体基材及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体基材，其包括：单晶硅晶片、位于该表面处、含有硅和锗的松弛单晶层，其中该层表面处的锗含量在10重量％至100重量％的范围内，而周期性设置的空腔的层位于所述表面的下方。本发明还涉及用于制造该半导体基材的方法，以及由该半导体基材所制的sSOI晶片。

Description

半导体基材及其制造方法
技术领域
本发明涉及半导体基材，其包括位于表面处、含有硅与锗的松弛单晶层，以及制造该半导体基材的方法。
背景技术
现有技术中sSOI基材及SGOI基材(“绝缘体上应变硅”及“绝缘体上硅锗”)是已知的。sSOI基材及SGOI基材的特征在于电绝缘层或电绝缘载体材料。在sSOI基材的情况下，薄的单晶应变硅层与绝缘体直接接触。相比之下，SGOI基材在绝缘体上具有一层或更多层含有预定组成(SixGe1-x，0＜x＜1)的硅与锗的层。在下文中，该层或这些层共同称作“硅锗层”。薄的单晶应变硅层可反复置于硅锗层的表面上。
在用于制造sSOI基材或SGOI基材的所有已知的方法中，由硅锗组成的薄层是利用机械力从供体晶片分离出来的，通常在分离步骤之前待转移的层的自由表面与载体晶片粘合。在sSOI基材的情况下，除硅锗层以外，应变硅层也从供体晶片转移至载体晶片上。
制造sSOI基材或SGOI基材的第一步是制备供体晶片。在两种情况下，首先必须在硅晶片上制造松弛的硅锗层，该硅锗层在进一步的步骤中转移至该载体晶片上。因此，两种原则上不同的方法是已知的：
在第一种方法中，首先在该硅晶片上外延沉积具有升高的锗含量(“渐变缓冲层”)的更多层硅锗层，由此实现硅和硅锗之间的晶格匹配。沉积于其上的具有恒定锗含量的硅锗层用于释放机械应力，所以在表面处存在具有其天然晶格常数的硅锗(即松弛的硅锗，其组成为SixGe1-x，0＜x＜1)。在该方法中可任选通过后续和/或中间抛光步骤降低产生的表面粗糙度。该方法需要外延沉积的层的总厚度约为5微米，因为由此所需的加工时间长，所以成本非常高。而且，该方法需要在外延沉积和抛光之间多次转换，所以需要许多单独的方法步骤。该方法导致105/cm2的范围内的位错密度。
在第二种已知的方法中，省去具有逐渐升高的锗含量的层顺序，并立即沉积具有预期组成的薄硅锗层。这里，层厚度保持在形成错配位错的极限之下。减弱直接位于该硅锗层之下的硅晶体键，由此随后使该初始仍具有应变的硅锗层松弛。这是通过注入气体离子(如氢离子或氦离子)以及后序的热处理实现的。在热处理期间，注入的离子形成气泡，这些气泡破坏硅晶体键，并如此使该硅锗层及位于其下的仅非常薄的硅层从硅晶片的其余部分机械分离，这最终致使该硅锗层松弛。缺点在于复杂的注入步骤，并在形成气泡期间产生微裂缝，这导致层的破坏。该方法还产生高的位错密度。
仅在制造sSOI基材时，额外在松弛的硅锗层上外延沉积薄的应变硅层。
在该方法的第二个步骤中，供体晶片的表面层(在SGOI情况下的硅锗层，以及在sSOI情况下的额外的应变硅层)被转移至载体晶片上。该载体晶片完全由电绝缘材料组成，或至少在其表面处具有电绝缘层。对于该第二个步骤，还有许多方法是已知的。
最常用的已知方法被称作Smart Cut(EP 533551A1)。在该方法中，首先将氢离子注入供体晶片的表面。与载体晶片粘合之后，通过约500℃下的恒温处理制得具有充满氢气的空腔的层。通过提高气压分离该层。
在所有用于制造sSOI基材或SGOI基材的已知方法中，在沿着制成的分离层分离供体晶片期间产生高表面粗糙度，以致该基材若不实施其他的后期处理，如抛光或平滑热处理，就不能用于制造电子元件。
发明内容
所以，本发明的目的是提供用于制造sSOI基材或SGOI基材的有效方法，该方法一方面无需在供体晶片上高成本地沉积非常厚的硅锗层，另一方面在该薄层转移至载体晶片之后，导致低的表面粗糙度。
该目的通过半导体基材实现，该半导体基材包括：单晶硅晶片，位于该表面处并含有硅和锗的松弛单晶层，其中该层表面处的锗含量在10重量％至100重量％的范围内，以及位于所述表面之下周期性设置的空腔的层。
该单晶层的厚度优选在5纳米至3微米的范围内。该层表面处的锗含量优选在10重量％至60重量％的范围内。
该目的同样可由第一种用于制造半导体基材的方法实现，该方法包括以下给定顺序的步骤：
-在单晶硅晶片的表面处制造包含周期性设置的凹洞的层，及
-热处理该单晶硅晶片直至形成封闭的层，该封闭的层包含表面处的单晶硅以及位于其下的周期性设置的空腔的层，
其特征在于，在所述热处理之后，在该表面处的封闭层上沉积厚度为5纳米至3微米并含有硅和锗的松弛单晶层，该层表面处的锗含量在10重量％至100重量％的范围内。
该目的同样可由第二种用于制造半导体基材的方法实现，该方法包括以下给定顺序的步骤：
-在单晶硅晶片的表面上沉积含有硅和锗的层，该层的厚度为5纳米至3微米，该层表面处的锗含量在10重量％至100重量％的范围内，
-在该单晶硅晶片的表面处制造包含周期性设置的凹洞的层，该晶片承载含有硅和锗的层，及
-热处理该单晶硅晶片直至在该表面处形成含有硅和锗、松弛的封闭单晶层，以及位于其下的周期性设置的空腔的层。
与第一种方法不同，在该第二种方法中，在产生凹洞及热处理期间使这些凹洞表面封闭，在此之前沉积含有硅和锗的层。两种方法均制成上述的半导体基材。
根据本发明的半导体基材可用作生产SGOI基材的供体晶片。为此，该半导体基材是在承载硅锗层的表面处与合适的载体晶片粘合，该载体晶片由电绝缘材料组成，或至少在其表面上承载电绝缘层。粘合之后，将该供体晶片沿着含有空腔的层分离，从而使该硅锗层仍留在该载体晶片上。
根据本发明的半导体基材还可用作制造sSOI基材的供体晶片。在此情况下，在其下具有带空腔的层的含有硅和锗的层的表面上沉积应变硅层。然后，该半导体基材在承载该应变硅层的表面处与合适的载体晶片粘合，该载体晶片由电绝缘材料组成，或至少在其表面上承载电绝缘层。粘合之后，将该供体晶片沿着含有空腔的层分离，从而使该应变硅层以及位于其上的硅锗层仍留在该载体晶片上。随后可将该硅锗层去除以制造sSOI基材，其中位于该表面处的应变硅层直接与电绝缘体接触。
所以，本发明还涉及sSOI晶片，该晶片包括载体晶片以及位于该表面处的应变硅层，其中在室温下的拉曼谱中，该应变硅层的硅声子线与非应变硅的声子线相差至少2cm-1，优选相差至少4cm-1，且该应变硅层的厚度为50纳米或更薄，其层厚度均匀度(6σ)为5％或更低，且HF缺陷密度为1/cm2或更小。
在室温下的拉曼谱中，硅声子线的位置是该硅层的应变程度的直接度量。在室温下，非应变硅层的硅声子线位于520cm-1。具有1％晶格错配(应变)的应变硅层，其硅声子线的位置偏移约8cm-1。
根据本发明的半导体基材在其表面处承载含有硅和锗、非常薄的松弛单晶层。由于实际上纯硅与硅锗之间的晶格错配，在晶体晶格中产生应力，其通过塑性形变，即通过形成位错而予以补偿。直接位于该硅锗层下、具有空腔的层比该硅锗层自身的机械稳定性差。所以，主要通过在位于空腔之间的材料网络中形成位错而降低该晶体晶格中的应力，该材料网络与基材的其余部分粘合。这意谓着一方面通过形成位错即使在低厚度时也使该硅锗层松弛。另一方面，这些位错主要产生于空腔之间的材料网络中，并任选产生于具有空腔的层与硅锗层之间的薄硅层中。因此该硅锗层自身中的位错密度明显低于根据现有技术的硅锗层。所以根据本发明的供体晶片的硅锗层可明显薄于根据现有技术的硅锗层，因而该层可明显更快且成本更低地制造，无需提高位错密度。
制造根据本发明的半导体基材无需离子注入。因此可避免在形成气泡时产生微裂缝，因而避免含有硅和锗的层被破坏。
下面描述本发明各个步骤的优选的具体实施方案：
该硅锗层优选通过外延沉积法制造。特别优选为CVD沉积(“化学气相沉积”)，其是通过使含有硅和/或锗的合适的气态起始化合物在CVD反应器内基材的热表面处分解。
根据本发明，硅表面或硅锗表面中的凹洞是周期性设置的。它们例如可通过平版印刷法及沟槽蚀刻法(例如参见WO 03/003430A2)制得。
通常在700至1370℃，优选900至1250℃，更优选950至1150℃的温度范围内，在1至100托，优选1至50托，更优选5至20托的压力范围内实施热处理以封闭表面凹洞。该热处理可在所有避免在硅表面或硅锗表面上形成氧化物层(“天然氧化物”)的气氛中实施，优选在还原性气体及气体混合物或惰性气体及气体混合物中实施。优选为含有氢或氩或由氢和氩组成的混合物的气氛。选择处理条件，使硅原子或锗原子的表面迁移率尽可能高。该热处理通常历时3秒至6小时，优选为1分钟至30分钟。控制该热处理持续的时间，从而在热处理结束之后使表面凹洞封闭，但由单个凹洞形成的单个空腔并不互相合并生长。
本发明的若干具体实施方案所需的应变硅层，同样优选由外延沉积法制造。特别优选为CVD沉积，其是通过使含有硅的合适的气态起始化合物在CVD反应器内基材的热硅锗表面处分解。
根据本发明的半导体基材优选可用作转移层的供体晶片。为此，以已知的方式方法使该半导体基材于承载待转移的层的已准备好的表面处与载体晶片粘合。制造SGOI基材或sSOI基材时，使用电绝缘载体晶片
(如由石英、玻璃或蓝宝石组成)，或在与绝缘层粘合之前使供体晶片表面和/或载体晶片表面具有绝缘层，如氧化物层。优选使用硅晶片，尤其是单晶硅晶片作为载体晶片，使其表面氧化，从而使氧化硅层形成电绝缘层。用于制造该绝缘层的方法以及使晶片粘合的方法均为本领域技术人员所熟知的。
为完成层的转移，与载体晶片粘合的半导体基材随后沿着含有空腔的层分离。例如可通过化学、机械或加热的方法实施分离。还可将这些方法加以组合。WO 03/003430A2详细描述了这些方法。优选以加热的方式实施分离，这是因为该方法是特别温和的方法，该方法在分离期间产生的表面粗糙度低。此外，若有必要，在热处理的同时提高载体晶片与半导体基材之间的粘合力。WO 03/003430A2同样详细描述了热分离的条件。
用于转移硅锗层或应变硅层的所有目前已知的方法，均部分或仅使用机械力以从待转移的薄层分离供体晶片。在已知的名为Smart Cut的技术中，通过气压产生这些力，最后使空腔之间的材料壁或材料网络裂开。与这些用于制造SGOI晶片或sSOI晶片的已知方法不同，在使用根据本发明的供体晶片时，以及在上述优选的具体实施方案(沿着具有空腔的层通过热处理实施分离)的情况下，不使用机械力以分离待转移的层。通过热处理实施分离，一方面在层厚度为50纳米或更低时，所获得的非常好的层厚度均匀度(6σ；即平均层厚度的标准偏差的6倍的数值)为5％或更低(以平均层厚度为基准)，而另一方面与已知的方法相比，HF缺陷密度降至1/cm2或更低。
下面阐述根据本发明的方法中各个步骤顺序的优选的具体实施方案：
优选的方法顺序1(制造SGOI基材)：
1、于单晶硅晶片的表面处制造含有周期性设置的凹洞的薄层；
2、热处理该单晶硅晶片，直至该表面处形成封闭的层，该封闭的层由单晶硅以及位于其下的周期性设置的空腔的层组成；
3、沉积松弛的单晶层，该层的厚度为5纳米至3微米，该层含有硅和锗，锗含量在10至60重量％的范围内。在晶体晶格中产生的应力通过空腔之间的薄材料网络释放。使用如此制造的晶片作为供体晶片；
4、使该供体晶片的硅锗层表面氧化，或使该载体晶片的表面氧化；
5、使该供体晶片与该载体晶片粘合；
6、热处理以提高粘合力，并使薄的硅锗层从该供体晶片分离。优选的方法顺序2(制造sSOI基材)：
1、于单晶硅晶片的表面处制造含有周期性设置的凹洞的薄层；
2、热处理该单晶硅晶片，直至该表面处形成封闭的层，该封闭的层由单晶硅以及位于其下的周期性设置的空腔的层组成；
3、沉积松弛的单晶层，该层的厚度为5纳米至3微米，该层含有硅和锗，锗含量在10至60重量％的范围内。在晶体晶格中产生的应力通过空腔之间的薄材料网络释放；
4、在松弛的硅锗层上沉积应变硅层。使用如此制造的晶片作为供体晶片；
5、使该供体晶片的硅锗层表面氧化，或使该载体晶片的表面氧化；
6、使该供体晶片与该载体晶片粘合；
7、热处理以提高粘合力，并使薄的硅锗层及应变硅层从该供体晶片分离。
优选的方法顺序3(制造SGOI基材)：
1、在单晶硅晶片上沉积松弛的单晶层，该层的厚度为5纳米至3微米，该层含有硅和锗，锗含量在10至60重量％的范围内。由于其厚度低，该硅锗层并非完全松弛；
2、在该硅锗层的表面处制造周期性设置的凹洞；
3、热处理该具有硅锗层的单晶硅晶片，直至该表面处形成封闭的层，该封闭的层由单晶硅锗以及位于其下的周期性设置的空腔的层组成。在该热处理期间，通过在空腔之间的材料网络中形成位错而使该硅锗层松弛。使用如此制造的晶片作为供体晶片；
4、使该供体晶片的硅锗层表面氧化，或使该载体晶片的表面氧化；
5、使该供体晶片与该载体晶片粘合；
6、热处理以提高粘合力，并使薄的硅锗层从该供体晶片分离。优选的方法顺序4(制造sSOI基材)：
1、在单晶硅晶片上沉积松弛的单晶层，该层的厚度为5纳米至3微米，该层含有硅和锗，锗含量在10至60重量％的范围内。由于其厚度低，该硅锗层并非完全松弛；
2、在该硅锗层的表面处制造周期性设置的凹洞；
3、热处理该具有硅锗层的单晶硅晶片，直至该表面处形成封闭的层，该封闭的层由单晶硅锗以及位于其下的周期性设置的空腔的层组成。在该热处理期间，通过在空腔之间的材料网络中形成位错而使该硅锗层松弛；
4、在松弛的硅锗层上沉积应变硅层。使用如此制造的晶片作为供体晶片；
5、使该供体晶片的硅锗层表面氧化，或使该载体晶片的表面氧化；
6、使该供体晶片与该载体晶片粘合；
7、热处理以提高粘合力，并使薄的硅锗层及应变硅层从该供体晶片分离。
具体实施方式
所有上述方法中，也可借助机械力将该薄层从该供体晶片分离。
实施例
实施例1：
在单晶硅晶片的表面中利用根据现有技术的平版印刷法及离子束蚀刻法产生具有圆形横截面的周期性设置的凹洞。这些凹洞的深度为3.5微米，直径为0.4微米且凹洞中心的距离为0.8微米。然后在氢气氛中于1100℃及10托下，通过热处理使这些凹洞封闭，从而形成薄的单晶硅层以及位于其下的周期性设置的空腔的层。该热处理历时10分钟。然后在新形成的单晶硅表面上外延沉积硅锗层。在进一步的步骤中，如此制造的供体晶片的硅锗层与具有氧化表面的硅晶片粘合。这里使用一种可商购的粘合剂。然后热处理相互粘合的晶片对，共历时10小时，最高温度为1100℃。压力为760托，所选的环境气氛为氩。通过该热处理增加两片晶片之间的粘合强度。此外，在进一步的热处理过程中，由凹洞形成的单个空腔相互熔合，从而形成贯通的空腔，该空腔使硅锗层从该供体晶片的其余部分分离出来。现在使设置于该硅锗层之上的硅层氧化，然后将氧化物层去除。使该薄的单晶硅锗层仅与该氧化物层粘合，从而形成SGOI基材。
实施例2：
在单晶硅晶片的表面中利用根据现有技术的平版印刷法及离子束蚀刻法产生具有圆形横截面的周期性设置的凹洞。然后在氢气氛中于1100℃及10托下，通过热处理使这些凹洞封闭，从而形成薄的单晶硅层以及位于其下的周期性设置的空腔的层。该热处理历时10分钟。然后在新形成的单晶硅表面上外延沉积硅锗层，并在该硅锗层上再外延沉积应变硅层。在进一步的步骤中，如此制造的供体晶片的应变硅层与具有氧化表面的硅晶片粘合。这里使用一种可商购的粘合剂。然后热处理相互粘合的晶片对，共历时10小时，最高温度为1100℃。压力为760托，所选的环境气氛为氩。通过该热处理增加两片晶片之间的粘合强度。此外，在进一步的热处理过程中，由凹洞形成的单个空腔相互熔合，从而形成贯通的空腔，该空腔使硅锗层及应变硅层从该供体晶片的其余部分分离出来。现在使设置于该硅锗层上方的硅层以及该硅锗层自身氧化，然后将氧化物层去除。使该薄的单晶应变硅层仅与该氧化物层粘合，从而形成sSOI基材。
实施例3：
在单晶硅晶片的表面上沉积厚度约为2微米的硅锗层。在该硅锗层的表面上利用根据现有技术的平版印刷法及离子束蚀刻法产生具有圆形横截面的周期性设置的凹洞。这些凹洞的深度为1.7微米，直径为0.2微米且凹洞中心的距离为0.4微米。然后在氢气氛中于1100℃及10托下，通过热处理使这些凹洞封闭，从而形成薄的单晶硅锗层以及位于其下的周期性设置的空腔的层。该热处理历时10分钟。在进一步的步骤中，如此制造的供体晶片的硅锗层与具有氧化表面的硅晶片粘合。这里使用一种可商购的粘合剂。然后热处理相互粘合的晶片对，共历时10小时，最高温度为1100℃。压力为10托，所选的环境气氛为氩。通过该热处理增加两片晶片之间的粘合强度。此外，在进一步的热处理过程中，由凹洞形成的单个空腔相互熔合，从而形成贯通的空腔，该空腔使硅锗层从该供体晶片的其余部分分离出来。现在使设置于该硅锗层之上的硅层氧化，然后将氧化物层去除。使该薄的单晶硅锗层仅与该氧化物层粘合，从而形成SGOI基材。该转移的硅锗层的厚度约为1微米。
实施例4：
在单晶硅晶片的表面上外延沉积厚度约为2微米的硅锗层。在该硅锗层的表面上利用根据现有技术的平版印刷法及离子束蚀刻法产生具有圆形横截面的周期性设置的凹洞。这些凹洞的深度为1.7微米，直径为0.2微米且凹洞中心的距离为0.4微米。然后在氢气氛中于1100℃及10托下，通过热处理使这些凹洞封闭，从而形成薄的单晶硅锗层以及位于其下的周期性设置的空腔的层。该热处理历时10分钟。在松弛的硅锗层上外延沉积厚度为50纳米的硅层，由于与位于其下的硅锗层的晶格常数不同，该硅层是应变的。在进一步的步骤中，如此制造的供体晶片的应变硅层与具有氧化表面的硅晶片粘合。这里使用一种可商购的粘合剂。然后热处理相互粘合的晶片对，共历时10小时，最高温度为1100℃。压力为10托，所选的环境气氛为氩。通过该热处理增加两片晶片之间的粘合强度。此外，在进一步的热处理过程中，由凹洞形成的单个空腔相互熔合，从而形成贯通的空腔，该空腔使硅锗层及应变硅层从该供体晶片的其余部分分离出来。该转移的层的总厚度约为1.05微米。现在使设置于该硅锗层上方的硅层以及该硅锗层自身氧化，然后将氧化物层去除。使该薄的单晶应变硅层仅与该氧化物层粘合，从而形成sSOI基材。

Claims (13)

1、半导体基材，其包括：单晶硅晶片，位于其表面处并含有硅和锗的松弛单晶层，其中该层表面处的锗含量在10重量％至100重量％的范围内，以及位于所述表面之下周期性设置的空腔的层。
2、根据权利要求1所述的半导体基材，其特征在于，所述单晶层的厚度在5纳米至3微米的范围内。
3、sSOI晶片，其包括：载体晶片以及位于其表面处的应变硅层，其中在室温下的拉曼谱中，所述应变硅层的硅声子线与非应变硅的声子线相差至少2cm-1，且该应变硅层的厚度为50纳米或更薄，其层厚度均匀度(6σ)为5％或更低，且HF缺陷密度为1/cm2或更小。
4、根据权利要求3所述的sSOI晶片，其特征在于，在室温下的拉曼谱中，所述应变硅层的硅声子线与非应变硅的声子线相差至少4cm-1。
5、用于制造半导体基材的方法，其包括以下给定顺序的步骤：
-在单晶硅晶片的表面处制造包含周期性设置的凹洞的层，及
-热处理该单晶硅晶片直至形成封闭的层，该封闭的层包含表面处的单晶硅以及位于其下的周期性设置的空腔的层，
其特征在于，在所述热处理之后，在该表面处的封闭层上沉积厚度为5纳米至3微米并含有硅和锗的松弛单晶层，该层表面处的锗含量在10重量％至100重量％的范围内。
6、用于制造半导体基材的方法，其包括以下给定顺序的步骤：
-在单晶硅晶片的表面上沉积含有硅和锗的层，该层的厚度为5纳米至3微米，该层表面处的锗含量在10重量％至100重量％的范围内，
-在该单晶硅晶片的表面处制造包含周期性设置的凹洞的层，该单晶硅晶片承载着含有硅和锗的层，及
-热处理该单晶硅晶片直至在该表面处形成含有硅和锗、松弛的封闭单晶层，以及位于其下的周期性设置的空腔的层。
7、根据权利要求5或6所述的方法，其特征在于，在所述含有硅和锗的层的表面上沉积应变硅层。
8、根据权利要求7所述的方法，其特征在于，将所述应变硅层与载体晶片粘结。
9、根据权利要求8所述的方法，其特征在于，将所述粘结的晶片沿着空腔的层分离，从而使所述应变硅层以及位于其上的含有硅和锗的层仍留在所述载体晶片上。
10、根据权利要求9所述的方法，其特征在于，将所述含有硅和锗的层分离。
11、根据权利要求5或6所述的方法，其特征在于，将所述含有硅和锗的层与载体晶片粘结。
12、根据权利要求11所述的方法，其特征在于，将所述粘结的晶片沿着空腔的层分离，从而使所述含有硅和锗的层仍留在所述载体晶片上。
13、根据权利要求12所述的方法，其特征在于，于留在所述载体晶片上的所述含有硅和锗的层的表面上，沉积应变硅层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103026460A (zh) * 2009-12-30 2013-04-03 Memc电子材料有限公司 用于制备多层式晶体结构的方法
CN103219275A (zh) * 2012-01-19 2013-07-24 中国科学院上海微系统与信息技术研究所 具有高弛豫和低缺陷密度的SGOI或sSOI的制备方法
CN110998787A (zh) * 2017-07-26 2020-04-10 硅电子股份公司 由单晶硅构成的外延涂覆的半导体晶片及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004030612B3 (de) * 2004-06-24 2006-04-20 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung
JP5348916B2 (ja) * 2007-04-25 2013-11-20 株式会社半導体エネルギー研究所 半導体装置
JP5143477B2 (ja) * 2007-05-31 2013-02-13 信越化学工業株式会社 Ｓｏｉウエーハの製造方法
JP2009135453A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
US7767546B1 (en) * 2009-01-12 2010-08-03 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer
US20100176482A1 (en) 2009-01-12 2010-07-15 International Business Machine Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation
US20100176495A1 (en) * 2009-01-12 2010-07-15 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers
US8551862B2 (en) * 2009-01-15 2013-10-08 Shin-Etsu Chemical Co., Ltd. Method of manufacturing laminated wafer by high temperature laminating method
US8587063B2 (en) * 2009-11-06 2013-11-19 International Business Machines Corporation Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels
CN103219274B (zh) * 2012-01-19 2015-06-10 中国科学院上海微系统与信息技术研究所 基于量子阱结构来制备SGOI或sSOI的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
JP3265493B2 (ja) * 1994-11-24 2002-03-11 ソニー株式会社 Ｓｏｉ基板の製造方法
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
DE69917819T2 (de) * 1998-02-04 2005-06-23 Canon K.K. SOI Substrat
US6524935B1 (en) 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
DE10131249A1 (de) * 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
JP2003347399A (ja) * 2002-05-23 2003-12-05 Sharp Corp 半導体基板の製造方法
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
AU2003270040A1 (en) * 2002-08-29 2004-03-19 Massachusetts Institute Of Technology Fabrication method for a monocrystalline semiconductor layer on a substrate

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103026460A (zh) * 2009-12-30 2013-04-03 Memc电子材料有限公司 用于制备多层式晶体结构的方法
CN103219275A (zh) * 2012-01-19 2013-07-24 中国科学院上海微系统与信息技术研究所 具有高弛豫和低缺陷密度的SGOI或sSOI的制备方法
CN103219275B (zh) * 2012-01-19 2016-03-23 中国科学院上海微系统与信息技术研究所 具有高弛豫和低缺陷密度的SGOI或sSOI的制备方法
CN110998787A (zh) * 2017-07-26 2020-04-10 硅电子股份公司 由单晶硅构成的外延涂覆的半导体晶片及其制造方法
CN110998787B (zh) * 2017-07-26 2023-11-03 硅电子股份公司 由单晶硅构成的外延涂覆的半导体晶片及其制造方法

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