CN1762052A - 应变硅工艺中的浅槽隔离 - Google Patents
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Abstract
一种制备集成电路(IC)的方法使用了浅槽隔离(STI)技术。该浅槽隔离技术用在应变硅(SMOS)工艺中。沟槽的衬里是由在低温过程中所沉积的半导体层或金属层而形成的，而低温过程减少了锗的释气。该低温过程可以是CVD过程。
Description
技术领域
本发明涉及集成电路(IC)器件以及制备IC器件的工艺。更具体地，本发明涉及在含锗的基片或含锗的层上形成沟槽隔离结构的方法。
背景技术
集成电路(ICs)包括许多形成在半导体基片上的晶体管。本领域中已知有各种不同的方法可在半导体基片上形成晶体管。一般说来，晶体管是通过绝缘或隔离结构而彼此间隔开。
在硅基片上形成晶体管的一种方法涉及众所周知的局部硅氧化(Local Oxidation of Silicon，LOCOS)工艺。传统的LOCOS工艺通常包括以下简化步骤。首先，在硅基片上热生长(thermally grown)氮化硅层。一般说来，传统的LOCOS工艺需要高质量的热生长氮化硅层，以避免脱层(delamination)以及其它工艺问题。接下来，使用光刻及蚀刻过程来选择性去除该氮化物层，以在晶体管的源极/漏极区将会存在的地方产生图形。在将源极/漏极区形成图形之后，生长场氧化层(field oxide)。因为在仍残留有氮化物层的地方会抑制氧化物的生长，所以该氧化物只在源极/漏极形成图形的步骤期间所暴露的硅基片上生长。最后，在氧化物生长完成之后，去除氮化物层的其余部分，只在暴露的硅基片上留下被氧化的源极/漏极区。
用来形成绝缘结构并界定源极与漏极区的另一种工艺是浅槽隔离(shallow trench isolation，STI)工艺。传统的STI工艺通常包括以下简化步骤。首先，在硅基片上热生长或沉积氮化硅层。接下来，使用光刻及蚀刻过程来选择性去除该氮化硅层，以在晶体管的源极/漏极区将会存在的地方产生图形。在将源极/漏极区形成图形之后，蚀刻该基片以形成沟槽。在形成沟槽之后，在沟槽所暴露的表面上热生长衬里(liner)。通常是在盐酸(hydrochloric，HCl)环境中以很高的温度形成该衬里氧化物。在沟槽内的氮化物层与衬里氧化物之上毯覆式沉积(blanketdeposited)绝缘材料，诸如二氧化硅(SiO2)。将该绝缘材料抛光以产生平坦表面。随后去除氮化物层以留下沟槽内的氧化物结构。
应变硅(strained silicon，SMOS)工艺中使用了浅槽隔离(STI)结构。使用SMOS工艺是为了提高晶体管(MOSFET)的性能，这是通过提高硅的载流子迁移率(carrier mobility)，从而减小电阻与能耗并增大驱动电流、频率响应与操作速度而实现的。通常是通过在硅锗基片或硅锗层上生长硅层而形成应变硅的。
与硅锗基片相关的硅锗晶格的间隔一般比纯硅晶格的更大，锗的百分比越高则间隔越大。由于硅晶格与较大的硅锗晶格对准(aligns)，所以在硅层中产生拉伸应变(tensile strain)。硅原子基本上被相互拉开。
无应变硅(relaxed silicon)具有包括六个相等价带(valence bands)的导带(conductive band)。将拉伸应变应用到硅导致四个价带能量增大而两个价带能量减小。量子效应的效果是：当电子通过较低能带时，其有效重量减少百分之30。因此，较低能带对电子流动具有较小阻力。此外，电子所遭受到的硅原子核的振动能较小，使得电子的散射率比在无应变硅中小500到1000倍。结果，相比于无应变硅，应变硅中的载流子迁移率大幅提高，使得电子的迁移率提高80％或以上，而空穴的迁移率提高20％或以上。己发现迁移率的提高在达1.5百万伏特/厘米的电流场中可持续存在。相信这些因素能使器件速度增大35％而不用进一步缩小器件尺寸，或者能使能耗减小25％而不降低性能。
在SMOS工艺中使用锗会造成IC结构、层以及设备的锗污染问题。尤其是，锗的释气或外扩散(outgassing or outdiffusion)会污染与制备设备有关的各种组件以及与所加工的晶片有关的集成电路结构。再者，锗的释气对薄膜的形成会有负面影响。此外，锗的外扩散会导致锗累积(accumulation)或“堆积(pile-up)”在衬里的界面上，从而造成STI结构的可靠性问题。
在与浅槽隔离(STI)结构的衬里有关的很高温度及HCl环境中，锗的释气特别成问题。例如，传统的STI衬里氧化物工艺可使用约1000℃的温度，这会增强锗的释气。
因此，需要可在低温过程中形成的STI衬里。还有，需要一种形成高质量氧化物的工艺，该高质量氧化物具有优良的兼容性(compatibility)但却不易受到锗释气的影响。再者，需要一种SMOS沟槽衬里形成工艺。此外，需要一种不易受到锗释气影响的衬里形成工艺。而且，需要一种不用高温来热生长衬里的STI工艺。
发明内容
一个示例性实施例涉及一种制备集成电路的方法。该集成电路包括在含锗的基片中的沟槽隔离区。该方法包括在基片上形成掩模层，并选择地蚀刻该掩模层以形成与沟槽隔离(STI)区所在位置有关的开孔(apertures)。该方法还包括在基片中的所述位置处形成沟槽，在低温过程中在沟槽内提供半导体层或金属层，以及利用在基片的沟槽中的半导体层或金属层来形成氧化物衬里。
另一个示例性实施例涉及一种在半导体层中形成浅槽隔离区的方法。该方法包括在半导体层上提供硬掩模层，在该硬掩模层上提供光刻胶层，以及在光刻过程中选择性去除部分的光刻胶层。该方法还包括去除在所述位置处的硬掩模层，在位于所述位置之下的硬掩模层中形成沟槽，在沟槽中提供保形半导体层(conformal semiconductor layer)，以及将保形半导体层转变为沟槽内的氧化物衬里。
又一个示例性实施例涉及一种在含锗层的沟槽内形成衬里的方法。该方法包括选择性蚀刻该含锗层以形成沟槽，在低温过程中在该沟槽内提供半导体层，以及由该半导体层形成氧化物衬里。
附图说明
结合附图，由以下的详细描述将会更充分地理解示例性实施例，其中相同的参考数字表示相同的组件，以及其中：
图1是根据浅槽隔离(STI)工艺一个示例性实施例的硅锗基片的一部分的横截面示意图，该硅锗基片包括应变硅层、氧化物层、硬掩模层和光刻胶层；
图2是示意在图1中的所述部分的横截面图，显示了光刻形成图形的步骤；
图3是示意在图2中的所述部分的横截面图，显示了硬掩模层的选择性蚀刻步骤；
图4是示意在图3中的所述部分的横截面图，显示了氧化物层的选择性蚀刻步骤；
图5是示意在4中的所述部分的横截面图，显示了应变硅层的选择性蚀刻步骤；
图6是示意在图5中的所述部分的横截面图，显示了硅锗基片的选择性蚀刻步骤；
图7是示意在图6中的所述部分的横截面图，显示了低温衬里形成步骤；
图8是示意在图7中的所述部分的横截面图，显示了栅极形成步骤；
图9是显示示意在图1中的所述部分的浅槽隔离工艺的概略方块图；
图10是根据浅槽隔离(STI)工艺另一个示例性实施例的硅锗基片的一部分的横截面示意图，该硅锗基片包括应变硅层、氧化物层、硬掩模层与光刻胶层；
图11是示意在图10中的所述部分的横截面图，显示了光刻形成图形的步骤；
图12是示意在图11中的所述部分的横截面图，显示了硬掩模层的选择性蚀刻步骤；
图13是示意在图12中的所述部分的横截面图，显示了氧化物层的选择性蚀刻步骤；
图14是示意在图13中的所述部分的横截面图，显示了应变硅层的选择性蚀刻步骤；
图15是示意在图14中的所述部分的横截面图，显示了硅锗基片的选择性蚀刻步骤；
图16是示意在图15中的所述部分的横截面图，显示了半导体沉积步骤；
图17是示意在图16中的所述部分的横截面图，显示了衬里形成步骤；
图18是示意在图17中的所述部分的横截面图，显示了选择性衬里去除步骤；
图19是示意在图18中的所述部分的横截面图，显示了沟槽填充步骤；
图20是示意在图19中的所述部分的横截面图，显示了栅极形成步骤；以及
图21是根据另一个示例性实施例显示示意在图10中的所述部分的浅槽隔离工艺的概略方块图。
具体实施方式
图1至9示意了根据示例性实施例制备集成电路(IC)的方法。示意在图1至9中的方法减少了与硅锗层或硅锗结构有关的锗的释气和外扩散问题。该工艺可用于浅槽隔离(STI)过程，或者可用于需要衬里氧化物并且使用了在高温下易于释气的锗或其它物质的任何过程。有利地，可在低温下形成衬里氧化物层，并且提供有优良兼容性的高质量氧化物。对于参考图1-9所描述的实施例，低温过程是指在低于约700℃的温度所进行的过程。
参考图1至9，示意了集成电路(IC)的一部分12的横截面图。部分12经历过程100(图9)以形成浅槽隔离(STI)结构。部分12包括提供在应变硅层16之上的氧化物层18。层16提供在半导体基片14之上或提供在含锗层或含锗基片之上。基片14可提供在基片13之上。
基片13是可选的，可将基片14作为最底层来提供部分12。参考图10-21所描述的实施例显示了没有基片的基片114，诸如没有在其下方的基片13(图1)。基片13与基片14可以是相同的或不同的材料。在一个实施例中，基片13是诸如硅基片的半导体基片，其上面生长有硅锗基片14。
部分12可以是任一类型的半导体器件或其一部分，由各种半导体工艺中的任一种而制得，诸如互补金属氧化物半导体(CMOS)工艺、双极工艺或其它的半导体工艺。部分12可以是整个IC或是IC的一部分，并可包括许多电子组件部分。
基片14优选是硅锗或含锗的其它半导体材料，并且可掺杂有P-型掺杂剂或N-型掺杂剂。基片14可以是提供在诸如基片13的半导体基底或绝缘基底之上的外延层(epitaxial layer)。再者，基片14优选是硅锗的组合物(a composition of silicon germanium)(Si1-xGex，X约为0.2，更一般地是在0.1-0.4的范围之内)。可生长或沉积层14。
在一个实施例中，层14通过化学气相沉积(CVD)而生长在层13之上，该化学气相沉积使用乙硅烷(disilane，Si2H6)以及四氢化锗(germane，GeH4)作为源气(source gases)，基片温度约为650℃，乙硅烷分压为30mPa，四氢化锗分压为60mPa。可用这些比率来开始硅锗材料的生长，或者，可从较低压力或零压力开始来逐渐增大锗的分压，以形成梯度成分(gradient composition)。或者，硅层可通过离子注入而用锗掺杂，或是可利用其它工艺来形成层14。优选地，层14通过外延而生长至小于约5000的厚度(并且，优选在约1500至4000之间)。
通过外延过程在层14之上形成应变硅层16。优选地，在约600℃或低于600℃的温度通过CVD而生长层16。层16可以是纯硅层，并且具有在约50至150之间的厚度。
垫氧化物膜(pad oxide film)或氧化物层18提供在层16之上。层18是可选的。优选地，层18热生长在基片16的上面，厚度在约100至300之间。层18是作为缓冲层，并且可在传统的高温过程中通过在氧的环境中加热至约1000℃而热生长。由于存在层18，所以此时锗的外扩散或释气并不成问题。
阻挡层或硬掩模层22提供在氧化物层18之上。优选地，掩模层22是通过沉积或热生长过程而形成的厚度在约300至1000之间的氮化硅(Si3N4)。优选地，在CVD或生长过程中提供掩模层22。也可使用低压、等离子增强化学气相沉积(PECVD)过程。可采用在高温(例如，600℃或高于600℃)使用二氯硅烷(dichlorosilane，SiH2Cl2)、氨(NH3)和氮(N2)的混合物的传统热氮化物过程。用于沉积氮化物的PECVD过程在400℃使用硅烷(silane，SiH4)、氮(N2)和氨(NH3)，功率在约550瓦特至650瓦特之间。相比于与传统的CVD或成长过程有关的N2/NH3/SiCl2H2，氨(NH3)硅烷(SiH4/N2)混合物等离子体可用来形成掩模层22。
光刻胶层24旋涂在掩模层22的上面。优选地，光刻胶层24是任何市售的i-line或深UV光刻胶，诸如(Shipley Corp.，MA)SPR 955(i-line)UV5(深UV)。在图1与2中，根据使用图形28的过程100的步骤102(图9)，通过光刻过程来选择性去除光刻胶层24以留下开孔34。在图3中，根据过程100的步骤104(图9)，通过干蚀刻过程来蚀刻掩模层22，以使开孔34到达氧化物层18。相对于氧化物层24，干蚀刻过程对氮化硅而言是选择性的。蚀刻层22之后，可剥除(stripped)层24。
在图4中，根据过程100的步骤104(图9)，改变蚀刻过程以蚀穿(etch through)二氧化硅材料，并且层18被蚀刻掉以使开孔34到达层16。可在干蚀刻过程中蚀刻层18。或者，可使用其它蚀刻技术以去除层18的所选部分。在蚀刻氧化物层18之前或之后，可去除光刻胶层24(图1)。
在图5中，改变蚀刻过程以蚀穿硅材料。可根据干蚀刻过程来去除应变硅层16，以使开孔34到达基片14。
在图6中，根据过程100的步骤106(图9)，穿过开孔34而蚀刻基片14以形成浅槽隔离结构的沟槽。沟槽的宽度优选相应于开孔34的宽度。沟槽优选具有在约1500至4000之间的深度以及0.18-1.50nm或小于0.18nm的宽度。沟槽可具有梯形的横截面形状，且较窄部分在底部。参考图10-21所讨论的实施例显示了具有梯形的横截面形状的沟槽。优选在干蚀刻过程中蚀刻基片14以形成沟槽。可在与层16相同的步骤中蚀刻基片14。
虽然所描述的是在干蚀刻过程中加以蚀刻，但是可在适于在层14中提供开孔的任何过程中形成沟槽。在一个实施例中，穿过层14到基片13一路下来都提供有沟槽的开孔。或者，取决于层14的厚度，与开孔34有关的沟槽的底部可不到达基片13。在没有提供基片13的实施例中，基片14比与开孔34有关的沟槽深。
在图7中，衬里38形成在与开孔34有关的沟槽中。优选地，衬里38是形成在低温过程中的氧化物(例如，氧化硅或二氧化硅)材料。在一个实施例中，衬里38的厚度在约200至500之间，并且提供在沟槽的底部与侧壁之上。在一个实施例中，在形成衬里38之前剥除了层22与层18。在一个优选的实施例中，直到填充了沟槽之后才剥除层22与层18。
衬里38可形成在层16、18和22之上，尽管在图8中显示的只形成在基片14之上。参考图10-21所描述的实施例显示，衬里138形成在层116、118与122之上，并且也形成在层122的上方。
根据一个实施例，衬里38形成在有利的紫外线光臭氧(ultravioletlight ozone，UVO)过程中。在一个实施例中，包括与开孔34有关的沟槽的部分12是提供在氧的环境中的，并且经受了紫外线光。在一个实施例中，曝露于UV光的沟槽通过吸收波长约为185nm的UV光而起反应，以形成臭氧(O3)与原子氧(O)。一旦形成，臭氧通过吸收波长约为254nm的UV光，可经历进一步的分解以形成额外的原子氧。
原子氧的作用如同强氧化剂。原子氧与臭氧两者都可与层14和/或层16的硅起反应以形成氧化物层。虽然衬里38只显示在层14，但是衬里38也可生长在与层16有关的侧壁上。2001年1月2日授予Vaccari的美国专利第6,168,961号中讨论了示例性的UVO过程。根据这个包括调整UVO能量与氧环境的实施例，可以使用任何利用UVO技术的技术。
有利地，UVO过程是一种低温过程，从而减少锗的外扩散。优选地，在低于约600℃的温度进行UVO过程。尽管是使用低温，仍可产生高质量的和优良兼容性的衬里38。在最优选实施例中，UVO过程是在远低于(well below)600℃的温度(例如，低于550℃)进行的。
根据另一个实施例，利用双频RF功率PECVD过程(dual frequencyRF power PECVD process)在约500℃至550℃之间的温度形成衬里38。优选地，该化学气相沉积过程在低温(例如，低于700℃)进行，并且使用SiH4与O2气体。在形成了200-500厚的衬里38之后，在约900℃至1000℃之间的温度(例如，950℃)进行使用N2环境的快速热退火(rapid thermal anneal，RTA)约30秒。申请人相信，相对较短的RTA时间不会造成显著的锗的外扩散或释气。
在又一个实施例中，可通过原子层沉积(atomic layer deposition，ALD)技术来形成衬里38。优选地，ALD技术在硅烷与氧的环境中使用约700℃的温度。根据一个示例性的实施例，ALD技术利用脉冲循环过程(pulse cycle process)，其中，将SiH4与O2气流交替地打开和关闭(脉冲式)约10秒至30秒之间。
在另一个实施例中，可在类似于上述CVD过程的高密度等离子氧化物沉积(high density plasma oxide deposition，HDP)过程中形成衬里38。优选地，沉积过程不使用NH3，而是在低于700℃的温度使用硅烷。HDP过程优选使用SiH4与O2气体，并且是在约600℃至650℃之间的温度。HDP过程使用高RF功率(例如，在约4000瓦特至5000瓦特之间)。
在图8中，绝缘材料层40毯覆式沉积在层16上以及与开孔34有关的沟槽内。绝缘材料40优选是在CVD过程中所沉积的二氧化硅。优选地，绝缘材料40是在四乙基原硅酸盐(tetraethylorthosilicate，TEOS)过程中沉积的。或者，可使用硼磷硅酸盐玻璃(boron phosphate siliconglass，BPSG)过程。绝缘材料40的厚度优选在约2000至8000之间。
绝缘材料40通过抛光/蚀刻而去除直至到达层16的上表面。绝缘材料40的去除会在与开孔34有关的沟槽内留下氧化物材料。绝缘材料40可通过许多的剥除或蚀刻过程来去除。优选地，通过干蚀刻而从上述的层16去除绝缘材料40。
在一个实施例中，绝缘材料40是在沟槽形成之后以及在层22剥除之前而沉积的。抛光或蚀刻绝缘材料直至到达层22。层22与18可在后续过程中剥除。
虽然图8所显示的材料是形成在沟槽内(在衬里38的上表面之上与侧面之上)至层16的上表面的单一结构，但是绝缘材料40可终止在衬里38的上表面。
在将绝缘材料40提供在与开孔34有关的沟槽内之后，可提供栅极结构44。栅极结构44可以是传统的MOSFET栅极结构，诸如，氧化物上金属的栅极结构或氧化物上多晶硅的栅极结构。在一个实施例中，栅极结构44包含由等离子气相沉积溅射技术所形成的氮化钽或氮化钛栅极导体(gate conductor)。在溅射期间，可提供氮(N2)气以改变栅极导体的金属和氮的成分。这一改变可用来调整与栅极结构44有关的功函数(work function)。例如，通过调整与栅极结构44有关的氮气流量，可获得200毫伏的临界电压漂移(shift in threshold voltage)。
图10至21是根据另一个示例性实施例来制备集成电路(IC)的一种方法。示意在图10至21中的方法减少了与硅锗结构有关的锗的释气与外扩散问题。该过程可用在浅槽隔离(STI)过程中，或可用在需要衬里氧化物并且使用了在高温下易于释气的锗或其它物质的任何过程中。有利地，衬里氧化物层可由在低温所形成的另一层而形成，但却提供具有优良兼容性的高质量氧化物。对于参考图10-21所讨论的实施例，低温是低于约900℃的温度。图1-8中的相似结构具有与图10-20中所示意的结构相似的参考数字(相差100)。
参考图10和21，示意了集成电路(IC)的一部分112的横截面图。部分112(图10)经历过程200(图21)而形成浅槽隔离(STI)结构。部分112包括提供在应变硅层116之上的氧化物层118。层116提供在半导体基片114之上或是在含锗层或含锗基片之上。基片114可提供在诸如基片13(图1)的基片之上。
部分112可以是任一类型的半导体器件或其一部分，由各种半导体工艺中的任一种而制得，诸如互补金属氧化物半导体(CMOS)工艺、双极工艺或其它的半导体工艺。部分112可以是整个IC，或是包括许多电子组件部分的IC的一部分。
基片114优选是硅锗或含锗的其它半导体材料，并且可掺杂有P-型掺杂剂或N-型掺杂剂。基片114可以是提供在诸如基片13的半导体基底或绝缘基底之上的外延层。再者，基片114优选是硅锗的组合物(Si1-xGex，X约为0.2，更一般地是在0.1-0.4的范围之内)。基片114可以是晶片的一部分，并且可与基片14相似(图1)。
通过外延过程在层114之上形成应变硅层116。优选地，层116是在约600℃或低于600℃的温度通过CVD而生长的。层116可以是纯硅层，并且具有在约50至150之间的厚度。
垫氧化物膜或氧化物层118提供在层116上。层118是可选的。层118优选在基片116的上面热生长至约100-300的厚度。层118是作为缓冲层的，并且可在传统的高温过程中通过在氧的环境中加热至1000℃而热生长。由于存在层118，所以此时锗的外扩散和释气并不是问题。
阻挡层或硬掩模层122提供在氧化物层118之上。优选地，掩模层122是通过沉积或热生长过程而形成的厚度在约300至1000之间的氮化硅(Si3N4)。优选地，掩模层122提供在CVD或生长过程中，并且可与层22(图1)相似。
光刻胶层124旋涂在掩模层122的上面。优选地，光刻胶层124是任何市售的i-line或深UV光刻胶，诸如(Shipley Corp.，MA)SPR 955(i-line)UV5(深UV)。在图11中，根据使用图形128的过程200的步骤202(图21)，通过光刻过程来选择性去除光刻胶层124以留下开孔134。
在图12中，根据过程200的步骤104(图21)，通过干蚀刻过程来蚀刻掩模层122，使得开孔134到达氧化物层118。相对于氧化物层124，干蚀刻过程对于氮化硅而言是选择性的。蚀刻层122之后，可剥除层124。
在图13中，根据过程200的步骤204(图21)，改变蚀刻过程以蚀穿二氧化硅材料，并且层118被蚀刻以使开孔134到达层116。可在干蚀刻过程中蚀刻层118。或者，可使用其它的蚀刻技术来去除层118的所选择部分。光刻胶层124(图10)可在蚀刻氧化物层118之前或之后而去除。
在图14中，改变蚀刻过程以蚀穿硅材料。可根据干蚀刻过程来去除应变硅层116，使得开孔134到达基片114。
在图15中，根据过程200的步骤206(图21)，穿过开孔134蚀刻基片114以形成浅槽隔离结构的沟槽。沟槽优选具有与开孔134相对应的宽度。沟槽优选具有在约1500至4000之间的深度以及0.18-1.50nm或低于0.18nm的宽度。沟槽可具有梯形的横截面形状，且较窄部分在底部。沟槽也可具有其它的横截面形状。优选在干蚀刻过程中蚀刻基片114以形成沟槽。基片114可在与层116相同的步骤中蚀刻。
虽然所描述的是在干蚀刻过程中加以蚀刻，但是可在任何适于在层114中提供开孔的过程中形成沟槽。在一个实施例中，穿过层114到另一个基片(例如，图1中的基片13)一路下来都提供有沟槽的开孔。
在图16中，保形层126形成在沟槽中以及层122之上。在一个实施例中，层126是可在低温(例如，低于600℃)形成的半导体层或金属层。层126优选可被氧化以形成诸如氧化物衬里的绝缘材料。最优选地，层126是在500-600℃的温度通过CVD而沉积的100-200厚的非晶硅层(amorphous silicon layer)。层126是根据过程200的步骤208(图21)而沉积的。
在另一个实施例中，层126是在低温通过原子层沉积(ALD)而沉积的金属或半导体材料。层126可以是硅层。该硅层可以不是非晶的。
层126优选提供在层114的与开孔134有关的沟槽的侧壁中和层116、118与122的与开孔124有关的沟槽的侧壁中。层126也提供在层122的上表面。在图17中，层126被转变为绝缘材料，诸如衬里氧化物材料128。优选地，在氧化过程中在约900℃的温度将层126(图16)形成为衬里氧化物材料128。优选地，该氧化过程可发生在较高的温度。由于与层126有关的阻挡层，所以减少了锗的外扩散。优选地，将整个层126转变为衬里氧化物材料128。
在图18中，将层122平坦化或蚀刻，以从层122的上表面去除衬里氧化物材料128。或者，在衬里氧化物材料128形成之前，可从层122的上表面去除层126。衬里氧化物材料128作为衬里138而保留在与开孔134有关的沟槽内。
在图18中，衬里138形成在与开孔134有关的沟槽内。优选地，衬里138是通过将半导体层或金属层氧化而形成的氧化物(例如，氧化硅或二氧化硅)材料。在一个实施例中，衬里138约有200-500厚。在一个实施例中，在衬里138形成之前剥除层122与118。在一个优选实施例中，直至填充了沟槽之后才剥除层122与118。
在图19中，绝缘材料140的层142毯覆式沉积在层116之上以及在与开孔134有关的沟槽内。绝缘材料140优选是在HDP过程中所沉积的二氧化硅，并且与材料40相似(图8)。优选地，绝缘材料140是在硅烷(SiH4)过程中沉积的。或者，可使用硼磷硅酸盐玻璃(BPSG)过程。绝缘材料140的厚度优选在约2000至8000之间。
绝缘材料140通过抛光/蚀刻而去除直至到达层122的上表面。绝缘层的去除在与开孔134有关的沟槽内留下氧化物材料140。绝缘层140可通过许多的剥除或蚀刻过程而去除。优选地，通过干蚀刻从上述层122去除绝缘材料140。
在一个实施例中，与材料140有关的绝缘层142是在形成了沟槽并且剥除了层122与116之后而沉积的。将绝缘层142抛光或蚀刻直至到达层122。
虽然示意在图19中的材料是形成在沟槽(在衬里138的上表面之上与侧面之上)内至层116的上表面的单一结构，但是绝缘材料140可终止在衬里138的上表面。
在图20中，在将材料140提供在与开孔134有关的沟槽中之后，可提供栅极结构156。栅极结构156可以是传统的MOSFET栅极结构，诸如，氧化物上金属的栅极结构或氧化物上多晶硅的栅极结构。在一个实施例中，栅极结构156覆盖有氧化物(例如，二氧化硅层154)与碳化硅(SiC)层148。在提供了层154与148之后，将部分112予以退火。层148可防止锗的释气。
如果部分112不用层118并且栅极结构156直接提供在含锗基片之上，则使用层148与154的技术特别有利。在另一实施例中，层148可以是约100厚的氮化钽(TaN)、氮化钛(TiN)、氮化钨(TuN)，钛/氮化钛(Ti/TiN)层，而层154可以是约100厚的二氧化硅层。与栅极结构156有关的间隔(spacer)可以是氮化硅。
应了解，尽管所给出的详细附图、特定例子以及特定数值提供了本发明的优选示例性实施例，但是其目的只是用来示意。并不是以限制的方式来公开沟槽的形状与大小的。本发明的方法与装置并不限于所公开的确切细节与条件。可以对所公开的细节进行各种改变，而不偏离由以下权利要求所界定的本发明的精神。
Claims (10)
1.一种在半导体层中形成浅槽隔离区的方法，所述方法包括：
在所述半导体层之上提供硬掩模层；
在所述硬掩模层之上提供光刻胶层；
在光刻过程中选择性去除在特定位置处的光刻胶层的部分；
去除在所述特定位置处的硬掩模层；
在位于所述特定位置下的硬掩模层中形成沟槽；
在所述沟槽中提供保形半导体层；以及
将所述保形半导体层转变为沟槽中的氧化物衬里。
2.如权利要求1所述的方法，进一步包括：
在所述提供硬掩模层的步骤之前，在应变硅层之上提供垫氧化物层。
3.如权利要求1所述的方法，进一步包括：
在所述沟槽内提供绝缘材料以形成所述浅槽隔离区；以及
在包含酸的湿浴中去除所述硬掩模层。
4.一种制备在含锗的基片中具有沟槽隔离区的集成电路的方法，所述方法包括：
在所述基片之上形成掩模层；
选择性蚀刻所述掩模层以形成与所述沟槽隔离区的位置有关的开孔；
在基片中所述位置处形成沟槽；
在低温过程中在所述沟槽内提供半导体层或金属层；以及
用基片的沟槽中的半导体层或金属层来形成氧化物衬里。
5.如权利要求4所述的方法，其中，所述半导体层或金属层包含非晶半导体材料。
6.一种在含锗层的沟槽中形成衬里的方法，所述方法包括：
选择性蚀刻所述含锗层以形成所述沟槽；
在低温过程中在所述沟槽内提供半导体层；以及
由所述半导体层来形成氧化物衬里。
7.如权利要求4或6所述的方法，其中，所述低温过程是在低于600℃的温度所进行的沉积过程。
8.如权利要求7所述的方法，其中，所述低温过程是涉及非晶硅的化学气相沉积过程。
9.如权利要求1或4所述的方法，进一步包括在所述沟槽中提供绝缘材料，以形成所述沟槽隔离区。
10.如权利要求1、4或6所述的方法，其中，所述氧化物衬里形成在氧化过程中。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101924026A (zh) * | 2009-06-12 | 2010-12-22 | 台湾积体电路制造股份有限公司 | 降低界面层厚度的方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4750342B2 (ja) * | 2002-07-03 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置 |
| US6924182B1 (en) * | 2003-08-15 | 2005-08-02 | Advanced Micro Devices, Inc. | Strained silicon MOSFET having reduced leakage and method of its formation |
| US6902965B2 (en) * | 2003-10-31 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained silicon structure |
| US7462549B2 (en) * | 2004-01-12 | 2008-12-09 | Advanced Micro Devices, Inc. | Shallow trench isolation process and structure with minimized strained silicon consumption |
| US7144785B2 (en) | 2004-11-01 | 2006-12-05 | Advanced Micro Devices, Inc. | Method of forming isolation trench with spacer formation |
| US7439165B2 (en) | 2005-04-06 | 2008-10-21 | Agency For Sceince, Technology And Reasearch | Method of fabricating tensile strained layers and compressive strain layers for a CMOS device |
| US20070132056A1 (en) * | 2005-12-09 | 2007-06-14 | Advanced Analogic Technologies, Inc. | Isolation structures for semiconductor integrated circuit substrates and methods of forming the same |
| KR101532751B1 (ko) * | 2008-09-19 | 2015-07-02 | 삼성전자주식회사 | 반도체 소자 및 그 반도체 소자의 형성 방법 |
| US8404583B2 (en) * | 2010-03-12 | 2013-03-26 | Applied Materials, Inc. | Conformality of oxide layers along sidewalls of deep vias |
| US9209040B2 (en) * | 2013-10-11 | 2015-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Amorphorus silicon insertion for STI-CMP planarity improvement |
| CN106803484B (zh) * | 2015-11-26 | 2021-08-10 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
Family Cites Families (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4666556A (en) | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
| KR920020676A (ko) | 1991-04-09 | 1992-11-21 | 김광호 | 반도체 장치의 소자분리 방법 |
| US5254873A (en) | 1991-12-09 | 1993-10-19 | Motorola, Inc. | Trench structure having a germanium silicate region |
| US5266813A (en) | 1992-01-24 | 1993-11-30 | International Business Machines Corporation | Isolation technique for silicon germanium devices |
| DE59409300D1 (de) | 1993-06-23 | 2000-05-31 | Siemens Ag | Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien |
| US5406111A (en) | 1994-03-04 | 1995-04-11 | Motorola Inc. | Protection device for an intergrated circuit and method of formation |
| JP3271453B2 (ja) * | 1994-12-28 | 2002-04-02 | 三菱電機株式会社 | 半導体装置における素子分離領域の形成方法 |
| US5455194A (en) | 1995-03-06 | 1995-10-03 | Motorola Inc. | Encapsulation method for localized oxidation of silicon with trench isolation |
| US5786263A (en) * | 1995-04-04 | 1998-07-28 | Motorola, Inc. | Method for forming a trench isolation structure in an integrated circuit |
| US5719085A (en) * | 1995-09-29 | 1998-02-17 | Intel Corporation | Shallow trench isolation technique |
| US5793090A (en) | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance |
| US5837612A (en) | 1997-08-01 | 1998-11-17 | Motorola, Inc. | Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation |
| US6136664A (en) * | 1997-08-07 | 2000-10-24 | International Business Machines Corporation | Filling of high aspect ratio trench isolation |
| US6306722B1 (en) | 1999-05-03 | 2001-10-23 | United Microelectronics Corp. | Method for fabricating shallow trench isolation structure |
| US6013937A (en) | 1997-09-26 | 2000-01-11 | Siemens Aktiengesellshaft | Buffer layer for improving control of layer thickness |
| US5882983A (en) | 1997-12-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Trench isolation structure partially bound between a pair of low K dielectric structures |
| KR100248888B1 (ko) | 1998-01-07 | 2000-03-15 | 윤종용 | 트랜치 격리의 형성 방법 |
| KR100275908B1 (ko) | 1998-03-02 | 2000-12-15 | 윤종용 | 집적 회로에 트렌치 아이솔레이션을 형성하는방법 |
| US6080618A (en) | 1998-03-31 | 2000-06-27 | Siemens Aktiengesellschaft | Controllability of a buried device layer |
| US6214696B1 (en) | 1998-04-22 | 2001-04-10 | Texas Instruments - Acer Incorporated | Method of fabricating deep-shallow trench isolation |
| US6168961B1 (en) | 1998-05-21 | 2001-01-02 | Memc Electronic Materials, Inc. | Process for the preparation of epitaxial wafers for resistivity measurements |
| US6146970A (en) | 1998-05-26 | 2000-11-14 | Motorola Inc. | Capped shallow trench isolation and method of formation |
| US6335293B1 (en) * | 1998-07-13 | 2002-01-01 | Mattson Technology, Inc. | Systems and methods for two-sided etch of a semiconductor substrate |
| US6265282B1 (en) | 1998-08-17 | 2001-07-24 | Micron Technology, Inc. | Process for making an isolation structure |
| KR100287180B1 (ko) * | 1998-09-17 | 2001-04-16 | 윤종용 | 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법 |
| US6074931A (en) | 1998-11-05 | 2000-06-13 | Vanguard International Semiconductor Corporation | Process for recess-free planarization of shallow trench isolation |
| US6080637A (en) | 1998-12-07 | 2000-06-27 | Taiwan Semiconductor Manufacturing Company | Shallow trench isolation technology to eliminate a kink effect |
| US6548261B1 (en) | 1998-12-30 | 2003-04-15 | Case Western Reserve University | Alzheimer model for drug screening |
| US6037238A (en) | 1999-01-04 | 2000-03-14 | Vanguard International Semiconductor Corporation | Process to reduce defect formation occurring during shallow trench isolation formation |
| US6271143B1 (en) | 1999-05-06 | 2001-08-07 | Motorola, Inc. | Method for preventing trench fill erosion |
| TW413887B (en) | 1999-06-09 | 2000-12-01 | Mosel Vitelic Inc | Method for forming trench-type power metal oxide semiconductor field effect transistor |
| US6207531B1 (en) | 1999-07-02 | 2001-03-27 | Promos Technologies, Inc. | Shallow trench isolation using UV/O3 passivation prior to trench fill |
| US6524931B1 (en) | 1999-07-20 | 2003-02-25 | Motorola, Inc. | Method for forming a trench isolation structure in an integrated circuit |
| US6150212A (en) | 1999-07-22 | 2000-11-21 | International Business Machines Corporation | Shallow trench isolation method utilizing combination of spacer and fill |
| US6426278B1 (en) | 1999-10-07 | 2002-07-30 | International Business Machines Corporation | Projection gas immersion laser dopant process (PGILD) fabrication of diffusion halos |
| US6399512B1 (en) | 2000-06-15 | 2002-06-04 | Cypress Semiconductor Corporation | Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer |
| US6365446B1 (en) | 2000-07-03 | 2002-04-02 | Chartered Semiconductor Manufacturing Ltd. | Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process |
| US6468853B1 (en) | 2000-08-18 | 2002-10-22 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner |
| US6943078B1 (en) | 2000-08-31 | 2005-09-13 | Micron Technology, Inc. | Method and structure for reducing leakage current in capacitors |
| KR101050377B1 (ko) * | 2001-02-12 | 2011-07-20 | 에이에스엠 아메리카, 인코포레이티드 | 반도체 박막 증착을 위한 개선된 공정 |
| US6391731B1 (en) | 2001-02-15 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Activating source and drain junctions and extensions using a single laser anneal |
| US6646322B2 (en) * | 2001-03-02 | 2003-11-11 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6456370B1 (en) | 2001-03-29 | 2002-09-24 | Fitel Usa Corp. | Method of measuring bending loss with an optical time domain reflectometer |
| US6498383B2 (en) | 2001-05-23 | 2002-12-24 | International Business Machines Corporation | Oxynitride shallow trench isolation and method of formation |
| WO2002101818A2 (en) | 2001-06-08 | 2002-12-19 | Amberwave Systems Corporation | Method for isolating semiconductor devices |
| US6548399B1 (en) | 2001-11-20 | 2003-04-15 | Intel Corporation | Method of forming a semiconductor device using a carbon doped oxide layer to control the chemical mechanical polishing of a dielectric layer |
| US6656749B1 (en) | 2001-12-13 | 2003-12-02 | Advanced Micro Devices, Inc. | In-situ monitoring during laser thermal annealing |
| US6566228B1 (en) | 2002-02-26 | 2003-05-20 | International Business Machines Corporation | Trench isolation processes using polysilicon-assisted fill |
| US6613646B1 (en) | 2002-03-25 | 2003-09-02 | Advanced Micro Devices, Inc. | Methods for reduced trench isolation step height |
| US6548361B1 (en) | 2002-05-15 | 2003-04-15 | Advanced Micro Devices, Inc. | SOI MOSFET and method of fabrication |
| US6759702B2 (en) | 2002-09-30 | 2004-07-06 | International Business Machines Corporation | Memory cell with vertical transistor and trench capacitor with reduced burried strap |
| US6706581B1 (en) | 2002-10-29 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices |
| US6888214B2 (en) | 2002-11-12 | 2005-05-03 | Micron Technology, Inc. | Isolation techniques for reducing dark current in CMOS image sensors |
| US6962857B1 (en) | 2003-02-05 | 2005-11-08 | Advanced Micro Devices, Inc. | Shallow trench isolation process using oxide deposition and anneal |
| US7648886B2 (en) | 2003-01-14 | 2010-01-19 | Globalfoundries Inc. | Shallow trench isolation process |
| US6673696B1 (en) * | 2003-01-14 | 2004-01-06 | Advanced Micro Devices, Inc. | Post trench fill oxidation process for strained silicon processes |
| US6921709B1 (en) | 2003-07-15 | 2005-07-26 | Advanced Micro Devices, Inc. | Front side seal to prevent germanium outgassing |
-
2003
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-
2008
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Cited By (2)
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|---|---|---|---|---|
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| CN101924026B (zh) * | 2009-06-12 | 2014-02-12 | 台湾积体电路制造股份有限公司 | 降低界面层厚度的方法 |
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