TWI337379B - Shallow trench isolation for strained silicon processes - Google Patents

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Description

丄:W379 第93106624號專利申請案 (99年7月13曰')
【發明所屬之技術領域】 ,本發明係關於積體電路（IC)元件以及製造IC元件之 製程β更特定言之’本發明係關於在包括鍺之基板或層上 形成溝槽隔離結構之方法。 【先前技術】 積體電路（1C)包括許多形成於半導體基板上之電晶 體。本技藝中已知有各種不同的方法可在半導體基板上形 成電曰日趙。-般來說’ t晶體係、藉由絕緣或隔離結構而彼 此間隔開。 在矽基板上形成電晶體之一方法係涉及習知局部矽氧 化（L0cal 0xidation 〇f Silic〇n’ L〇c〇s )製程。習知 L〇c〇s ，程通*包括以下之簡化步驟。首先，在矽基板上熱成長 氮化石夕層。一般來說’習知L〇c〇s製程需要一層高品質 且熱成長過的氮化矽$ ’以避免脫層現象（deiaminat—) 以及其他加工問題。接下來，使用微影（lith〇gra^幻及蝕 刻製程’選擇性去除該氮化矽層以產生圖案於電晶體之源/ ^極區所在的地方。在圖案產生於諸源/沒減之後，成長 场氧化物（flel“xide )。因為於殘留有氮化矽層的地方 將抑制氧化物之成長，故在源/汲極產生圖案步驟期間，該 氧化物’、在暴路之矽基板上成長。最後’在氧化物成長完 成之後，去除該氮切層之其餘料，κ在暴露之梦基板 上留下已被氧化之源/汲極區。 用來形成絕緣結構以及界定源極與汲極區之另一製程 6 92564(修正版) 1^37379 第93106624號專利申請案 (卯年7月13日') 為淺溝隔離（shall〇w trench is〇iati〇n，sti)製程。習知 製程通常包括以下之簡化步驟。首先，在矽基板上熱 成長或/儿積氮化矽層◦接下來，使用微影及蝕刻製程，選 擇眭去除該氮化矽層以產生圖案於電晶體之源/汲極區所 在的地方。在產生圖案於源/汲極區之後，蝕刻該基板以形 成諸溝槽。在形成諸溝槽之後，在溝槽已暴露之諸表面上 熱成長襯裡（liner)。通常是在鹽酸（hydrGchIc)ric ， HC1 add)環境中以很高的溫度形成該襯裡氧化物。在溝槽 内氮化物層與襯裡氧化物上毯覆式沉積（blanket deposit) 絕緣材料’例如二氧化@ ( siQ2 ) ^將該絕，緣材料研磨以 製成平坦表面。隨後去除該氮化物層以留下溝槽内之氧化 物結構。 應變矽（SM0S )製程（strained s出c〇n pr〇cess)中係利 用淺溝隔離（sti)結構。利用SM0S製程係要藉由增加 矽之載子移動率（carrjer m〇bility )以增加電晶體 (MOSFET )之效能，從而降低電阻與耗電量，並且增加 驅動電流、頻率響應（frequency resp〇nse)與操作速度7應 變矽通常是藉由在矽鍺基板或層上成長矽層而形成者。“ 與矽鍺基板有關之矽鍺晶格之間隔一般比純矽晶格的 更大，鍺的百分比越向則間隔越大。由於矽晶格與較大之 鍺晶格對準，以致在矽層中產生拉伸應變（tensi]e strain )。梦原子大體被相互拉開。 鬆弛矽（relaxed sHicon)具包括六個相等的價電子帶 之導電帶。應用拉伸應變於矽導致四個價子電帶能量增加 92564(修正版) 7 1337379 第93106624號專利申請案 ("年7月13日、) 而兩個價子電帶能量減少。量子效應的效果是·‘當電子通 過較低能帶時，其有效重量減少百分之3(N因此，較低能 帶對電子流有較小電阻。此外，電子所遭遇的矽原子核之 振動能量較小，使電子之擴散速率比在鬆弛矽中小5〇〇到 1 000倍。結果，相較於鬆弛矽，應變矽中之載子移動率大 幅增加，使電子之移動率增加百分之80以上，而電洞之移 動率則增加百分之20以上。業己發現移動率之增加在達 1.5百萬伏特/公分之電流場可持續。這些因素據信致能元 T速度增加百分之35 ’而不用縮小元件尺寸，或者是耗電 篁降低百分之25，而效能並不會降低。 在SMOS製程中使用鍺會造成IC結構、層、以及設 備之錯污染問題。特定言之’錯之釋氣或外擴散現象 (〇utgassing or outdiffusi〇n )會污染與製造設備有關之各 種零件以及與加工晶圓有關之積體電路結構。再者，鍺之 釋氣現象對薄膜之形成會有負面影響H錯之外擴散 現象會導致錯累積或“堆積（pile_up)”於襯裡之介面，從而 造成STI結構之可靠性問題。 之特高溫度與周遭有鹽 。例如’習知STI襯裡 ’而會強化鍺之釋氣現 在與淺溝隔離結構之襯裡有關 酸的環境中鍺之釋氣現象特別麻煩 氧化物製程可利用約100(rc之溫度 象0 因此，需要可在低溫製程中形成之STI襯裡。還有， 需要形成有優Μ目容性且不容易有錯之釋氣現象之高品質 -物之製程。同時，需要一 SM〇s溝槽概裡形成製程。 92564(修正版) 8 1337379 第93106624號專利申請案 (99年7月13日） 此外’需要不容易有錯之釋氣現象之襯裡形成製程。而且 需要不用高溫可熱成長襯裡之STI製程。 【發明内容】 示範具體實施例係關於一種製造積體電路之方法。該 積體電路係包括數個溝槽隔離區於包含鍺之基板中。該方 法包括在基板上方形成遮罩層，且選擇性地蝕刻該遮罩層 以形成與諸溝槽隔離（STI )區所在位置有關之孔 (aperture)。該方法也包括在基板中於該等位置形成諸溝 槽、在低溫製程中於該等溝槽内形成半導體或金屬層、以 及在基板之諸溝槽中用該半導體或金屬層形成氧化物襯 裡。 另一示範實施例係關於一種在半導體層中形成數個淺 溝隔離區之方法。該方法包括在該半導體層上方形成硬遮 罩層、在該硬遮罩層上形成光阻層、以及在光微影製程 (photolithographic process )中選擇性地去除部份之光阻 層。該方法復包括去除在該等位置之硬遮罩層、在硬遮翠 層中形成溝槽於該等位置之下、於該等溝槽中形成保角半 導體層（conformal semiconductor layer )、以及轉換溝槽 内之保角半導體層為氧化物襯裡。 另一示範實施例係關於一種在含鍺層之溝槽中形成襯 裡之方法。該方法包括選擇性地蝕刻該含鍺層以形成溝 槽、在低溫製程中在該溝槽中形成半導體層、以及由該半 導體層形成氧化物概裡。 9 92564(修正版) 1337379 第93106624號專利申請案 1 ("年7月13日') 【實施方式】 第圖至第9圖係說明依示範實施例製造積體電路 …（IC)之方法。圖示於第1圖至第9圖之方法可減少與矽 -錯層或結構有關之錯釋氣現象與外擴散問題。該製程可用 於庚溝隔離（STI)製程或者是需要概裡氧化物以及在高溫 中利用易有釋氣現象之錯或其他物質之任何製程。襯裡氧 化物層可在低溫中加以形成且提供有優良相容性之高品質 春氧化物為其優點。在參考帛1至帛9圖描述之實施例之中， 低溫製程係指在低於約7〇〇t：之溫度進行之製程。 參考第1圖至第9圖’係圖解說明積體電路（IC)之 部份12之橫斷面圖。製程1〇〇 (第9圖）使部份12形成 淺溝隔離（STI)結構。部份12包括形成氧化物層18於應 變石夕層16之上方。層16係形成於半導體基板14或含錯層 或含鍺基板之上方。基板14可形成於基板13之上方。 基板13為選擇性形成的，且部份12可形成有基板μ 籲作為其最底層。參照第10至第21圖所描述之實施例顯示 無基板（例如基板13(第1圖））在其下方之基板114。基 板13與基板14可為相同或不同之材料。在一個實施例中， 基板13料導體基板，例如在其上自已成長有石夕錯基板 14之矽基板。 部份12可為任一類型之半導體元件或任—類型之半 導體元件之部份，可由各種半導體製程中之任何一種製程 所製得，例如互補金屬氧化物半導體（CM〇s )製程、雙 極製程、或其他半導體製程。部份〗2可為包括許多電子零 92564(修正版） 10 1337379 第93106624號專利申請索 (99年7月13曰） 件部份之整個1C或為1C之部份。 基板14為矽鍺或其他包括鍺之半導體材料，並且可摻 雜P-型摻雜物或N-型摻雜物者較佳。基板14可為形成於 半導體或絕緣基底（例如基板13)之磊晶層（epiUxiaI layer ) »再者，基板14為矽鍺之組成物較佳（si] ， X約0.2,並且一般是在〇.〗至〇 4範圍内）^可成長或沉 積層14。 在一個實施例中，可藉由化學氣相沉積法（Cvd)用 二矽烷（diSilane，Si2H6)以及鍺烷（gemane，GeH4)為 來源氣體，基板溫度約65〇t，二矽烷分壓為3〇毫巴 (mPa)，緒院分壓為6〇毫巴而成長層14於層13之上方。 可用這些比率開始石夕錯材料之成長，或者是可由較低壓力 或零壓力開始逐漸增加鍺之分壓以形成梯度組成物 (gradent Composition)。此外，矽層14可藉由離子佈植 法用鍺摻雜之或可利用其他製程以形成層14。層14藉由 蟲晶成長至其厚度為低於約5〇〇〇埃（A)(且約15〇〇埃至 4000埃之間較佳）。 藉由蟲晶製程（epitaxial process )在層14之上方形 成應變矽層16。以CVD，於溫度約60crc或低於約6〇〇〇c 成長層16較佳。層16可為純矽層且具厚度約在5〇至15〇 埃之間。 形成墊氧化物膜或氧化物層18於層16上。層18為視 需要形成的。層18係熱成長於層16之上面，厚度約在1〇〇 至300埃之間較佳。層丨δ當作緩衝層且可在習知高溫製程 92564(修正版) 11 1337379 中藉由在氧氣中加熱至約100(rc而加以熱成長。因有層 18，此時沒有鍺之外擴散或釋氣現象之問題。
形成阻障（barrier)或硬遮罩層22於氧化物層18之上 方。遮罩層22為藉由沉積或熱成長製程而形成厚度約在 300至1〇〇〇埃間之氮化矽（Si3N4)者較佳。在cvd或熱 成長製程中形成遮罩層22較佳。也可利用低壓、電漿加強 。之化學氣相沉積（PECVD)製程。可採用在高溫（例如_ C或600°C以上）中使用二氣矽烷（siH2Cl2)、氨（NH3) ' 及氮（N2 )之混合物之習知熱氮化層製程。用於沉積氮化 層之PECVD製程係使用㈣（)、氮（a )、以及 氨（NHO，於溫度4〇(rc，功率約55〇至65〇瓦特下進行。 與習知CVD或成長製程有關之义/肌咖㈣相反，教 (NH3)矽烷（SlH4 /N2 )混合物電漿可用來形成遮罩層 22 〇 旋塗光阻層24於遮罩層22之上方。光阻層24為任何 市售之i-line或深紫外線光阻劑例如（Shipley c〇rp，ma) SPR 955 (Mine) UV5 (deep uv)較佳。在第】圖與第2圖 中’根據製程】〇〇之步驟102(第9圖）使用圖案28，經 光微’V製程（photolithographic pr〇cess)選擇性地去除 光阻層24以留下孔34。在第3圖令，經由乾蝕刻製程蝕 :二遮罩層22 ’以根據製程100之步驟104 (第9圖）而使 得孔34深達氧化物層18。乾#刻製程為相對於氧化物層 對氮化矽有選擇性。蝕刻層22之後，可剝除層24。 第4圓中，根據製程100(第9圖）之步驟1〇4，改變 92564(修正版) 12 1337379 (外平7月13曰） 姓刻製程以姓穿二氧化石夕材料，而將層18银刻使得孔 34深達層16。可在乾㈣製程中㈣層18。此外，可利 用其他飯刻技術去除層18之選定如匕 <适疋。卩伤。在氧化物層18被 蝕刻之前或之後，可去除光阻層24 (第丨圖）。 在第5圖，改變姓刻製程以吻材料。根據乾姓刻 製程，可去除應變石夕層16,使得孔34深達基板… ，在第6圖中，根據製程100(第9圖）之步驟1〇6，通 過孔34㈣基板14以形成淺溝隔離結構之諸溝槽。該等 溝槽具與孔34相對應之寬度較佳。該等溝槽具深度約在 1500至4000埃之間，且寬度為〇18奈米（⑽）至15〇夺米 或更小較佳，溝槽可為梯形橫斷面之形狀而具較窄 部份在底部。參考第1〇至第21圖提及之實施例顯示具橫 斷面為梯形之形狀之溝槽。在乾钮刻製程中钱刻基板14 以形成該等溝槽較佳。可用與層16之相同步驟將基板Μ 加以姑刻。 雖然所描述的是在乾蝕刻製程中加以蝕刻@，但是可 由任何適於在層Η上形成孔之製程形成該等溝槽。在一個 實施例中’由層Μ到基板13 一路下來都設有用於該等溝 槽之孔。此外，與孔34有關之該等溝槽之底部可為未深達 基板13者，其係取決於層14之厚度。在沒有形成基板13 之實施例中，基板14較與孔34有關之溝槽為深。 在第7圖中’諸襯裡38係在與孔34有關之溝槽令加 以形成的。諸襯裡38為在低溫製程中加以形成之氧化物 (例如，氧化矽或二氧化碎）材料者較佳。在一個實施例 92564(修正版) 13 1337379 第93106624號專利申請案 (99年7月13曰） 中，諸襯裡38之厚度約在200至500埃之間，且係形成於 溝槽之底部與側壁。在一個實施例中，在形成諸襯裡38 之則，係剝除層2 2與層1 8。在較佳實施例中，直到該等 溝槽被填滿之後方剝除層22與層1 8。 在層16、18與22之上可形成諸襯裡38，雖然在第8 圖顯示的只有形成在基板14上》參考第至第21囷所描 述之實施例顯示是在層11 6，11 8、與122上形成諸襯裡 138’在層122之上方也有。 根據一個實施例，在紫外線臭氧製程（uhravi〇let light ozone UVO )中形成諸襯裡38是有利的。在一個實施例 中，包括與孔34有關之溝槽之部份12是設置在 中且暴露於紫外線光。在一個實施例中，暴露於uv光之 溝槽藉由吸收具波長約185奈米之11¥光而反應，以形成 臭氧（〇3)與原子氧（0)。一旦形成，藉由吸收具波長 約254奈米之UV光，臭氧可經歷進一步的分解以形成額 外之原子氧。 原子氧之作用如同強力氧化劑。原子氧與臭氧兩者可 與層14且/或層16有關之石夕起反應以形成氧化物層。雖然 諸襯裡38只顯示在層14’但是諸襯裡38也可成長於與層 16有關之側壁。示範性的uv〇製程在2〇〇ι年】月2曰： 給vaccari之美國專利第6，168,961號中有加 包括UVO能量盥氣氣璜谙夕嘴杜^ , 了响根據 置/、軋轧％境之調整之實施例，任何 技術之技術皆可加以利用。 有利的是，該精製程為一種低温製程，從而減少 92564(修正版j 14 1337379 第93106624號專利申請案 (99年7月13曰） 鍺之外擴散問題。在低於約 600°C之溫度進行該UVO製程
根據另實細例’係利用雙頻射頻功率pECVD製程 (dual freqUency RF p〇wer pECVD 卩咖⑻）以在約 5〇〇。〇 至550°C之溫度間形成諸襯裡38。化學氣相沉積製程在低 溫中進行（例如低於700。〇且利用以仏與〇2氣體較佳。 在形成厚度為200至500埃之襯裡38之後，以約9〇〇至 i〇〇〇°C之間的溫度（例如950t )進行使用氮氣之快速熱 退火（RTA)約30秒。申請人相信相當短的RTA時間不 會造成顯著的鍺之外擴散問題或釋氣現象。 在另一具體實施例中，可藉由原子層沉積（at〇mic layer deposition ’ ALD)技術形成諸襯裡38。該ald技術 在矽烷與氧氣中利用約700°c之溫度較佳。根據示範實施 例’在ALD技術中使用脈衝循環製程（pU】se cycle process) ’其中係將siH4與〇2氣體於約ι〇秒至30秒之 間交替打開並關閉（脈衝式）。 在另一具體實施例中，在類似於上述CVD製裎之高密 度電漿氧北物沉積（high density plasma oxide deposition’ HDP)製程中可形成諸襯裡38。較佳的是，該 /儿積製程不用氨（NH3 )，而是利用在低於700°C之溫度之 石夕烧。該HDP製程利用Sil·^與〇2氣體以及溫度在約6〇0 至65〇t之間較佳。該HDP製程利用高射頻功率（例如約 15 92564(修正版) 1337379 第93106624號專利申請案 ("年7月13日） j 在4000至5000瓦特之間）。 .a在第8圖中’在層16上方以及與孔34有關之溝槽内 .部毯覆式沉積絕緣材料層4卜絕緣材料層4〇為在CVD製 程中/儿積之一氧化矽較佳。在四乙基原矽酸鹽 (加aEthyl〇rthoSnicate，TE〇s)製程中沉積絕緣材料仂 幸乂佳。此外，可利用磷酸硼矽玻璃（BpsG )製程。絕緣材 料40厚度在約2〇〇〇至8〇〇〇埃之間較佳。 φ ’邑緣材料40藉由拋光/蝕刻加以去除直到到達層1 6之 上表面。絕緣材料40之去除會在與孔34有關之溝槽内留 下氧化物材料。絕緣材料4〇可藉由多次剝除或蝕刻製程加 以去除。較宜藉由乾蝕刻由上述之層16去除絕緣材料。 在個實把例中，是在溝槽形成之後以及在層22剝除 之前，沉積絕緣材料40。研磨或蝕刻該絕緣材料直到到達 層22。層22與18可在隨後之製程加以剝除。 雖然圖示於第8圖之材料為形成於溝槽（在諸襯裡％ •之上表面與側面之上方）内至層16之上表面之單一結構， 惟絕緣材料40可停止在諸襯裡38之上表面。 在絕緣材料40形成於與孔34有關之溝槽内之後，可 形成閑極結構44。閘極結構44可為習知的MOSFET閘極 結構，例如金屬氧化物閘極結構或多晶矽氧化物閘極結 構在個實施例中，閘極結構44係由以電漿氣相沉積濺 鍍技術形成之氮化鉅或氮化鈦閘極導體所組成。在濺鍍期 門可長1供氮（N2)氣以改變閘極導體之金屬與氮成分。 此改變可用來調整與閘極結構44有關之功函數（work 16 92564(修正版) 1337379 第93106624號專利申猜案 (99年7月13曰i —。例如，藉由調整與閘極結構44有關之氮氣流 (shift in threshold volatage) 200 毫伏（millivolt)。 第10圖至第21圖係說明一種根據另一示範實施例製 造積體電路（K：)之方法。圖解於第1〇圖至第21圖之方 法可減少與料結構㈣之錄之釋氣現象與外擴散問題。 該製程可用在淺溝隔離（STI)製程或任何需要襯裡氧化物 以及在高溫中㈣容易有釋氣現象之緒或其他物質之製程 較佳的是。襯裡氧化物層係、由在另—低溫下形成之層加以 形成的且亦提供優良相容性之高品質氧化物。在參考第 至第21圖提及之實施例中，其低溫為大約低於刪。c之溫 度。圖示於第1〇至20圖之結構，與第i至第8圖之結構 相似的，且元件符號也相似（相差1〇〇) ^ 月，考第10圖至第21圖，所圖解的係積體電路之部 份112之橫斷面圖。製程2〇〇 (第21圖）使部份112 (第 10圖）形成淺溝隔離（STI)結構。部份112包括形成於 應變石夕層116之上方之氧化物層118。形成層116於半導 體基板114或含錯層或含錯基板之上方。可形成基板ιΐ4 於例如基板13 (第1圖）之基板上方。 部份112可為任一類型之半導體元件或任一類型之半 導體元件之。卩伤，可由各種半導體製程中之任何一種製所 製得，例如互補金屬氧化物半導體（CMOS )製程 '雙極 製程、或其他半導體製程。部份Π2可為包括許多電子零 件部份之整個1C或為ic之部份。 17 92564(修正版) 1337379 第93106624號專利申請案 (99年7月13日） 基板】14為矽鍺或其他包括鍺之半導體材料’並且可 摻雜P-型摻雜物或N-型摻雜物者較佳.基板114可形成於 半導體或絕緣基底（例如基板丨3)上之磊晶層。再者，基板 114為矽鍺之組成物較佳〇2，並且一般 是在0.1至0.4範圍内）。基板114可為晶圓之—部份且 可與基板14相似（第1圖）。 措由磊晶製程在層114之上方形成應變矽層ii6。以 CVD，於溫度約6〇〇t或低於約6〇〇t成長層ιΐ6較佳。層 116可為純矽層且具厚度約在5〇埃至15〇埃之間。 形成墊氧化物膜或氧化物層118於層116上。層ιι8 為視需要形成的。熱成長層118於層116之上面，至厚度 約在⑽i 300埃之間較佳。们18當作緩衝層且可在^ 知高溫製程中藉由在氧氣中加熱至約刪。(：而加以献成 長。因有層n8,此時沒有錄之外擴散或釋氣現象之問題。 、形成阻障或硬遮罩層122於在氧化物層118之上方。 #遮罩層122為藉由沉積或熱成長製程而形成之厚度約在 3〇0至1〇00埃之間之氮化石夕（从）者較佳。在⑽或 =製程中形成遮罩層122且該遮罩層122且可與層2; (第1圖）相似者較佳。 旋塗光阻層124於遮罩層122 任何市售之i-Une或.、罙紫外结/上方。光阻層124為 次'木紫外線光阻劑例如（Shipley Corp MA) SPR 955 (i-line^ nv^ ^ T P y 〇rp.， M… （PUV)較佳。在第11圖中， 根據製程200之步锁，松 τ 驟202 (第9圖）使用圖案128 微影製程選擇性地X A丄 ，’1由先 輯性地去除光阻層124以留下孔134。 92564(修正版) 18 1337379 第麵_號專利申請案 ("年7月13日） 在第12圖中，根據製程2〇〇之步驟1〇4 (第2ι圖）， 經由乾蝕刻製程蝕刻遮罩層122，使得孔134深達氧化物 層118。乾蝕刻製程為相對於氧化物層]24對氮化矽有選 擇性9叙刻層1 22之後，可剝除層124。 在第13圖中，根據製程200 (第2ι圖）之步驟2〇4 ’ 改變蝕刻製程以蝕穿二氧化矽材料而蝕刻層118，使得孔 1 34深達層1 i 6。可在乾蝕刻製程中蝕刻層i丨8。另外，可 利用其他蝕刻技術去除層118之選定部份。在蝕刻氧化物 層118之前或之後，可去除光阻層124 (第1〇圖）。 在第14圖，改變蝕刻製程以蝕穿矽材料β根據乾蝕刻 製程，可去除應變矽層116,使得孔134深達基板114。 在第15圖中，根據製程200 (第21圖）之步驟2〇6， 通過孔1 3 4餘刻基板114以形成淺溝隔離結構之諸溝槽。 該等溝槽具與孔134相對應之寬度較佳。該等溝槽具深度 約在1500至4000埃之間，且寬度為〇18至15〇奈米或 更小較佳。該等溝槽可為梯形橫斷面之形狀而具較窄部份 在底部。該等溝槽也可以為其他橫斷面之形狀。在乾钱刻 製程中钱刻基板114以形成該等溝槽較佳。可用與層116 之相同步驟將基板114加以蝕刻。 雖然所描述的是在乾姓刻製程中加以姓刻的，但是可 由任何適於在層114上形成孔之製程形成該等溝槽。在一 個實施例中，由層114到另一基板（例如第丨圖中之基板 ^)—路下來都設有用於溝槽之孔。 在第16圖中’在該等溝槽中以及層122之上方形成一 19 92564(修正版) 丄337379 保角層（c〇nformaI ]ayer)126。在—個實施例中，層為 '半導體或金屬層，並且係可在低溫（例如低於60CTC )中 .加以形成。層126為可被氧化而形成絕緣材料（例如氧化物 襯裡）之層較佳。層126係以溫度在500至60CTC之間藉由 CVD沉積且厚度在1〇〇至2〇〇埃之間的非結晶矽層 (amorphous sincon iayer)最佳。層126係根據製程2⑼ (第21圖）之步驟208加以沉積的。 % 在另一實施例中，層丨26為金屬或半導體材料，並且 係以原子層沉積（ALD )而於低溫中加以沉積的。層工％ 可為石夕層。該矽層可為結晶狀（n〇n-am〇rph〇us ) 〇 在與層114, 116, 118與122之孔134有關之溝槽之 側壁中形成層126較佳。也可於層122之上表面上形成層 126。在第} 7圖中，層j 26被轉換為絕緣材料，例如襯裡 氧化物材料128。較宜在氧化製程中以9〇〇。(：的溫度，使層 126(第16圖）成為襯裡氧化物材料128。該氧化製程用 _較尚的溫度較佳。由於層126與阻障有關，使得鍺之外擴 散問題減少》整個層126係轉換為襯裡氧化物材料.〗28較 在第18圖中，係平面化或姓刻該層122，以由層122 之上表面去除襯裡氧化物材料128。此外，在襯裡氧化物 材料128形成之前，可由層122之上表面去除層126。剩 下之概裡氧化物材料1 28為與孔1 34有關之溝槽内之襯裡 138 ° 在第18圖中，諸襯裡138係在與孔134有關之溝槽内 20 92564(修正版) ^37379 第93106624號專利申請案 (99年7月13曰） 形成的。諸襯裡U8為藉由氧化半導體或金屬層加以形成 之氧化物（例如氧化矽或二氧化矽）材料較佳。在一個實 施例中，層138之厚度約為200至50〇埃。在一個實施例 中，在襯裡138形成之前，將層122與118予以剝除。在 較佳實施例中，直到該等溝槽被填滿之後方剝除層122與 118° 在第19圖中，毯覆式沉積絕緣材料14〇之層142於層 116之上方以及與孔134有關之溝槽内。絕緣材料為 在腑製程中沉積之二氧化石夕且與材料4〇相似（第8圖） 較佳。絕緣材料14〇在矽烷（SiH4)製程中加以沉積較佳。 此外，可利料酸财玻璃（BPSG)製程1緣材料14〇 之厚度在約2000至8000埃之間較佳。 絕緣材料14〇藉由拋光/蝕刻加以去除直到到達層Η] 之上表面。、絕緣材料之去除t留下在與孔134有關之溝槽 内之氧化物材料14〇。絕緣材料14〇可藉由多次制除或蝕 刻加以去除。藉由乾#刻由上面之層122去除絕緣材料刚 較佳。 在一個實施例令，亦可在溝槽形成之後以及在層122 與1 6釗除之後，沉積與材料丄4〇有關之絕緣層142。將 、，邑緣層142予以抛光或姓刻-直到到達層1 22。 雖然圖示於第19圖之材料為形成於溝槽（在諸概裡 之上表面與側面之上方）内至層丨丨6之上表面之單一 結構’惟絕緣材料14G可停止在諸襯裡138之上表面。 在第20圖中，在將絕緣材料14〇形成於與孔⑴有關 92564(修正版) 21 1337379 (外年7月13 之溝槽中之後，可形成閑極結構156。間極結構MG可為 習知的MOSFET閘極結構，例如金屬氧化物開極結構或多 .晶石夕氧化物閑極結構。在一個實施例中，閘極結構156被 氧化物（例如二氧化石夕層154)與碳化石夕（Sic)層148所 覆蓋。在形成層154與148之後，將部份ιΐ2予以退火。 層148可防止鍺之釋氣現象。 ^部份112不用層118且閘極結構156係直接形成 在3緒基板上，則使用層148與154之技術特別有利。在 另一實施例中’層148可為厚度約⑽埃之氮化组（TaN)、 氮化钬（TiN)、氮化鶴（TuN)，鈦/氮化欽（Ti/TiN)層， :且層154可為厚約⑽埃之二氧切層。與閘極結構m 有關之間隔件（spacer)可為氮化矽。 瞭解儘管以上之詳細圖式、特定實例、以及特定數 '、了本發明之較佳示範實施例，但是其目的只是用來 ^解說明。所揭示之諸溝槽之形狀與大小不是用來限定本 發明的。本發明<方法與裝置是不被所揭 條件所限定的。在不偏離本發明之精神料（由二 凊專利範圍界定之）的情形下，能 J I月❿卜此對已揭不之細節進行不 同的改變。 【圖式簡單說明】 :。附圖’由以上之詳細描述，將可使諸示範實施例 〉月楚，其中相似元件符號係表示相似之元件，且其中： 第1圖係根據淺溝隔離（STI)製程之示範實施例之包 應變石夕層、氧化物層、硬遮罩層、與光阻層之石夕緒基板 92564(修正版) 22 1337379 第 931066^^_ ^ 9年7月13日) 部份之橫斷面示意圖； 第2圖為圖示於第1圖之部份之橫斷面圖，係顯亍微 影產生圖案步驟； $微 第3圖為圖示於第2圖之部份之橫斷面圖，係顯示令 硬遮罩層之選擇性蝕刻步驟； ^ 第4圖為圖示於第3圖之部份之橫斷面圖，係顯示該 氧化物層之選擇性蝕刻步驟； χ 第5圖為圖示於第4圖之部份之橫斷面圖，係顯矛該 應變矽層之選擇性蝕刻步驟； μ 第、圖為圖示於第5圖之部份之橫斷面圖， 矽鍺基板之選擇性蝕刻步驟； 第7圖為圖示於第6圖之部份之橫斷面圖，係顯示低 溫襯裡形成步驟； ㈣不低 第8圖為圖示於第7圖之部份 極形成步驟； 口竹、顯不閘 第9圖係顯示圖示於第 概略方塊圖； ㈣1圖之部份之淺溝隔離製程之 第圖係根據淺溝隔離（STI)製程之另— 例之包括應變矽層、氧仆铷恳 祀耳施 ”增氧化物層、硬遮罩層、與光阻層之矽 鍺基板之部份之橫斷面示意圖； 第"圖為圖示於第10圖之部份之橫 微影產生圖案步驟； 糸顯不 =2圖為圖示於第u圖之部份之橫斷面圖 該硬遮罩層之選擇性蝕刻步驟； ./、 92564(修正版) 23
第13圖為圖示於第12圖 該氧化物層之選擇性姓刻步驟；心之橫斷面圖 帛14圖為圖示於第13冑之 該應變石夕層之選擇性姓刻步驟； 橫斷面圖 第15圖為圖示於第14圖之 該石夕錯基板之選擇性钱刻步驟；…橫斷面圖 第16圖為圖示於第丨5圖之 半導體沉積步驟； 。伤之橫斷面圖 第17圖為圖示於第16圖之部份 襯裡形成步驟； 检斷面圖， 第18圖為圖示於第17圖之 選擇性襯裡去除步驟； 丨&之橫斷面圖， 苐19圖為圖示於第18圖之部份之橫斷 溝槽填滿步驟； 圖 第20圖為圖示於第 閘極形成步驟；以及 19圖之部份之橫斷面圖 第21圖係顯不根據另一示範實施例圖示於 部份之淺溝隔離製程之概略方塊圖； 【主要元件符號說明】 12、112 部份 13、14、114基板 16 、 116 18 、 118 22 、 122 應變矽層 塾氧化物膜或氧化物層 硬遮罩層 係顯示 係顯示 係顯示 係顯示 係顯示 係顯示 係顯示 係顯示 1 0圖之 92564(修正版) 24 1337379 第93
24 ' 124 光阻層 28 、 128 圖案 34 、 134 子L 38 ' 138 襯裡 40 、 140 絕緣材料 44 閘極結構 100 ' 200 製程 102 、 104 、 106 ' 108 ' 202 ' 204 、 206 、210、208 步驟 142 絕緣層 148 碳化$夕層 154 二氧化矽層 156 閘極結構 25 92564(修 JL 版)

Claims (1)

1337379 ·α 第93106624號專利申請案 (9 9年9月1 7曰1 申請專利範圍 一種在包括錯之半導體層中形成淺溝隔離區之方法， 該方法包括下列步驟·· 提供硬遮罩層於該半導體層之上方； 提供光阻層於該硬遮罩層之上方； 選擇性地去除在光微影製程中之數個位置之該光 阻層之部份； # 去除在該等位置之該硬遮罩層； 在該等位置下方之該半導體層中形成溝槽； 在低於約0〇〇°c之溫度在該等溝槽中提供與該半 導體層接觸之保角（conformal)半導體層；以及 轉換該保角半導體層為在該等溝槽中之氧化物襯 裡，該氧化物襯裡係與該半導體層接觸。 2. 如申請專利範圍第1項之方法，復包括： 在提供硬遮罩層之該步驟之前，提供墊氧化物層 • 於包含於該半導體層中之應變矽層之上方。 3. 如申請專利範圍第丨項之方法，復包括： 提供絕緣材料於該等溝槽中，以形成該等淺溝隔 離區；以及 剝除該硬遮罩層。 4.種在包括錯之基板中製造具有溝槽隔離區之積體電 路之方法’該方法包括下列步驟· 形成遮罩層於該基板之上方. 選擇性地蝕刻該遮罩層以形成與該等溝槽隔離區 (修正本)92564 26 第93106624號專利申請案 (99年9月17日） 之位置相關聯之孔； 在該基板中之該等位置形成溝槽； 在低於約600。(：之低溫製程中於該等溝槽内提供 與該基板接觸之半導體或金屬層；以及 用該基板之該等溝槽中之該半導體或金屬層形成 與該基板接觸之氧化物襯裡。 5.如申請專利範圍第4項之方法，其中該半導體或金屬 層包括非結晶半導體材料。 6· 種在含鍺層中之溝槽中形成襯裡之方法，該方法包 括下列步驟： 選擇性地蝕刻該含鍺層以形成該溝槽； 在低於約600°C之低溫製程中於該溝槽中提供與 該含鍺層接觸之半導體層；以及 由該半導體層形成氧化物襯裡，該氧化物襯裡係 與該含鍺層接觸。 7. 如申凊專利範圍第4或6項之方法，其中’該低溫製 程為在低於600。(：之溫度所進行之沉積製程。 8. 如申請專利範圍第7項之方法，其中，該低溫製程為 有關非結晶矽之化學氣相沉積製程。 9. 如申請專利範圍第1或4項之方法，復包括在該等溝 槽中提供絕緣材料，以形成該等溝槽隔離區。 10. 如申請專利範圍第1、4及6項中之任〆項之方法，其 中，該等氧化物襯裡係於氧化製程中形成。 27 (修正本)92564 1337379 第93106624號專利申請案 (99年7月13曰） 柒、指定代表圖： (一） 本案指定代表圖為：第（8)圖。 (二) 本代表圖之元件代表符號簡單說明： 12 部份 13 ' 14 基板 16 應變矽層 34 孔 38 襯裡 40 絕緣材料 44 閘極結構 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 92564(修正版)
TW093106624A 2003-03-14 2004-03-12 Shallow trench isolation for strained silicon processes TWI337379B (en)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4750342B2 (ja) * 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置
US6924182B1 (en) * 2003-08-15 2005-08-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having reduced leakage and method of its formation
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7462549B2 (en) * 2004-01-12 2008-12-09 Advanced Micro Devices, Inc. Shallow trench isolation process and structure with minimized strained silicon consumption
US7144785B2 (en) 2004-11-01 2006-12-05 Advanced Micro Devices, Inc. Method of forming isolation trench with spacer formation
US7439165B2 (en) 2005-04-06 2008-10-21 Agency For Sceince, Technology And Reasearch Method of fabricating tensile strained layers and compressive strain layers for a CMOS device
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
KR101532751B1 (ko) * 2008-09-19 2015-07-02 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 형성 방법
US8268683B2 (en) * 2009-06-12 2012-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing interfacial layer thickness for high-K and metal gate stack
US8404583B2 (en) * 2010-03-12 2013-03-26 Applied Materials, Inc. Conformality of oxide layers along sidewalls of deep vias
US9209040B2 (en) * 2013-10-11 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphorus silicon insertion for STI-CMP planarity improvement
CN106803484B (zh) * 2015-11-26 2021-08-10 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4666556A (en) 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
KR920020676A (ko) 1991-04-09 1992-11-21 김광호 반도체 장치의 소자분리 방법
US5254873A (en) * 1991-12-09 1993-10-19 Motorola, Inc. Trench structure having a germanium silicate region
US5266813A (en) * 1992-01-24 1993-11-30 International Business Machines Corporation Isolation technique for silicon germanium devices
DE59409300D1 (de) * 1993-06-23 2000-05-31 Siemens Ag Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
US5406111A (en) * 1994-03-04 1995-04-11 Motorola Inc. Protection device for an intergrated circuit and method of formation
JP3271453B2 (ja) * 1994-12-28 2002-04-02 三菱電機株式会社 半導体装置における素子分離領域の形成方法
US5455194A (en) * 1995-03-06 1995-10-03 Motorola Inc. Encapsulation method for localized oxidation of silicon with trench isolation
US5786263A (en) * 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
US5793090A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance
US5837612A (en) * 1997-08-01 1998-11-17 Motorola, Inc. Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation
US6136664A (en) * 1997-08-07 2000-10-24 International Business Machines Corporation Filling of high aspect ratio trench isolation
US6306722B1 (en) * 1999-05-03 2001-10-23 United Microelectronics Corp. Method for fabricating shallow trench isolation structure
US6013937A (en) * 1997-09-26 2000-01-11 Siemens Aktiengesellshaft Buffer layer for improving control of layer thickness
US5882983A (en) * 1997-12-19 1999-03-16 Advanced Micro Devices, Inc. Trench isolation structure partially bound between a pair of low K dielectric structures
KR100248888B1 (ko) * 1998-01-07 2000-03-15 윤종용 트랜치 격리의 형성 방법
KR100275908B1 (ko) * 1998-03-02 2000-12-15 윤종용 집적 회로에 트렌치 아이솔레이션을 형성하는방법
US6080618A (en) * 1998-03-31 2000-06-27 Siemens Aktiengesellschaft Controllability of a buried device layer
US6214696B1 (en) * 1998-04-22 2001-04-10 Texas Instruments - Acer Incorporated Method of fabricating deep-shallow trench isolation
US6168961B1 (en) * 1998-05-21 2001-01-02 Memc Electronic Materials, Inc. Process for the preparation of epitaxial wafers for resistivity measurements
US6146970A (en) * 1998-05-26 2000-11-14 Motorola Inc. Capped shallow trench isolation and method of formation
US6335293B1 (en) * 1998-07-13 2002-01-01 Mattson Technology, Inc. Systems and methods for two-sided etch of a semiconductor substrate
US6265282B1 (en) * 1998-08-17 2001-07-24 Micron Technology, Inc. Process for making an isolation structure
KR100287180B1 (ko) * 1998-09-17 2001-04-16 윤종용 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법
US6074931A (en) * 1998-11-05 2000-06-13 Vanguard International Semiconductor Corporation Process for recess-free planarization of shallow trench isolation
US6080637A (en) * 1998-12-07 2000-06-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation technology to eliminate a kink effect
US6548261B1 (en) * 1998-12-30 2003-04-15 Case Western Reserve University Alzheimer model for drug screening
US6037238A (en) * 1999-01-04 2000-03-14 Vanguard International Semiconductor Corporation Process to reduce defect formation occurring during shallow trench isolation formation
US6271143B1 (en) * 1999-05-06 2001-08-07 Motorola, Inc. Method for preventing trench fill erosion
TW413887B (en) * 1999-06-09 2000-12-01 Mosel Vitelic Inc Method for forming trench-type power metal oxide semiconductor field effect transistor
US6207531B1 (en) * 1999-07-02 2001-03-27 Promos Technologies, Inc. Shallow trench isolation using UV/O3 passivation prior to trench fill
US6524931B1 (en) * 1999-07-20 2003-02-25 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
US6150212A (en) * 1999-07-22 2000-11-21 International Business Machines Corporation Shallow trench isolation method utilizing combination of spacer and fill
US6426278B1 (en) * 1999-10-07 2002-07-30 International Business Machines Corporation Projection gas immersion laser dopant process (PGILD) fabrication of diffusion halos
US6399512B1 (en) * 2000-06-15 2002-06-04 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
US6365446B1 (en) * 2000-07-03 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process
US6468853B1 (en) * 2000-08-18 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner
US6943078B1 (en) * 2000-08-31 2005-09-13 Micron Technology, Inc. Method and structure for reducing leakage current in capacitors
KR101027485B1 (ko) * 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US6391731B1 (en) * 2001-02-15 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Activating source and drain junctions and extensions using a single laser anneal
US6646322B2 (en) * 2001-03-02 2003-11-11 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6456370B1 (en) * 2001-03-29 2002-09-24 Fitel Usa Corp. Method of measuring bending loss with an optical time domain reflectometer
US6498383B2 (en) 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
EP1397832A2 (en) 2001-06-08 2004-03-17 Amberwave Systems Corporation Method for isolating semiconductor devices
US6548399B1 (en) 2001-11-20 2003-04-15 Intel Corporation Method of forming a semiconductor device using a carbon doped oxide layer to control the chemical mechanical polishing of a dielectric layer
US6656749B1 (en) * 2001-12-13 2003-12-02 Advanced Micro Devices, Inc. In-situ monitoring during laser thermal annealing
US6566228B1 (en) * 2002-02-26 2003-05-20 International Business Machines Corporation Trench isolation processes using polysilicon-assisted fill
US6613646B1 (en) * 2002-03-25 2003-09-02 Advanced Micro Devices, Inc. Methods for reduced trench isolation step height
US6548361B1 (en) * 2002-05-15 2003-04-15 Advanced Micro Devices, Inc. SOI MOSFET and method of fabrication
US6759702B2 (en) * 2002-09-30 2004-07-06 International Business Machines Corporation Memory cell with vertical transistor and trench capacitor with reduced burried strap
US6706581B1 (en) * 2002-10-29 2004-03-16 Taiwan Semiconductor Manufacturing Company Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
US6962857B1 (en) * 2003-02-05 2005-11-08 Advanced Micro Devices, Inc. Shallow trench isolation process using oxide deposition and anneal
US7648886B2 (en) * 2003-01-14 2010-01-19 Globalfoundries Inc. Shallow trench isolation process
US6673696B1 (en) * 2003-01-14 2004-01-06 Advanced Micro Devices, Inc. Post trench fill oxidation process for strained silicon processes
US6921709B1 (en) * 2003-07-15 2005-07-26 Advanced Micro Devices, Inc. Front side seal to prevent germanium outgassing

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