CN1685478A - 用于晶圆的两层lto背面密封 - Google Patents
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- 238000007789 sealing Methods 0.000 claims description 83
- 229910052710 silicon Inorganic materials 0.000 claims description 58
- 239000010703 silicon Substances 0.000 claims description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 49
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 21
- 229910000077 silane Inorganic materials 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 170
- 238000002356 laser light scattering Methods 0.000 description 23
- 238000005530 etching Methods 0.000 description 22
- 238000005516 engineering process Methods 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 9
- 238000005452 bending Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000004140 cleaning Methods 0.000 description 6
- 239000012528 membrane Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000000149 argon plasma sintering Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical compound [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 description 1
- 241000720974 Protium Species 0.000 description 1
- 229910006360 Si—O—N Inorganic materials 0.000 description 1
- 208000003443 Unconsciousness Diseases 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000006555 catalytic reaction Methods 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 210000002808 connective tissue Anatomy 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Chemical Vapour Deposition (AREA)
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Abstract
本发明提供一种用于晶圆的两层LTO背面密封。这两层LTO背面密封包括具有第一主面和第二主面的低应力LTO层，该低应力LTO层的第一主面与该晶圆的一个主面相邻。所述两层LTO背面密封进一步包括具有第一主面和第二主面的高应力LTO层，该高应力LTO层的第一主面与该低应力LTO层的第二主面相邻。
Description
本发明涉及一种使用低压等离子体增强化学汽相淀积(LPPECVD)来用于晶圆背面密封的低温氧化物(LTO)淀积的工艺，并且特别是涉及两层LTO背面密封。
自动掺杂是在用于外延淀积的硅晶圆中发生的问题。在外延工艺的热循环期间，高掺杂(p+)硅衬底通过衬底的背面扩散出掺杂剂原子，导致晶圆正面上的无意识的过掺杂效应。这在晶圆的边缘是最明显的。这导致外延掺杂剂分布中的不均匀性在大多数器件制造者的容限之外。
晶圆上的背面层减小了自动掺杂效应。
使用各种技术来淀积SiO2层。这些技术可以大致分为大气压和低压应用，并进一步分为在化学汽相淀积(CVD)中利用等离子体点燃(等离子体增强：PE)的各种工艺，这利用了硅的热解表面催化以及氧承载气体。
模糊或外延模糊是由不均匀表面构图(微粗糙度)或由表面或邻近表面不完美的致密浓度产生的非局部化光散射。半导体晶圆应该具有低的外延模糊或着没有外延模糊。
膜应力是影响晶圆上的膜的压缩力或张力。具有高膜应力的晶圆层比具有低膜应力的晶圆层更容易发生翘曲。
一种已有的系统在晶圆背面上提供一个LTO层。然而，制造的该层通常比500nm厚，并且没有解决晶圆正面上的模糊和晶圆翘曲的问题。
广泛地讲，在一个方案中，本发明包括用于晶圆的两层LTO背面密封，该晶圆具有第一主面和第二主面，这两层背面密封层包括：具有第一主面和第二主面的低应力LTO层，所述低应力LTO层的第一主面与晶圆的一个主面相邻；和具有第一主面和第二主面的高应力LTO层，所述高应力LTO层的第一主面与所述低应力LTO层的第二主面相邻。
广义上讲，在另一方案中，本发明包括形成用于具有两个主面的晶圆的两层LTO背面密封的方法，该方法包括如下步骤：形成具有第一主面和第二主面的低应力LTO层，其第一主面位于晶圆的一个主面上，并且在所述低应力LTO层的第二主面上形成具有第一主面和第二主面的高应力LTO层。
广义上讲，在另一方案中，本发明包括pp+硅外延晶圆，包括：p+衬底第一主面和第二主面；具有第一主面和第二主面的低应力LTO层，其中所述低应力LTO层的第一主面与p+衬底的第一主面相邻；和具有第一主面和第二主面的高应力LTO氧化硅层，所述高应力LTO氧化硅层的第一主面与所述低应力LTO层的第二主面相邻。
广义上讲，在再一个方案中，本发明包括nn+硅外延晶圆，包括：n+衬底第一主面和第二主面；具有第一主面和第二主面的低应力LTO层，其中所述低应力LTO层的第一主面与n+衬底的第一主面相邻；和具有第一主面和第二主面的高应力LTO氧化硅层，所述高应力LTO氧化硅层的第一主面与所述低应力LTO层的第二主面相邻。
下面将参照附图通过例子来介绍本发明的优选形式的晶圆，但这并非用来作为限定性的，其中：
图1表示具有两层LTO背面密封的硅晶圆；和
图2表示在晶圆正面上淀积外延层之后的具有LTO背面密封的硅晶圆。
图1表示具有形成背面密封的两个LTO层的硅晶圆。衬底1是掺杂的(p型或n型)硅。层2是利用高硅烷(SiH4)流使用高功率下的高频RF形成的低应力LTO层。在高功率下使用高和低频RF在层2上淀积层3，从而提供一个高密度高应力LTO层，该LTO层在随后的清洗工艺期间具有较低的蚀刻速度。
所述低应力LTO层2控制晶圆的几何形状，以使晶圆的翘曲最小化。该低应力LTO层还用于在外延期间改善边缘模糊。
所述高应力LTO层具有高密度，并因此具有低刻蚀速度。因为只有少量的高应力LTO层可用于刻蚀，所以这允许背面密封在随后的清洗工艺期间保持低应力LTO层。所述低应力LTO层同样具有高淀积速度，这意味着高的产量。具有低刻蚀速度的高应力LTO层可以降低制造成本。
LTO等离子体工艺通常使用N2来用于稀释、N2O作为载氧气体、并且使用SiH4来作为载硅气体。在等离子体状态下，这些化合物被分解成它们各自的离子成分，并且通过耦合到反应室的高功率下的高频RF来使更易移动的电子加速，以撞击该等离子体。在等离子体中的正离子和置于接地的加热部件上的晶圆之间存在小的负电压。这个电位差将离子朝向晶圆表面加速，在那里所述离子形成一个二氧化硅(SiO2)层。
在LTO反应器中通常使用高频和低频RF功率，以便增强LPCVD工艺。高频RF功率用于通过加速电子而撞击等离子体，而低频RF功率用于增强要形成的层的致密化，这是因为它使较重的离子活动的时间更长。
使用本发明的方法，形成一个具有双层LTO背面密封的晶圆，其中内层具有低应力，而外层具有高应力。内层的应力通常＜100Mpa，而外层的应力通常＜300Mpa。所述内层控制该晶圆的外延模糊和该晶圆的几何形状。所述外层控制湿式工作台清洗期间背面层的厚度减小。
表1表示具有双层LTO背面密封的晶圆的一组制造步骤。
| 步骤1 | 步骤2 | 步骤3 | 步骤4 | 步骤5 | 步骤6 | 步骤7 | 步骤8 | 步骤9 | 步骤10 | |
| 压力(Pa) | 0 | 200-467 | 200-467 | 200-467 | 200-467 | 200-467 | 200-467 | 200-467 | 200-467 | 0 |
| 时间(sec) | 1-50 | 1-50 | 1-50 | 1-50 | 根据特定的层厚而变化 | 根据特定的层厚而变化 | 1-50 | 1-50 | 1-50 | 1-50 |
| 卸出(sec) | 0 | 0 | 0 | 0-20 | 0 | 0 | 0 | 0 | 0 | 0 |
| 温度(℃) | 250-600典型地300-450 | 250-600典型地300-450 | 250-600典型地300-450 | 250-600典型地300-450 | 250-600典型地300-450 | 250-600典型地300-450 | 250-600典型地300-450 | 250-600典型地300-450 | 250-600典型地300-450 | 250-600典型地300-450 |
| HFRF功率(w) | 0 | 0 | 0 | 0 | 200-1600典型地300-1200 | 200-1600典型地300-1200 | 200-1600典型地300-1200 | 0 | 0 | 0 |
| LFRF功率(w) | 0 | 0 | 0 | 0 | 0-800典型地100-600 | 0-800典型地100-600 | 0-800典型地100-600 | 0 | 0 | 0 |
| N2(sccm) | 0 | 800-7000典型地1000-4000 | 800-7000典型地1000-4000 | 800-7000典型地1000-4000 | 800-7000典型地1000-4000 | 800-7000典型地1000-4000 | 800-7000典型地1000-4000 | 800-7000典型地1000-4000 | 800-7000典型地1000-4000 | 0 |
| N2O(sccm) | 0 | 0 | 2000-18000典型地3000-15000 | 2000-18000典型地3000-15000 | 2000-18000典型地3000-15000 | 2000-18000典型地3000-15000 | 2000-18000典型地3000-15000 | 2000-18000典型地3000-15000 | 0 | 0 |
| SiH4(sccm) | 0 | 0 | 0 | 50-1000典型地100-600 | 50-1000典型地100-600 | 50-1000典型地100-600 | 0 | 0 | 0 | 0 |
表一
表1的步骤5示出了压力、时间、温度、高频RF功率、低频RF功率、N2、N2O和SiH4的优选范围，以便形成低应力LTO层。为了形成该低应力LTO层，需要高硅烷流、低功率的低频RF、高功率的高频RF和低压力。理想地，流速、功率、压力等选自表1中提供的范围。参数的这种组合产生高淀积速度(通常为5000-12000埃/分钟)，并导致低应力SiO2层。这一层通常是有缺陷的SiO2网状物。这层将保持晶圆在几乎无应力的状态下，并且改善了外延模糊程度。利用该层，通常可以使晶圆的外延模糊程度减小到0.1-1ppm。高功率下的高频RF产生高淀积速度和低膜应力。这个步骤中的低压有助于产生高淀积速度，如高硅烷速度那样。在晶圆上淀积低应力层导致外延淀积之后晶圆上的低弯曲和翘曲。这是用现有的单层LTO背面密封难以实现的，尤其是比500nm厚的那些。
表1的步骤6示出了压力、时间、温度、高频RF功率、低频RF功率、N2、N2O和SiH4的优选范围，以便形成高应力LTO层。为了形成该高应力LTO层，需要高功率下的低频RF、更高的压力、和低硅烷流。理想地，流速、功率、压力等选自表1中提供的范围。步骤6中参数的组合将导致低淀积速度，并产生高密度LTO层。为了形成该高应力LTO层，选择低频RF功率使其比步骤5中的高，选择硅烷流使其低于步骤5中的硅烷流，并且选择压力使其比步骤5中的高。该高应力LTO层在湿式工作台工艺(该工艺涉及HF溶液)中具有低刻蚀速度，优选大约等于在步骤5中形成的低应力层的刻蚀速度的四分之一。高功率下的低频RF用于使离子移动加速，以便轰击该淀积层来形成一个具有低刻蚀速度的高应力、高密度层。高淀积压力有助于产生低淀积速度和具有高膜应力的高密度膜。低硅烷流也有助于产生低淀积速度和具有高应力的高密度膜。
在用于形成所述LTO背面密封的工艺中，高频RF通常为13.56MHz，这是因为它是工业标准，但是也可以是任何合适的频率。低频RF通常在100kHz和600kHz之间。更典型地，所述低频RF为200kHz，这是因为它是工业标准，但是也可以是任何合适的频率。
所述高应力和低应力LTO层的组合对可视边缘外延模糊的抑制效果远胜于现有的单层LTO背面密封器件。双层背面密封具有高淀积速度。这个速度理想地比现有的单层LTO背面密封大约高三倍，显示了两层背面密封在淀积中的时间效率。
低应力和高应力LTO层的淀积是理想地连续等离子体工艺。这有助于在这两个LTO背面密封层之间形成网状物。在高应力和低应力层之间形成网状物的优点包括即使在外延淀积之后也能保证低的晶圆弯曲和翘曲，如下面进一步说明的。这个优点不会受到LTO背面密封的厚度的影响。
用表1的处理方案淀积的低应力LTO层在湿式工作台处理和外延中具有比高应力LTO外膜更高的刻蚀速度。所述高应力LTO背面密封层在湿式工作台处理中具有低刻蚀速度。外部高应力LTO层在外延高温退火期间没有应力释放，并在外延期间对晶圆的最终几何形状没有贡献。在外延期间对晶圆的最终几何形状的唯一贡献来自正面外延层，并与外延厚度有所相关。
回到图1，这个图表示了具有内部低应力LTO层2和外部高应力LTO层3的硅晶圆1。高应力LTO层3具有比低应力LTO层2低的刻蚀速度，因为层的密度不同。在清洗工艺之后，不同的刻蚀速度将在外延退火之前使高应力LTO层3延伸到低应力LTO层2上。这可以通过在清洗工艺期间除去高应力LTO层的部分厚度来克服。
在晶圆上形成这两层LTO背面密封层之后，对该晶圆进行LTO边缘去除处理，以便除去该晶圆的边缘区域上的任何LTO膜和晶圆正面上的任何微量LTO膜。边缘排除量通常为0.006-5mm。这个工艺不会减小所述高应力LTO层的厚度。
在边缘去除处理之后，对该晶圆进行边缘抛光和边缘抛光清洗。所述边缘抛光工艺不会除去形成晶圆背面的任何LTO膜。边缘抛光清洗使用HF/O3的溶液，其中HF浓度通常为0.02-0.5％。所述边缘抛光清洗工艺通常从LTO背面密封的厚度除去5-30nm。
在抛光和抛光清洗之后，进行后抛光清洗。所述后抛光清洗进一步除去一部分LTO层。后抛光清洗中的HF浓度通常为0.1-1％，导致通常除去LTO背面密封的厚度的10-50nm。
在外延之前必须进行至少一次湿式工作台清洗。所述湿式工作台清洗通常包括0.1-1％HF，从而在LTO背面密封层厚度中除去1-30nm。
控制外部高应力LTO层3的锐利边缘形状的一种方法如下：在第一次湿式工作台处理期间，具有比高应力LTO层高的刻蚀速度的内部低应力LTO层2被刻蚀，留下一部分高应力LTO层突出(overhanging)在低应力LTO层上。当发生这种情况时，将刻蚀高应力LTO层的露出的底面以及高应力LTO层的顶部，导致该高应力LTO层的突出部分具有高应力LTO层的其余部分的两倍的刻蚀速度。因此，即使在外延之前，也能通过顶部厚度控制来控制外高应力LTO层的边缘形状。
该双层LTO背面密封对后外延翘曲具有另一种效果。LTO背面密封的外高应力层在外延期间没有膜应力释放。公知PECVD LTO膜含有大量次要元素(by-element)并且是有缺陷的网状物。例如SiOx、SiNHx和SiHx(其中x＝1、2、3、4)是一部分次要元素。孔洞越多的LTO层具有更多的次要元素。在外延高温退火(通常在1050-1200℃的温度下)期间发生次要元素排气和膜网状物重新排列。在外延期间，该LTO层将趋于成为高密度层，它具有几乎与热硅氧化相同的性能，例如，类似的后外延刻蚀速度。这意味着在外延高温退火之后，无论使用何种淀积工艺，该LTO膜将具有与热氧化几乎相同的性能。该双层LTO背面密封在外延之后具有与单层LTO背面密封相同的刻蚀速度。在图2中示出了这种情况，其中外延材料层5已经淀积在晶圆1上，并且高应力和低应力LTO层已经致密化，以便形成单层LTO层4。
在外延期间，进一步发生背面密封层厚度的减小。在该高应力层中，在外延期间通常损失2-6％的厚度。对于该低应力层，通常损失3-10％的厚度。所述内部低应力LTO层的厚度损失与上述LTO膜网状物的重新排列有关。
然而，本发明的背面密封在HF溶液中仍然具有较低的刻蚀速度。这是因为在外延高温退火期间只有氢元素被排出，而氮元素将与硅键结合。这在LTO背面密封中生成Si-O-N网状物，它具有高密度和低刻蚀速度。在LTO背面密封的网状物的重新排列期间，内部低应力层的密度增加了，然后外部高应力层的密度增加。由于高应力和低应力LTO层属于相同的网络，并由相同材料形成，因此这些层之间的连接比内层和晶圆之间的连接更好。这将控制晶圆的几何形状，以便减少翘曲并且保持该高应力层的有利的低刻蚀速度。
将上述两层LTO背面密封和现有的单层背面密封进行比较，示出了两层LTO背面密封的一个优点。在外延之前，两种密封对晶圆的几何形状提供几乎相同的贡献。外延之后，单层LTO密封提供高应力贡献，这增加了晶圆的翘曲，而双层LTO密封保持相同的晶圆几何形状。用单层背面密封是不可能实现这种效果的，尤其是用厚背面密封(通常＞500nm)更是不可能实现的。
与双层LTO背面密封相同，在晶圆和双层LTO背面密封之间也可以包括一个多晶硅层。优选地，所述多晶硅层的厚度在0.5和2微米之间。该多晶硅层对杂质和金属污染物具有外吸取作用。
使用这里所述的方法形成的典型双层LTO背面密封优选为厚度在1000和10000埃之间。具有在1微米和20微米之间的典型外延厚度并具有双层LTO背面密封的晶圆将通常具有小于50微米的翘曲，更典型为小于30微米，并且最典型为小于25微米，如通过ADE电容性工具测量的。该晶圆将通常进一步具有小于30微米的弯曲，更典型为小于20微米，并且最典型为小于15微米，如利用ADE电容性工具测量的。如利用KLA Tencor SP1或等效激光散射工具测量的，具有双层LTO背面密封的晶圆的典型局部化光散射点(LLS)为：LLS＞0.128微米，每个晶圆小于100个，并且通常每个晶圆小于30个；LLS＞0.155微米，每个晶圆小于50个，并且通常每个晶圆小于10个；LLS＞0.193微米，每个晶圆小于30个，并且通常每个晶圆小于10个；LLS＞0.285微米，每个晶圆小于20个，并且通常每个晶圆小于5个。模糊性能通常小于50ppm，更典型为小于20ppm，并且最典型为小于15ppm。这表明具有双层LTO背面密封的晶圆具有非常好的模糊性能和LLS性能。所述双层LTO背面密封在湿式工作台清洗中也具有典型的刻蚀速度或小于100nm。
硅外延晶圆可以是具有p型外延层和p+衬底的pp+晶圆。或者，硅外延晶圆可以是具有n型外延层和n+衬底的nn+晶圆。
优选利用高频RF功率来形成根据本发明的低应力LTO层。所述高频RF的功率优选在200和1600瓦之间，并且最优选在300和1200瓦之间。在形成所述低应力LTO层时使用的高频优选大约为13.56MHz。
所述低应力层优选是使用低压力形成的。用于形成所述低应力LTO层的压力优选在200和467Pa之间。
所述低应力LTO层优选是使用高硅烷流形成的。用于形成所述低应力LTO层的硅烷流优选在50和1000sccm之间。用于形成所述低应力LTO层的硅烷流最优选在100和600sccm之间。
用于形成所述低应力LTO层的温度优选在250和600℃之间。用于形成所述低应力LTO层的温度最优选在300和450℃之间。
优选在存在N2的情况下以优选在800和7000sccm之间的流速形成所述低应力LTO层。在形成所述低应力LTO层时使用的N2流速最优选在1000和4000sccm之间。
同样优选在存在N2O的情况下以2000和18000sccm之间的流速形成所述低应力LTO层。在形成所述低应力LTO层时使用的N2O流速最优选在3000和15000sccm之间。
所述高应力LTO层优选是使用高功率下的高频RF功率形成的。所述高频RF的功率优选在200和1600瓦之间。所述高频RF的功率最优选在300和1200瓦之间。在形成所述高应力LTO层时使用的高频优选为13.56MHz。
所述高应力LTO层还优选是使用高功率下的低频RF形成的。所述高应力LTO层优选是使用功率在0和800瓦之间的低频RF形成的。所述高应力LTO层最优选是使用功率在100和600瓦之间的低频RF形成的。在形成所述高应力LTO层时使用的低频优选在100和600kHz之间。在形成所述高应力LTO层时使用的低频最优选为200kHz。
所述高应力LTO层优选是使用高压力形成的。所述高应力LTO层优选是使用比形成所述低应力LTO层时使用的压力更高的压力形成的。用于形成所述高应力LTO层的压力优选在200和467Pa之间。
所述高应力LTO层优选是使用低硅烷流形成的。所述高应力LTO层优选是使用优选在50和1000sccm之间的硅烷流形成的。所述高应力LTO层是使用最优选在100和600sccm之间的硅烷流形成的。所述高应力LTO层还优选是利用比形成低应力LTO层的步骤中使用的流速慢的硅烷流形成的。
用于形成所述高应力LTO层的温度优选在250和600℃之间。用于形成所述高应力LTO层的温度最优选在300和450℃之间。
优选在存在N2的情况下、以优选在800和7000sccm之间的流速形成所述高应力LTO层。在形成所述高应力LTO层时使用的N2流速最优选在1000和4000sccm之间。
还优选在存在N2O的情况下、以2000和18000sccm之间的流速来形成所述高应力LTO层。在形成所述高应力LTO层时使用的N2O流速最优选在3000和15000sccm之间。
在淀积所述低应力和高应力LTO层时，优选在所述低应力和高应力层之间形成一个网状物。
所述晶圆优选是p型硅晶圆。所述晶圆还优选是n型硅晶圆。
根据本发明的pp+硅外延晶圆包括在p+衬底的第二主面上的外延层。该外延层的厚度优选在1和50微米之间。
所述低应力LTO层和所述高应力LTO层的厚度优选在1000埃和10000埃之间。
所述pp+硅外延晶圆优选进一步包括一个在衬底和该低应力LTO层之间的多晶硅层。所述多晶硅层的厚度优选在0.5和2微米之间。
所述pp+硅外延晶圆具有优选小于50微米的翘曲。所述pp+硅外延晶圆具有最优选小于20微米的翘曲。
所述pp+硅外延晶圆具有优选小于30微米的弯曲。所述pp+硅外延晶圆具有最优选小于15微米的弯曲。
所述pp+硅外延晶圆具有优选小于50ppm的模糊性能。所述pp+硅外延晶圆具有最优选小于15ppm的模糊性能。
所述pp+硅外延晶圆具有大于0.128微米的LLS性能，优选每个晶圆小于100个。所述pp+硅外延晶圆具有大于0.128微米的LLS性能，最优选每个晶圆小于30个。
所述pp+硅外延晶圆具有大于0.155微米的LLS性能，优选每个晶圆小于50个。所述pp+硅外延晶圆具有大于0.155微米的LLS性能，最优选每个晶圆小于10个。
所述pp+硅外延晶圆具有大于0.193微米的LLS性能，优选每个晶圆小于30个。所述pp+硅外延晶圆具有大于0.193微米的LLS性能，最优选每个晶圆小于10个。
所述pp+硅外延晶圆具有大于0.285微米的LLS性能，优选每个晶圆小于20个。所述pp+硅外延晶圆具有大于0.285微米的LLS性能，最优选每个晶圆小于5个。
优选对所述pp+硅外延晶圆进行湿式工作台清洗处理，其中湿式工作台清洗时的刻蚀率优选小于100nm。
根据本发明的nn+硅外延晶圆进一步包括在n+衬底的第二主面上的外延层。所述nn+硅外延晶圆具有厚度优选在1和50微米之间的外延层。
所述nn+硅外延晶圆的低应力LTO层和高应力LTO层的厚度优选在1000埃和10000埃之间。
所述nn+硅外延晶圆优选进一步包括一个在衬底和该低应力LTO层之间的多晶硅层。所述多晶硅层的厚度优选在0.5和2微米之间。
所述nn+硅外延晶圆具有优选小于50微米的翘曲。所述nn+硅外延晶圆具有最优选小于20微米的翘曲。
所述nn+硅外延晶圆具有优选小于30微米的弯曲。所述nn+硅外延晶圆具有最优选小于15微米的弯曲。
所述nn+硅外延晶圆具有优选小于50ppm的模糊性能。所述nn+硅外延晶圆具有最优选小于15ppm的模糊性能。
所述nn+硅外延晶圆具有大于0.128微米的LLS性能，优选每个晶圆小于100个。所述nn+硅外延晶圆具有大于0.128微米的LLS性能，最优选每个晶圆小于30个。
所述nn+硅外延晶圆具有大于0.155微米的LLS性能，优选每个晶圆小于50个。所述nn+硅外延晶圆具有大于0.155微米的LLS性能，最优选每个晶圆小于10个。
所述nn+硅外延晶圆具有大于0.193微米的LLS性能，优选每个晶圆小于30个。所述nn+硅外延晶圆具有大于0.193微米的LLS性能，最优选每个晶圆小于10个。
所述nn+硅外延晶圆具有大于0.285微米的LLS性能，优选每个晶圆小于20个。所述nn+硅外延晶圆具有大于0.285微米的LLS性能，最优选每个晶圆小于5个。
优选对所述nn+硅外延晶圆进行湿式工作台清洗处理，其中湿式工作台清洗时的刻蚀率优选小于100nm。
前面已经介绍了包括其优选形式的本发明。对于本领域技术人员来说显而易见的变化和修改将包括在由所附权利要求书限定的范围内。
Claims (46)
1、一种用于具有第一主面和第二主面的晶圆的两层LTO背面密封，包括：
具有第一主面和第二主面的低应力LTO层，该低应力LTO层的第一主面与该晶圆的一个主面相邻；和
具有第一主面和第二主面的高应力LTO层，该高应力LTO层的第一主面与该低应力LTO层的第二主面相邻。
2、根据权利要求1所述的晶圆，还包括一个在该晶圆和该低应力层之间的多晶硅层。
3、一种用于在具有两个主面的晶圆上形成两层LTO背面密封的方法，包括如下步骤：
形成具有第一主面和第二主面的低应力LTO层，其第一主面位于该晶圆的一个主面上，和
形成具有第一主面和第二主面的高应力LTO层，该高应力LTO层的一个主面与该低应力LTO层的第二主面相邻。
4、根据权利要求3所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用高频RF功率形成该低应力LTO层的步骤。
5、根据权利要求4所述的在一个晶圆上形成两层LTO背面密封的方法，其中所述高频RF的功率在200和1600瓦之间。
6、根据权利要求4或5所述的在一个晶圆上形成两层LTO背面密封的方法，其中所述高频RF的功率在300和1200瓦之间。
7、根据权利要求4到6任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，其中在形成该低应力LTO层时使用的高频大约为13.56MHz。
8、根据权利要求3到7任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用低压力形成该低应力LTO层的步骤。
9、根据权利要求8所述的在一个晶圆上形成两层LTO背面密封的方法，其中用于形成该低应力LTO层的压力在200和467Pa之间。
10、根据权利要求3到9任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用高硅烷流速形成该低应力LTO层的步骤。
11、根据权利要求10所述的在一个晶圆上形成两层LTO背面密封的方法，其中用于形成该低应力LTO层的硅烷流在50和1000sccm之间。
12、根据权利要求10或11所述的在一个晶圆上形成两层LTO背面密封的方法，其中用于形成该低应力LTO层的硅烷流在100和600sccm之间。
13、根据权利要求3到12任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用250和600℃之间的温度形成该低应力LTO层的步骤。
14、根据权利要求13所述的在一个晶圆上形成两层LTO背面密封的方法，其中用于形成该低应力LTO层的温度在300和450℃之间。
15、根据权利要求3到14任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括在存在具有800和7000sccm之间的流速的N2的情况下形成该低应力LTO层的步骤。
16、根据权利要求15所述的在一个晶圆上形成两层LTO背面密封的方法，其中在形成该低应力LTO层时使用的N2流速在1000和4000sccm之间。
17、根据权利要求3到16任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括在存在具有2000和18000sccm之间的流速的N2O的情况下形成该低应力LTO层的步骤。
18、根据权利要求17所述的在一个晶圆上形成两层LTO背面密封的方法，其中在形成该低应力LTO层时使用的N2O流速在3000和15000sccm之间。
19、根据权利要求3到18任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用高功率下的高频RF功率形成该高应力LTO层的步骤。
20、根据权利要求19所述的在一个晶圆上形成两层LTO背面密封的方法，其中所述高频RF的功率在200和1600瓦之间。
21、根据权利要求19或20所述的在一个晶圆上形成两层LTO背面密封的方法，其中所述高频RF的功率在300和1200瓦之间。
22、根据权利要求19到21任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，其中在形成该高应力LTO层时使用的高频为13.56MHz。
23、根据权利要求3到22任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用高功率下的低频RF形成该高应力LTO层的步骤。
24、根据权利要求23所述的在一个晶圆上形成两层LTO背面密封的方法，其中该高应力LTO层是利用功率在0和800瓦之间的低频RF形成的。
25、根据权利要求23或24所述的在一个晶圆上形成两层LTO背面密封的方法，其中该高应力LTO层是利用功率在100和600瓦之间的低频RF形成的。
26、根据权利要求22到25任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，其中在形成该高应力LTO层时使用的低频在100和600kHz之间。
27、根据权利要求26所述的在一个晶圆上形成两层LTO背面密封的方法，其中在形成该高应力LTO层时使用的低频为200kHz。
28、根据权利要求3到27任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用高压力形成该高应力LTO层的步骤。
29、根据权利要求28所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用比用于形成该低应力LTO层的压力更高的压力来形成该高应力LTO层的步骤。
30、根据权利要求28或29所述的在一个晶圆上形成两层LTO背面密封的方法，其中用于形成该高应力LTO层的压力在200和467Pa之间。
31、根据权利要求3到30任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括使用低硅烷流形成该高应力LTO层的步骤。
32、根据权利要求31所述的在一个晶圆上形成两层LTO背面密封的方法，其中该高应力LTO层是利用50和1000sccm之间的硅烷流形成的。
33、根据权利要求31或32所述的在一个晶圆上形成两层LTO背面密封的方法，其中该高应力LTO层是利用100和600sccm之间的硅烷流形成的。
34、根据权利要求31到33任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，其中该高应力LTO层是使用比在形成该低应力LTO层的步骤中使用的流速低的硅烷流形成的。
35、根据权利要求3到34任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括利用在250和600℃之间的至少一个温度形成该高应力LTO层的步骤。
36、根据权利要求35所述的在一个晶圆上形成两层LTO背面密封的方法，其中用于形成该高应力LTO层的温度在300和450℃之间。
37、根据权利要求3到36任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括在存在具有800和7000sccm之间的流速的N2的情况下形成该高应力LTO层的步骤。
38、根据权利要求37所述的在一个晶圆上形成两层LTO背面密封的方法，其中在形成该高应力LTO层时使用的N2流速在1000和4000sccm之间。
39、根据权利要求3到38任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，还包括在存在具有2000和18000sccm之间的流速的N2O的情况下形成该高应力LTO层的步骤。
40、根据权利要求39所述的在一个晶圆上形成两层LTO背面密封的方法，其中在形成该高应力LTO层时使用的N2O流速在3000和15000sccm之间。
41、根据权利要求3到40任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，其中形成该低应力和该高应力LTO层的步骤包括在该低应力和高应力层之间形成一个网状物的步骤。
42、根据权利要求3到41任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，其中该晶圆是p型硅晶圆。
43、根据权利要求3到41任何一项所述的在一个晶圆上形成两层LTO背面密封的方法，其中该晶圆是n型硅晶圆。
44、一种利用根据权利要求3到43任何一项所述的方法形成的晶圆。
45、一种pp+硅外延晶圆，包括：
具有第一主面和第二主面的p+衬底，
具有第一主面和第二主面的低应力LTO层，该低应力LTO层的第一主面与该p+衬底的第一主面相邻，和
具有第一主面和第二主面的高应力LTO氧化硅层，该高应力LTO氧化硅层的第一主面与该低应力LTO层的第二主面相邻。
46、一种nn+硅外延晶圆，包括：
具有第一主面和第二主面的n+衬底，
具有第一主面和第二主面的低应力LTO层，该低应力LTO层的第一主面与该n+衬底的第一主面相邻，和
具有第一主面和第二主面的高应力LTO氧化硅层，该高应力LTO氧化硅层的第一主面与该低应力LTO层的第二主面相邻。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SG200205833A SG114574A1 (en) | 2002-09-25 | 2002-09-25 | Two layer lto backside seal for a wafer |
| SG2002058337 | 2002-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1685478A true CN1685478A (zh) | 2005-10-19 |
| CN100409407C CN100409407C (zh) | 2008-08-06 |
Family
ID=32041147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038228084A Expired - Lifetime CN100409407C (zh) | 2002-09-25 | 2003-09-18 | 用于晶圆的两层lto背面密封 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US8007914B2 (zh) |
| EP (1) | EP1543545B1 (zh) |
| JP (1) | JP4755421B2 (zh) |
| KR (1) | KR100713112B1 (zh) |
| CN (1) | CN100409407C (zh) |
| DE (1) | DE60310100T2 (zh) |
| SG (1) | SG114574A1 (zh) |
| TW (1) | TWI228783B (zh) |
| WO (1) | WO2004030060A1 (zh) |
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- 2002-09-25 SG SG200205833A patent/SG114574A1/en unknown
-
2003
- 2003-09-18 KR KR1020047019006A patent/KR100713112B1/ko active IP Right Grant
- 2003-09-18 CN CNB038228084A patent/CN100409407C/zh not_active Expired - Lifetime
- 2003-09-18 EP EP03748059A patent/EP1543545B1/en not_active Expired - Lifetime
- 2003-09-18 US US10/528,765 patent/US8007914B2/en active Active
- 2003-09-18 DE DE60310100T patent/DE60310100T2/de not_active Expired - Lifetime
- 2003-09-18 WO PCT/EP2003/010410 patent/WO2004030060A1/en active Application Filing
- 2003-09-18 JP JP2004538947A patent/JP4755421B2/ja not_active Expired - Lifetime
- 2003-09-23 TW TW092126259A patent/TWI228783B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| CN100409407C (zh) | 2008-08-06 |
| DE60310100T2 (de) | 2007-05-16 |
| WO2004030060A1 (en) | 2004-04-08 |
| KR100713112B1 (ko) | 2007-05-02 |
| US20070065671A1 (en) | 2007-03-22 |
| EP1543545B1 (en) | 2006-11-29 |
| JP2006500778A (ja) | 2006-01-05 |
| KR20050004865A (ko) | 2005-01-12 |
| EP1543545A1 (en) | 2005-06-22 |
| TWI228783B (en) | 2005-03-01 |
| TW200408017A (en) | 2004-05-16 |
| DE60310100D1 (de) | 2007-01-11 |
| SG114574A1 (en) | 2005-09-28 |
| US8007914B2 (en) | 2011-08-30 |
| JP4755421B2 (ja) | 2011-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20080806 |