CN1607646A - 在半导体衬底中制造半导体元件的方法 - Google Patents

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Abstract

本发明涉及在半导体衬底(12)中制造半导体元件的方法，具有以下步骤：在半导体衬底(12)内形成具有不同导电类型的槽(32，34)及形成沟状结构(36，60)，其中槽(32，34)通过注入及向内扩散(26，44)入掺杂剂来产生，及产生半导体衬底(12)中的活性区域及它们的接触结构。该方法的特征在于：向内扩散(26，44)通过至少两个高温步骤来产生，其中至少一个第一向内扩散(26)通过在产生沟状结构(36，60)以前的一个第一高温步骤来进行，及其中至少一个第二向内扩散(44)通过在产生沟状结构(36，60)以后的一个第二高温步骤来进行。

Description

在半导体衬底中制造半导体元件的方法
技术领域
本发明涉及一种在半导体衬底中制造半导体元件的方法，具有以下步骤：在半导体衬底内形成具有不同导电类型的槽及形成沟状结构，其中槽通过注入及向内扩散入掺杂剂来产生，及产生半导体衬底中活性区域的接触层。
背景技术
槽(Wanne)为半导体衬底的一个三维部分区域，它的多数载流子是与槽周围的多数载流子(如N型)不同的另一类型(如P型)。其后果是在槽边界上形成在相应极性上阻断的PN结，它使槽内部与其周围电隔离。
一个半导体衬底中的沟状结构例如被用于在半导体衬底的深处和/或表面中的所谓元件空间的电绝缘或用于半导体衬底内电功能区域(例如沟电容器或漂移区域)的三维构型。为了在深度上的电绝缘通常使用深沟(deep trenches)，而对于电功能区域的三维构型及对于表面的绝缘任务最好使用扁平沟。深沟及扁平沟可通过深度与宽度的比例即长宽比来区别，深沟的长宽比大于1，而扁平沟的长宽比小于1。换句话说，深沟的深度比宽度大。扁平沟则是宽度大于深度。
活性区域例如为集成在同一衬底上的各个晶体管。各个活性区域通过场区域相互隔开，由此活性区域中半导体衬底的表面及与其互补的场区域可分开。
这种用于制造作为半导体元件的DMOS晶体管的具体情况的方法已由DE 101 31 705 A1公知。
为了避免活性区域之间的载流子如电子或空穴的漂移，场区域设有绝缘结构。基于硅工艺的集成电路方法已公知：电路表面的活性区域通过由氧化硅组成的、通常称为场氧化物(Feldoxid)的绝缘结构来绝缘。
对于集成电路结构深处中的活性区域的绝缘，对深沟变换地或补充地使用用于横向绝缘的槽。这些槽通常通过注入掺杂剂及扩散入热支持的掺杂剂来产生。因为在向内扩散时通常不形成优势方向(Vorzugsrichtung)，向内扩散不仅在深度上而且在宽度上发生。在高温步骤中半导体衬底、如硅中的槽被推进(Wannen-Drive)愈深，则槽的横向延展及向外扩散的相反影响愈大。这里对于向外扩散应理解为由于来自相反掺杂的相邻槽的掺杂剂的横向扩散使该槽边缘上的掺杂剂的净浓度减小。
在由DE 101 31 705 A1公知的方法中作出槽的定义，即表面附近注入掺杂剂及接着在产生深沟前完全向内扩散到衬底容积中，这些深沟确定了衬底内的元件空间(Bauelementboxen)。此外根据DE 101 31705 A1公知了通过另一沟结构分开掺杂的边缘区域确定DMOS晶体管的漂移区域，该沟结构是通过STI(STI＝shallow trench isolation)蚀刻产生的。
在以该方式作出的槽定义中，在产生沟以前，当要产生高的掺杂剂浓度和/或大的注入深度时尤其会导致所述的向外扩散。为了排除不希望的向外扩散，具有不同槽掺杂类型的电活性区域的距离必须选择得相应地大，这最后导致不希望的封装密度的限制。换句话说，所需的槽的横向延展要求结构的最小横向宽度，它限制了结构的继续缩小。
发明内容
在该背景下本发明的任务在于给出一种半导体元件的制造方法，它允许结构的进一步缩小。
该任务将通过开始部分所述类型的方法来解决，即向内扩散通过至少两个高温步骤来产生，其中至少一个第一向内扩散通过在产生沟状结构以前的一个第一高温步骤来进行，及其中至少一个第二向内扩散通过在产生沟状结构以后的一个第二高温步骤来进行。
对于相对沟形成的高温步骤的分配及设置的优点来说应考虑到：一方面，在沟产生后进行的槽掺杂完全向内的扩散可防止槽外边缘区域中向外的扩散。另一方面，当在槽推进的高温步骤前蚀刻出深沟时基本上问题在于：由于高的热负荷可在沟绝缘的边缘出现缺陷。这些缺陷可在以后半导体元件工作中导致过高的、不希望的泄漏电流，这将引起击穿电压不希望地减小。
正是根据本发明的槽掺杂分配在不同的高温步骤上及时间上分开地进行这些高温步骤，这些高温步骤通过产生沟结构的至少一个步骤来分开，就在尽量避免槽外边缘区域中向外扩散的要求与避免以后工作中严重泄漏电流率的相反要求之间提供了可承受的折衷。在此情况下第一要求由继续缩小结构的努力来达到，而第二要求与达到高的击穿电阻相关。
最好，沟状结构的至少一部分由深沟构成，这些深沟使设在半导体衬底内的元件空间彼此绝缘。
以此方式，槽掺杂剂的横向扩散受到沟结构的限制。因此可产生出具有向下进入半导体衬底容积中高和/或深的掺杂剂浓度的小槽区域，而不会在槽边缘上出现不希望的横向扩散。这种不希望的横向扩散通过沟来防止。
有利的还在于，深沟一直向下达到一个在其上延伸着半导体衬底的绝缘层。
通过该措施槽可不仅在表面上而且在半导体衬底的容积中彼此被隔开及由此相绝缘。
此外有利的是，沟状结构的至少一部分由扁平沟构成，该扁平沟部分地限定了一个DMOS晶体管的漂移区域。
DMOS晶体管与传统的MOS晶体管(金属氧化物半导体晶体管)相比其特征在于：在晶体管控制栅极的一个边缘与漏极区域之间设有一个漂移区域，即其中载流子的运动仅通过在该区域对置的端部之间具有的电场所引起。通过一个扁平沟边缘上、尤其是其侧壁上漂移区域的构型可以减小漂移区域的横向延展。
另一优选构型在于，扁平沟形结构通过一个STI工序来产生。
在“浅沟绝缘”工艺中通过各向异性蚀刻工序产生在用氮化物保护层覆盖的活性区域之间的沟及用绝缘材料如二氧化硅或多晶硅来填满。通过STI工艺可以实现例如与用LOCOS掩模的V沟蚀刻方法相比增高的封装密度。
有利的是，沟状结构的侧壁和/或底部区域被分开地掺杂。
通过该构型可使漂移区域的掺杂剂分布对于所需的特性优化，这些特性例如为高击穿电压、低导通电压及RESURF效应(表面场下降效应)。
另一优选构型的特征在于：被分开地掺杂通过在第二高温步骤前进行的至少一次注入及在第二高温步骤期间进行的一次向内扩散来实现。
由此使槽掺杂的部分向内扩散与漂移区域掺杂的向内扩散共同地进行。作为其结果可取消用于漂移区域掺杂向内扩散的单独高温步骤，这使该方法的周期缩短。与根据本发明的扩散步骤的分配与设置相结合地，通过这些特征可在扁平沟结构(STI)的情况下使DMOS晶体管漂移区域中的掺杂优化。
有利的还在于，对于第二区域中的第二槽进行第二掺杂剂的注入，该第二区域相对第一区域具有横向距离，在第一区域中对于第一槽进行第一掺杂剂的注入。此外有利的是，向内扩散这样地进行，即在高温步骤后在槽之间形成具有本征导电性的一个区域。
这些特征单独地或彼此结合地减小了相邻槽区域的不同掺杂向内的抵消及有助于击穿电压的提高超过80伏。
另一优选构型在于，沟状结构被用一种电介质填满。
在此情况下特别可取的是，使用半导体衬底材料的氧化物、半导体衬底材料的氮化物、半导体衬底材料组成部分中的多晶材料或由上述材料组成的多层系统作为电介质。
这些材料具有良好的绝缘功能及可达到足够的耐温性能及对振动不敏感及由此可与半导体衬底的材料持久地连接。
其它的优点可从说明书及附图中得到。
可以理解，上述的及以下还要描述的特征不仅能以各个给定的组合，而且能以其它的组合或单独地使用，而不会脱离本发明的范围。
附图说明
本发明的实施例被表示在附图中及在以下的说明中详细地描述。
附图以概要横截面的形式表示：
图1：在注入第一掺杂剂期间的半导体衬底；
图2：在作为确定半导体衬底内两个槽的基础的掺杂剂注入后的半导体衬底；
图3：在对于还未完全扩散入槽掺杂物的第一高温步骤后的半导体衬底；
图4：在深沟蚀刻后第二高温步骤开始时的半导体衬底；
图5：在第二高温步骤及形成活性区域和它们的接触结构的另一步骤后的半导体衬底；
图6：用于制造具有由一个沟限定的漂移区域的DMOS晶体管的第一选择中间步骤；
图7：一个所属的第二中间步骤；
图8：用于产生一个DMOS晶体管的掺杂漂移区域的另一选择的中间步骤；及
图9：一个所属的另一步骤。
具体实施方式
图1表示一个半导体主体10的部分横截面，它在一个绝缘的中间层14(绝缘层)上具有一个半导体衬底12。这种半导体主体10的典型例子被称为“绝缘体上的硅”晶片(SOI晶片)。在此情况下绝缘的中间层14通常被作成二氧化硅层。为了产生具有不同导电性的槽，用不同价的掺杂剂将相应的多数载流子掺杂到半导体衬底12的部分区域中，由此调节其不同的导电类型。
对于P型导电性例如为一种四价的半导体衬底材料如硅用硼原子掺杂，硼原子作为三价的置换杂质被置入硅晶格中及用作电子受主。类似地，N型导电性例如通过一种四价的半导体材料用砷或磷掺杂形成，砷或磷作为五价的置换杂质被置入由四价的硅原子构成的基体晶格中及用作电子施主。
为了确定槽区域，不要被掺杂的区域由一个掩模16覆盖。主要根据扩散技术或离子注入技术使掺杂剂注入未被掩模16覆盖的区域。通常在现代制造方法中离子注入更可取，其中精确控制的杂质原子量首先被统一地离子化及驱动到确定的离子速度。在图1中这种离子化掺杂原子的射束用箭头18表示。
掺杂离子的射束18射入未由掩模16覆盖的部分半导体衬底12的部分区域及侵入到它的晶格中。在那里离子被减速。侵入的深度与离子的动能相关。通过动能的输出离子破坏了晶体及通常首先停止在晶格间隙的位置上。当注入到半导体衬底12的表面附近的层20中后需要一个在增高温度下的退火及激活步骤，以便排除损坏及尽可能使所有掺杂原子置于半导体衬底容积中的晶格位置上。本发明的一个基本特征是该退火及激活步骤不是直接跟随注入步骤，而是在另外的结构化步骤后才进行。
图1中相对薄的层20表示由上述掺杂剂原子的注入所达到的半导体衬底12的表面层。其中从左下方向右上方倾斜的层20的阴影线代表一个确定的掺杂导电类型，例如P型导电性。阴影线相对大的密度代表高的掺杂剂浓度。
图2表示在作为确定半导体衬底12内的两个槽的基础的不同极性掺杂剂注入后的半导体衬底12。为此在一个P槽掺杂注入后接着在另一掩模步骤中通过另一掩模覆盖第一表面层20及通过注入第二导电性、例如N导电性的掺杂离子产生第二表面层22。第二表面层22最好这样地施加，即在第一表面层20与第二表面层22之间调节到一个横向距离24。但变换地，两个表面层20，22也可彼此交界或重叠。在此情况下在重叠区域中的施主及受主将中和。
并且第二表面层22最好根据离子注入方法通过用第二导电类型的掺杂剂离子撞击未被第二掩模覆盖的半导体衬底12的表面区域来产生。
为了覆盖在不同注入步骤时不被掺杂的区域，可以适用例如在扩散技术中也使用的介电材料、如氧化硅及氮化硅。但在固体中离子的减速与扩散相反不是一个热动力过程，而基本上是一个机械过程。因此可使用允许这种机械减速的任何材料作为掩模材料。因为在离子注入时不出现高温度，因此特别地可仅使用被曝光及显影的光刻胶(Fotolack)作为掩模材料，即用作防止离子注入的保护层。因为由光刻胶作的掩模16无需-如氧化物及氮化物的分离所需要的-用于产生保护层的分开的温度步骤，使盘运行时间及晶片的热负荷减小。
因此掩模16最好用光刻技术地被确定为光刻胶层。通过蚀刻步骤被感光的或未被感光的光刻胶窗被蚀刻到直至露出半导体衬底12的表面。接着半导体衬底12的露出的表面用散射的氧化物(Streuoxid)进行覆盖及通过离子注入进行掺杂。
对此变换地，半导体主体10首先被一种氧化物覆盖，在以后当槽区域掺杂时该氧化物被用作注入掩模。槽区域通过光刻胶层的掩模利用光刻技术来确定。一个湿化学的蚀刻步骤将打开光刻胶窗中的氧化物直至达到硅表面。在露出的硅表面上覆盖一种散射的氧化物后通过离子注入进行掺杂。
在离子注入后在一个第一高温步骤中使层20，22中的表面附近的掺杂剂离子进行向半导体衬底12的深区的非完全扩散26。第一高温步骤的结果被表示图3中，其中扩散入部分26被向前推进到约半导体衬底12的深度一半的注入深度28上，其中箭头26表示主扩散方向。通常高温步骤的温度及持续时间最好这样来确定，即在第一高温步骤中掺杂剂的注入深度28约为所有高温步骤达到的总注入深度的四分之一至四分之三。
在表面层20与22之间的横向距离24最好这样来定尺寸，即在向内扩散26时形成不受槽掺杂剂约束的、在形成的槽32与34之间的中间空间30。在本征P导电性的半导体衬底12或半导体衬底12的P基本掺杂时该中间空间30被称为P主体(P-Body)。如上所述，P主体30有助于增高击穿电压。
可以理解，本发明并不被限制在正好两个高温步骤的实施方式上，而可包括多于一个第一及一个第二高温步骤的高温步骤。在此情况下，在产生沟结构前的所有高温步骤被理解为第一高温步骤。类似地，第二高温步骤的概念为在沟形结构的产生完成后的所有高温步骤。
继续的说明首先涉及1图4。在第一实施例的范围中接着进行一个步骤，在该步骤中半导体衬底12中的深沟36被产生出。在此情况下当一个沟的深度38大于其宽度40时，则该沟36通称为深沟。深沟36将通过一个湿蚀刻工序或一个干蚀刻工序与一个掩模步骤相结合来产生及在一个SOI晶片的情况下最好向下达到绝缘层14上及确定了在以后的方法步骤中在其中产生活性区域的元件空间42。
在产生了深沟36后进行至少一个第二高温步骤，在该步骤中使用于槽32，34掺杂的掺杂剂完全推进到半导体衬底12中。该尽量的完全向内扩散44在图4中用箭头44表示。在此情况下最好是，在一个具有绝缘层14上的半导体衬底12的半导体主体10中，槽32，34通过向内扩散44向下一直推进到绝缘层14上。槽32，34向下一直延展到一个SOI晶片10的绝缘的中间层14与半导体衬底12的小厚度相结合提供了一个优点，即抑制了寄生电容。
该高温步骤的结果被表示在图5中，其中槽32及34内的阴影线方向，正如图1及2中表面层20及22中的阴影线那样，表示所产生的导电类型，该导电类型支配着相关区域中的导电性。在图5的例中通过扩散工序在左边形成一个P槽32及在右边形成一个N槽34。这里阴影线的密度与半导体衬底12中掺杂剂原子浓度成反比例。在原始表面掺杂层20及22中的浓度相对地高，而掺杂剂浓度通过在元件空间42内、半导体衬底12的近似整个容积上的分配被减小。在第二高温阶段中通过向内扩散44的推进最好维持这样地长，直到掺杂剂的良好均匀分布形成在直到沟形结构36的边界上为止。通过使首先注入到晶格间隙位置上的掺杂剂原子扩散到规则的晶格位置上而使掺杂剂原子激活。通过该过程及通过主晶格(Wirtsgitter)的原子的位置交换过程还使在半导体衬底12的主晶格中由离子撞击引起的射束破坏发生治愈。
在该方法阶段中相互并列的元件空间42在半导体衬底12的下侧通过绝缘层14彼此绝缘。在半导体衬底12的深度上它们通过深沟36彼此绝缘。为了在半导体衬底12的表面也达到很好的绝缘，接着该沟结构36被用介电材料46如二氧化硅、氮化硅、多晶硅或由这些材料组成的多层系统填满。当然氧化物的填充可与掺杂剂原子在半导体衬底12的深度上的完全推进的高温步骤并列地进行。
在图5中所示的结果表示一个半导体主体10，其中一个元件空间42中不同掺杂的槽区域32，34由P主体30彼此分开。通过注入另外的掺杂剂接着例如产生源极端子48，栅极氧化物52上的栅极端子50及漏极端子54，以便提供一个DMOS晶体管。可以理解，一个实际DMOS晶体管的制造可包括其它步骤，如：CMP(化学机械抛光)-平面化，扩展注入，阈值电压注入，栅极氧化，栅极聚沉积(Gate-Polyabscheidung)及结构化(掩模步骤)，LDD注入(LDD＝lightly-doped-drain，掩模步骤)，源极/漏极注入(掩模步骤)，BPSG分离(BPSG＝Bor-Phosphor-Silikat-Glas)，接触窗蚀刻及金属化。
参见图1至5已描述了具有以下步骤的第一工序序列：从一个作为原始材料的SOI晶片开始，在第一步骤中进行P槽掺杂剂的注入及在第二步骤中进行N槽掺杂剂的注入，最好相对P槽掺杂剂具有横向距离24。接着在第三步骤中，进行第一向内扩散26(第一高温步骤)，然后在第四步骤中深沟36形式的沟结构被产生。此后在第五步骤中进行第二向内扩散44及在后面第六及第七步骤中用介电材料46填满沟孔及在槽32，34中产生活性区域。
以下将参照图6及7以及图8及9描述其它的构型，其中作为半导体元件产生出具有沟边缘形状的漂移区域的、不带有漂移区域分开的掺杂(图6，7)及带有漂移区域分开的掺杂(图8，9)的DMOS晶体管。
根据图6及7的构型是基于上述已参照图1及2描述的头两个步骤。在掺杂剂注入表面层20及22中后产生一个掩模56。这里该掩模可涉及胶掩模(Lackmaske)或硬掩模，例如由氮化硅作的掩模。接着使表面层20与22之间选择地存在的中间空间30上面的掩模56打开及在开口58中产生出半导体衬底12中的沟结构60，例如可通过各向异性的STI(浅沟绝缘)蚀刻来达到。该沟结构被表示在图7中。在“浅沟绝缘”工艺中通过各向异性蚀刻工序在被掩模覆盖的区域之间产生出沟及后来用绝缘材料如二氧化硅或多晶硅填充。
在此情况下当沟的高宽比、即沟深度与沟宽度的比小于或等于1时，从起名字描述的意义上该沟适于称为扁平(浅)沟。通过沟60还产生了第一掺杂层20与第二掺杂层22之间确定的空间距离。此外，通过沟60的升起将排除掺杂的不清晰(Dotierunscharfen)，该掺杂的不清晰可由杂散的表面层20与22的重叠产生。
图7表示已作成的沟。接着进行其它步骤，这些步骤正如结合图3至5所描述的步骤。这就是说，首先进行第一高温步骤，产生作为元件空间边界的深沟，进行第二高温步骤及产生活性区域及它们的接触结构。其中第一高温步骤也可在扁平沟60产生前进行。通过在STI蚀刻后进行至少一个高温步骤，可使蚀刻中出现的缺陷在一定程度上治愈。但当槽掺杂的向内扩散仅在产生深沟后的单个高温步骤上进行时情况不是如此，因为单一的、相应长的高温阶段可引起新的缺陷。
通过具有扁平沟60的构型可提供一个不带有漂移区域分开地掺杂的DMOS晶体管。由此DMOS晶体管的击穿电压特别地以期望的方式提高。
作为另一变型，通过本发明可改善制造带有分开掺杂的漂移区域的DMOS晶体管的方法。对于这种晶体管的制造首先进行参照图1，2及6已描述的步骤。接着通过开口的掩模56借助注入掺杂剂在开口58下面产生掺杂分布，如图8中所概要表示的。在此情况下注入可由上面垂直地或以倾斜角地进行，以便在注入时确定一个优选方向。图8中表示出掺杂离子射束的箭头64，它以倾斜的角度入射。由此在以后例如在右侧上布置漏极区域的情况下可在漏极区域附近达到漂移区域增强的掺杂。
接着在掺杂分布62中通过STI工序产生一个沟。在此情况下这样进行蚀刻，即在进行槽掺杂完全向内扩散44的第二高温步骤前，掺杂分布62的一个边缘66保持在沟的侧壁68，70和/或沟的底部72。通过第二高温步骤与槽掺杂推进并列地将掺杂剂由槽边缘66向内扩散74到半导体衬底12周围容积中。第一向内扩散26在STI蚀刻前进行。
与公知的不带有分开掺杂漂移区域的DMOS晶体管的制造方法相比其改进在于：可使用用于漂移区域中掺杂分布优化调节的、分开的扩散步骤(高温步骤)，以便优化例如RESURF效应。
根据本发明的方法也可用于制造所谓的大块衬底(bulk-Substraten)中的槽。在此情况下，这些槽不用向下达到绝缘层，而深沟最好被蚀刻到比槽深度深。
在以后的高温步骤中可通过在沟结构表面构成内衬氧化物的薄氧化层减小以后沟边缘缺陷位置形成的危险。

Claims (11)

1.在一个半导体衬底(12)中制造半导体元件的方法，具有以下步骤：在该半导体衬底(12)内形成具有不同导电类型的槽(32，34)及形成沟状结构(36，60)，其中这些槽(32，34)通过注入及向内扩散(26，44)入掺杂剂来产生，及产生半导体衬底(12)中的活性区域及它们的接触结构，其特征在于：所述向内扩散(26，44)通过至少两个高温步骤来实现，其中至少一个第一向内扩散(26)通过在产生这些沟状结构(36，60)以前的一个第一高温步骤来进行，及其中至少一个第二向内扩散(44)通过在产生这些沟状结构(36，60)以后的一个第二高温步骤来进行。
2.根据权利要求1的方法，其特征在于：这些沟状结构(36，60)的至少一部分由深沟(36)构成，这些深沟使设在该半导体衬底(12)内的元件空间(42)彼此绝缘。
3.根据权利要求2的方法，其特征在于：这些深沟(36)一直向下达到一个在其上延伸着该半导体衬底(12)的绝缘层(14)。
4.根据以上权利要求中一项的方法，其特征在于：这些沟状结构(36，60)的至少一部分由扁平沟(60)构成，这些扁平沟部分地限定了一个DMOS晶体管的一个漂移区域。
5.根据权利要求4的方法，其特征在于：该扁平沟(60)通过一个STI工序来产生。
6.根据权利要求4或5的方法，其特征在于：该扁平沟(60)的侧壁(68，70)和/或底部区域(72)被分开地掺杂。
7.根据权利要求6的方法，其特征在于：所述掺杂通过在该第二高温步骤前进行的至少一次注入及在该第二高温步骤期间进行的一次向内扩散(74)来实现。
8.根据以上权利要求中一项的方法，其特征在于：对于一个第二区域中的一个第二槽(34)进行一次第二掺杂剂的注入，该第二区域相对一个第一区域具有一个横向距离(24)，在该第一区域中对一个第一槽(32)进行一次第一掺杂剂的注入。
9.根据权利要求8的方法，其特征在于：所述向内扩散(26，44)这样地进行，即在这些高温步骤后在这些槽(32，34)之间形成具有基本掺杂或具有本征导电性的一个区域(30)。
10.根据以上权利要求中一项的方法，其特征在于：这些沟状结构(36，60)被用一种电介质(46)填满。
11.根据权利要求10的方法，其特征在于：使用该半导体衬底材料的氧化物、该半导体衬底材料的氮化物、该半导体衬底材料组成部分中的多晶材料或由上述材料组成的多层系统作为电介质(46)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111285325A (zh) * 2018-12-06 2020-06-16 罗伯特·博世有限公司 用于调设在腔中的压力的方法和半导体系统

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345346B4 (de) * 2003-09-19 2010-09-16 Atmel Automotive Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind
US8557692B2 (en) * 2010-01-12 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET LDD and source drain implant technique
US9576914B2 (en) * 2015-05-08 2017-02-21 Globalfoundries Inc. Inducing device variation for security applications
DE102015118616B3 (de) * 2015-10-30 2017-04-13 Infineon Technologies Austria Ag Latchup-fester Transistor
CN116207120B (zh) * 2023-05-04 2023-09-12 合肥晶合集成电路股份有限公司 一种图像传感器及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE6943076U (de) 1969-10-15 1970-03-05 Richard Diem Mehrzweckleuchte
US4656730A (en) * 1984-11-23 1987-04-14 American Telephone And Telegraph Company, At&T Bell Laboratories Method for fabricating CMOS devices
JPS63144540A (ja) 1986-12-09 1988-06-16 Toshiba Corp 半導体装置の製造方法
US5382541A (en) 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
KR970018525A (ko) * 1995-09-29 1997-04-30 김광호 트렌치 DMOS의 반도체장치 및 그의 제조방법(a trench DMOS semiconductor device and a method of fabricating the same)
US5770504A (en) * 1997-03-17 1998-06-23 International Business Machines Corporation Method for increasing latch-up immunity in CMOS devices
US6242788B1 (en) 1997-08-01 2001-06-05 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US6316299B1 (en) * 1999-03-04 2001-11-13 United Microelectronics Corp. Formation of laterally diffused metal-oxide semiconductor device
US6376315B1 (en) * 2000-03-31 2002-04-23 General Semiconductor, Inc. Method of forming a trench DMOS having reduced threshold voltage
JP2002198529A (ja) * 2000-10-18 2002-07-12 Hitachi Ltd 半導体装置およびその製造方法
US6498372B2 (en) * 2001-02-16 2002-12-24 International Business Machines Corporation Conductive coupling of electrical structures to a semiconductor device located under a buried oxide layer
DE10131705B4 (de) * 2001-06-29 2010-03-18 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors
TW511297B (en) * 2001-11-21 2002-11-21 Mosel Vitelic Inc Manufacture method of DMOS transistor
DE10157785A1 (de) 2001-11-27 2003-06-12 Austriamicrocsystems Ag Schlos Isolationsgraben für eine intergrierte Schaltung und Verfahren zu dessen Herstellung
JP3828419B2 (ja) * 2001-12-25 2006-10-04 株式会社東芝 半導体装置及びその製造方法
US6828650B2 (en) * 2002-05-31 2004-12-07 Motorola, Inc. Bipolar junction transistor structure with improved current gain characteristics
JP4109565B2 (ja) * 2003-03-31 2008-07-02 ローム株式会社 半導体装置の製造方法および半導体装置
TW587338B (en) * 2003-05-06 2004-05-11 Mosel Vitelic Inc Stop structure of trench type DMOS device and its formation method
DE10345346B4 (de) 2003-09-19 2010-09-16 Atmel Automotive Gmbh Verfahren zur Herstellung eines Halbleiterbauelements mit aktiven Bereichen, die durch Isolationsstrukturen voneinander getrennt sind

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111285325A (zh) * 2018-12-06 2020-06-16 罗伯特·博世有限公司 用于调设在腔中的压力的方法和半导体系统

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Publication number Publication date
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US20050095804A1 (en) 2005-05-05

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