CN1531181A - 变换器装置 - Google Patents
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Abstract
本发明提供具有排除交流电源上叠加的噪声的影响、降低高次谐波并改善功率因数的功率因数改善电路的变换器装置。功率因数改善电路103主要由电压误差放大器8、电流误差放大器10、比较器11、三角波振荡器12、输出缓冲器13及直流电源PS构成，功率因数改善部102中具有用以检测交流电源1的输出的光耦合器14及微计算机15，光耦合器14的输出Vp提供给微计算机15的MCU，变换器输出DAO从微计算机15内的DA变换器17提供给功率因数改善电路103，基准电压VREF从功率因数改善电路103提供给DA变换器17。
Description
技术领域
本发明涉及将交流功率变换成直流功率的变换器装置，具体地说，涉及具有改善功率因数的功率因数改善电路的变换器装置。
背景技术
传统的将交流功率变换成直流功率的AC-DC变换器中，作为改善功率因数并降低高次谐波电流的构成，使用例如专利文献1所示的高次谐波电流降低电路。
但是，专利文献1的高次谐波电流降低电路中，形成了将对整流电路的输出电压进行电阻分割后的电压作为检测输入电压提供给高次谐波电流降低电路的构成，因而，AC电源上叠加的噪声影响高次谐波电流降低电路的动作，从而影响功率因数改善和高次谐波电流的降低。
[专利文献1]
特开平9-252578号公报(第5～第9栏，图1～10)
发明内容
本发明鉴于解决上述的问题，其目的是提供：具备可排除交流电源上叠加的噪声的影响，降低高次谐波并改善功率因数的功率因数改善电路的变换器装置。
本发明的第一方面所述的变换器装置，具备将交流功率变换成直流功率的AD变换器部及改善上述AD变换器部的功率因数的功率因数改善部，上述功率因数改善部包括：光耦合器，将上述AD变换器部的交流电源波形变换成数字信号并输出；计算机系统，根据上述数字信号作成与上述交流电源波形同步的全波整流波形数据；DA变换器，将基于上述AD变换器部中的输出电压和预先设定的设定电压的电压误差的电压误差信号作为基准电压，将上述基准电压和上述全波整流波形数据相乘，输出与上述AD变换器部中的输入电压的波形相似的目标电流值波形；以及，电流控制部，执行上述目标电流值波形和流过上述AD变换器部的上述电流的波形的比较，控制流过上述AD变换器部的电流，使两者的电流误差变小。
附图说明
图1是本发明的实施例1的变换器装置的构成图。
图2是本发明的实施例1的变换器装置的动作说明图。
图3是DA变换器的动作说明图。
图4是DA变换器的乘法功能的说明图。
图5是DA变换器的构成说明图。
图6是本发明的实施例1的变换器装置的变形例1的构成图。
图7是本发明的实施例1的变换器装置的变形例2的构成图。
图8是本发明的实施例2的变换器装置的构成图。
图9是本发明的实施例2的变换器装置的振荡电路的构成图。
图10是本发明的实施例2的变换器装置的振荡电路的动作说明图。
图11是本发明的实施例2的变换器装置的振荡电路的其他构成图。
图12是本发明的实施例2的变换器装置的变形例1的构成图。
图13是本发明的实施例2的变换器装置的变形例2的构成图。
图14是本发明的实施例3的变换器装置的构成图。
图15是本发明的实施例3的变换器装置的振荡电路的构成图。
图16是本发明的实施例3的变换器装置的变形例1的构成图。
图17是本发明的实施例3的变换器装置的变形例1的动作说明图。
图18是本发明的实施例3的变换器装置的变形例2的构成图。
图19是本发明的实施例3的变换器装置的变形例2的动作说明图。
符号说明
15、15A微计算机 17、18、19 DA变换器
具体实施方式
<A.实施例1>
<A-1.装置构成>
图1是本发明的实施例1的变换器装置100的构成图。图1所示变换器装置100具备：AD变换器部101，将从交流电源1供给的交流功率变换成直流功率并提供给负载7；功率因数改善部102，它具有功率因数改善电路103。
AD变换器部101中，从交流电源1供给的交流功率，首先提供给全波整流二极管桥2。全波整流二极管桥2由二极管D1、D2、D3及D4构成，其负极输出与第1输出线PW连接，正极输出与第2输出线GD连接。
第1输出线PW上，从全波整流二极管桥2侧开始顺序插入升压线圈3、换流二极管4，换流二极管4的负极与负载7连接。另外，第2输出线GD上，插入电阻R4，与负载7连接。另外，第2输出线GD在电阻R4和全波整流二极管桥2之间接地。
换流二极管4的正极和电阻R4的负载7侧的端部之间，连接有IGBT(绝缘栅极晶体管)等的开关装置5，换流二极管4的负极和接地之间，连接有串联的电阻R1及R2，换流二极管4的负极和比电阻R1及R2更靠近负载7侧的第2输出线GD之间连接有平滑电容器6。
功率因数改善电路103主要由电压误差放大器8(电压误差信号生成部)、电流误差放大器10、比较器11、三角波振荡器12、输出缓冲器13及直流电源PS构成。
另外，AD变换器部101和功率因数改善电路103之间，电气连接有执行电流误差放大器10的增益设定的增益设定部G1及执行电压误差放大器8的增益设定的增益设定部G2。
另外，功率因数改善部102的结构中，具有用以检测交流电源1的输出的光耦合器14及微计算机15(计算机系统)，光耦合器14的输出Vp提供给微计算机15的MCU(memory control unit)，变换器输出DAO从微计算机15内的DA变换器17提供给功率因数改善电路103，基准电压VREF从功率因数改善电路103提供给DA变换器17。另外，微计算机15与基准时钟信号源16连接。
功率因数改善电路103的结构中，电流误差放大器10的输出与比较器11的正极输入连接，三角波振荡器12的输出提供给比较器11的负极输入。比较器11的输出提供给开关装置5的控制端子。另外，形成变换器输出DAO从微计算机15内的DA变换器17提供给电流误差放大器10的正极输入的构成。
增益设定部G1包括：第1端部与AD变换器部101的电阻R4的负载7侧的端部连接、第2端部与电流误差放大器10的负极输入连接的电阻R6；在电阻R6的第2端部和电流误差放大器10的输出之间串联的电阻R7及电容器C1；以及在电阻R6的第2端部和电流误差放大器10的输出之间连接的电容器C2。
另外，形成以下结构，即，正电压从直流电源PS提供给电压误差放大器8的正极输入，电压误差放大器8的输出作为基准电压VREF提供给微计算机15内的DA变换器17。
增益设定部G2包括：第1端部与AD变换器部101的电阻R1和R2的连接结点连接、第2端部与电压误差放大器8的负极输入连接的电阻R8；在电阻R8的第2端部和电压误差放大器8的输出之间连接的电阻R9。
<A-2.动作>
接着，参照图1用图2～图5说明变换器装置100的动作。
AD变换器部101是升压型的AC-DC变换器，通过开关装置5的导通/截止动作在升压线圈3激励磁场能量，以提高电压。
即，开关装置5若导通，则从升压线圈3向开关装置5流过电流，在升压线圈3中积蓄电磁能量。此时，换流二极管4不导通，从平滑电容器6向负载7供给电流。
另一方面，开关装置5若截止，则由于升压线圈3流过电流突然消失，升压线圈3的两端发生反电动势，换流二极管4的正极侧的电压变得比负极侧的电压，即平滑电容器6的电压高，因而换流二极管4导通，对平滑电容器6充电，同时也向负载7供给电流。
这样，AD变换器部101通过导通/截止流过升压线圈3的电流，可发生比输入电压高的电压。另外，由于仅仅使开关装置5导通/截止会导致输出电压Vo持续上升，因而可采用电压误差放大器8进行反馈，以保持规定的电压值。
电压误差放大器8是将用电阻R4及R5电阻分割的电压作为输入电压的反相放大器，反相放大设定电压和实际的输出电压Vo的误差。即，负载7变轻，输出电压Vo上升到高于设定电压时，使电压误差放大器8的输出下降，负载7变重、输出电压Vo低于设定电压时，使电压误差放大器8的输出上升。
<A-2-1.功率因数的改善效果>
接着，说明电流误差放大器10的动作前，用图2说明功率因数的改善的结构。
输入为交流功率的电气电路中，若电流和电压的相位差为θ，输入该电气电路的功率P由P＝VIcosθ给出，比例常数cosθ称为功率因数。电气电路要求的功率P一定时，由于电源电压V一定，功率因数(cosθ)越大(越接近1)，电流I的峰值越小。
AC-DC变换器等的电容器输入型的电气电路中，电路中流过电流的波形成为峰值达到有效值的5～10倍的突出波形。这里，图2所示商用电源的交流电源1的电源电压Vac中包含许多高次谐波分量，该高次谐波分量也包含于全波整流的输入电压Vi的波形中，成为噪声的原因。
电容器输入型的电气电路中为了改善功率因数，必须协调电路中流过的电流和输入电压的相位，降低峰电流值。
从而，变换器装置100中，也为了协调DA变换器部101中流过的电流和输入电压Vi的相位，控制电流波形使之成为与输入电压波形相似的正弦波。为此使用电流误差放大器10。
电流误差放大器10中，求出目标电流值即提供与输入电压的波形相似的目标电流值波形的电流值和实际电路中流过的电流的误差，根据该电流误差控制开关装置5。
为典型的AC-DC变换器时，电流误差在全波整流波形的波谷部分变得最大，波峰部分变得最小。
图2表示全波整流的电压即输入电压Vi的波形和电流误差放大器10的输出电压Vs的波形。另外，图2表示在电流误差放大器10的输出波形上重叠三角波振荡器12的输出波形。
图2中可明白，电流误差放大器10的输出波形(Vs)成为将全波整流波形反相后的波形，电流误差在全波整流波形的波谷部分变得最大，波峰部分变得最小。
从而，电流误差大的期间，延长开关装置5的导通期间，增加电路中流过的电流，反之，电流误差小的期间，通过缩短开关装置5的导通期间，减少电路中流过的电流。
更具体地说，将电流误差放大器10的输出和三角波振荡器12的输出输入比较器11，比较两者的电平，在两者的电平有差别的期间，即电流误差小的期间，减小比较器11的输出脉冲的宽度，两者的电平无差别期间，即电流误差大的期间，扩大比较器11的输出脉冲的宽度，对开关装置5进行PWM(Pulse width modulation：脉宽调制)控制。另外，由于电流误差放大器10、比较器11、三角波振荡器12及输出缓冲器13控制开关装置5并控制流过AD变换器部101的电流，因而也总称为电流控制部。
通过以上的动作，流过AD变换器部101的电流的波形和输入电压(Vi)的波形成为相似的正弦波，相位一致并且功率因数提高。
<A-2-2.高次谐波的降低效果>
另外，实际流过AD变换器部101的电流作为电阻R4中发生的电压被检测并提供给电流误差放大器10，在电流误差放大器10中，作为目标电流值与DA变换器17的输出电压DAO进行比较，求出电流误差，因而可以期待高次谐波的降低效果，可获得更高的功率因数改善效果。
即，如图2所示，交流电源1输出的电源电压Vac包含许多高次谐波分量，由于仅仅进行全波整流，该高次谐波分量仍包含在全波整流后的输入电压Vi的波形中。但是，由于电源电压Vac输入光耦合器14，从光耦合器14获得与交流电源1的周期同步的数字信号Vp，因而输入的交流信号上叠加的高次谐波分量，即噪声被排斥。
光耦合器14是由发光二极管和光敏晶体管等的受光元件组合而成的元件，用发光二极管将电气信号变换成光信号，用受光元件接收并再次恢复成电气信号。发光二极管若被提供交流信号，则在交流信号的正信号即正弦波的波峰部分中流过电流而发光，因而光敏晶体管输出高电平的电气信号，在交流信号的负信号即正弦波的波谷部分中不流过电流因而不发光，光敏晶体管输出低电平的电气信号。
因而，输入的交流信号上叠加的高次谐波分量，即噪声被排斥，不出现在从光耦合器14输出的数字信号Vp中。
微计算机15中，作成与从光耦合器14输出的数字信号Vp同步的n比特的全波整流波形数据，向内置的DA变换器17输出。
该动作用图3说明。另外，为了简化，只作成8比特的全波整流波形数据。如图3所示全波整流波形中，令最下部的电平为0、波峰部的电平为255、某瞬间的振幅值为0～255的数所表现的数字数据集形成8比特的全波整流波形。
这样的数字数据顺序输入DA变换器17时，从DA变换器17连续输出与数字信号对应的模拟值，获得模拟的全波整流波形。
另外，通过调整数字数据输入DA变换器17的时间间隔，可调整全波整流波形的周期。例如，图3所示全波整流波形数据中，1周期由46个数字数据构成，交流电源1的周期为60Hz的场合，1周期为16.6msec，因而若以16.6/46＝0.361msec间隔将数字数据输入DA变换器17，则输出60Hz的全波整流波形。
另外，DA变换器17中，数字数据变换成模拟值时，通过将电压误差放大器8输出的电压误差信号Ve用作基准电压VREF，可获得目标电流值波形。
即，一般地说，DA变换器具有将数字数据变换成模拟数据的功能，这里将基准电压(模拟值)和数字数据相乘来获得模拟数据。
用图4及图5进一步说明该动作。另外，为了简单化，以将2比特的数字数据变换成模拟值的DA变换器90为例。如图4所示，DA变换器90具有通过从电压高的一侧顺序串联的4个电阻R91、R92、R93及R94将基准电压VREF进行电阻分割并输出的构成。即，电阻R91和R92的连接结点经由开关Y3可与DA变换器90的输出端子连接，电阻R92和R93的连接结点经由开关Y2可与DA变换器90的输出端子连接，电阻R93和R94的连接结点经由开关Y1可与DA变换器90的输出端子连接，电阻R94和接地的连接结点经由开关Y0可与DA变换器90的输出端子连接。通过导通该开关Y0～Y3之一，与该开关对应的基准电压VREF的电阻分割值作为变换器输出DAO而输出。开关Y0～Y3的导通/截止控制由数字数据b0及b1的组合实现。另外，数字数据b0及b1提供给解码器DC，变换成开关Y0～Y3的控制信号。
图5是对应于数字数据b0及b1的组合的变换器输出DAO的模拟值的表。如图5所示，b0及b1都为0时(10进制数表记为0)，开关Y0导通，变换器输出DAO为0V。另外，b0为1，b1为0时(10进制数表记为1)，开关Y1导通，变换器输出DAO成为(1/4)VREF。另外，b0为0，b1为1时(10进制数表记为2)，开关Y2导通，变换器输出DAO成为(2/4)VREF。另外，b0及b1都为1时(10进制数表记为3)，开关Y3导通，变换器输出DAO成为(3/4)VREF。
这里，DA变换器17用以获得目标电流值波形，而目标电流值波形的振幅随着负载7的变化而变化，因而DA变换器17中，通过使用电压误差放大器8的输出即电压误差信号Ve作为基准电压VREF，可获得正确的目标电流值波形。
另外，如图2所示，电压误差放大器8的输出即电压误差信号Ve随着负载7的变化而随时间逐渐降低，以电压误差信号Ve为基准电压VREF而获得的目标电流值波形，即变换器输出电压Vm的波形也成为其峰值随时间逐渐降低的波形。
另外，图2所示变换器输出电压Vm的波形(目标电流值波形)中，不出现输入电压Vi的波形中可见的交流电源上叠加的噪声，因而可以期待高次谐波的降低效果。
<A-3.效果>
如以上说明，变换器装置100的功率因数改善部102中，流过AD变换器部101的电流作为电阻R4中发生的电压被检测，并提供给电流误差放大器10，在电流误差放大器10中，作为目标电流值与DA变换器17的输出电压DAO进行比较，求出电流误差，因而可以获得更高的功率因数改善效果及高次谐波降低效果。
另外，DA变换器17中，交流电源1输出的电源电压Vac向光耦合器14输入，根据排斥了高次谐波分量的数字信号Vp生成目标电流值波形，因而目标电流值中不包含在交流电源上叠加的噪声，可以期待高次谐波的降低效果，获得更高的功率因数改善效果。
另外，由于微计算机15和DA变换器17设置在功率因数改善电路103的外部，因而可小型化功率因数改善电路103。
另外，由于采用微计算机15中内置的DA变换器17，因而可降低成本。
<A-4.变形例1>
以上说明的变换器装置100的功率因数改善部102中，在微计算机15中内置的DA变换器17中，通过电阻分割动态改变基准电压VREF，与数字数据相乘来作成目标电流值波形(模拟值)。但是，如上所述，作为基准电压VREF使用的电压误差放大器8的输出即电压误差信号Ve，有可能随着负载7的变化而随时间降低，因而，要求DA变换器17具有即使在基准电压VREF降低时也可正常进行模拟变换的能力。
但是，一般地说，微计算机中内置的DA变换器往往只能在基准电压VREF在1.4V左右以上时动作。
这是因为，DA变换器中，作为使基准电压VREF动态变化的系统，使用所谓R-2R梯形系统的电路，但是，微计算机中内置的DA变换器中为了提高集成度，开关群分成仅仅用P沟道MOS晶体管构成的开关群和仅仅用N沟道MOS晶体管构成的开关群，若基准电压VREF为1.4V左右，则阈值高的P沟道MOS晶体管不能正常导通。
因而，象图6所示变换器装置100A的功率因数改善部102A一样，可形成这样的结构，即，在接受光耦合器14的输出的微计算机15A的外部设置DA变换器18，与从光耦合器14输出的数字信号Vp同步，通过微计算机15A作成n比特的全波整流波形数据，提供给外部的DA变换器18。
若是外加的DA变换器18，则对集成度的限定变松，因而，可形成基准电压VREF在0V也可动作的构造，可以扩大基准电压VREF降低的容许范围。另外，具有可使用没有DA变换器的微计算机而不依赖微计算机的种类的优点。
<A-5.变形例2>
以上说明的实施例1的变形例1的变换器装置100A中，说明了采用在微计算机15A的外部设置的DA变换器18来作成目标电流值波形的结构，但是只要是设置在微计算机15A的外部，则也可以如图7所示的变换器装置100B的功率因数改善部102B一样，在功率因数改善电路103B的内部设置DA变换器19。
由于功率因数改善电路103B采用IC芯片的形态，因而内置DA变换器19会增大芯片面积，但是由于外加的DA变换器变得不必要，因而可以减少整个系统的部件数。
<B.实施例2>
图8是本发明的实施例2的变换成器装置200的构成图。
实施例1及其变形例1、2中，为了生成目标电流值波形，外部必须有微计算机，但是，图8所示变换器装置200的功率因数改善部102C中，具备有内置了DA变换器19和与微计算机相当的计算机系统的功率因数改善电路103C。另外，与图1所示变换器装置100的相同构成附上相同符号，省略重复的说明。
<B-1.装置构成>
即，功率因数改善电路103C内内置有：地址生成电路21，接受光耦合器14输出的数字信号Vp，通过调整将数字数据输入DA变换器19的时间间隔来调整全波整流波形的周期；ROM(read only memory：只读存储器)20，与地址生成电路21及DA变换器19连接，预先写入了交流电源1的1个周期量的全波整流波形的源数据；振荡电路22，向地址生成电路21提供基准时钟信号。另外，ROM20及地址生成电路21与上述计算机系统对应。
<B-2.动作>
具有以上构成的功率因数改善电路103C中，地址生成电路21与光耦合器14输出的数字信号Vp的上升信号同步，向ROM20提供地址0。对振荡电路22发生的时钟信号进行计数，发送地址0后的一定时间(例如交流电源1的周期为60Hz时为0.361msec)经过后，输出地址1。例如，若m＝6比特，则该地址可指定为0～63。
ROM20中存储有例如n比特的正弦波的全波整流波形的源数据，通过与地址生成电路21提供个地址对应地输出数字数据，向DA变换器19提供与交流电源1的周期同步的全波整流波形数据，在DA变换器19中，将电压误差放大器8输出的电压误差信号Ve作为基准电压VREF使用，通过将基准电压VREF和从ROM20提供的全波整流波形数据相乘，获得目标电流值波形。另外，DA变换器19的动作与图1所示DA变换器17相同。
<B-3.振荡电路的构成例1>
这里，振荡电路22的具体的构成例用图9说明。如图9所示，地址生成电路21具有地址计数器211和分频电路212，从振荡电路22输出的基准时钟信号提供给分频电路212。
振荡电路22具有串联的反相器IV1及IV2，反相器IV1及IV2与可变电容器VC1并联，反相器IV2与可变电阻VR1并联。
这里，以反相器IV2的输入部和可变电容器VC1及可变电阻VR1的连接结点为结点P1，以反相器1V2的输出部和可变电阻VR1的连接结点为结点P2，以反相器IV1的输出部和可变电容器VC1的连接结点为结点P3，用图10说明振荡电路22的动作。
图10中表示结点P1、P2及P3中的波形。结点P3的电压电平为低(L)电平的场合，由于结点P2的电压电平为高(H)电平，因而通过可变电阻VR1对可变电容器VC1充电。结点P1的电压电平达到反相器IV1及IV2的阈值(Vth)时，结点P3的电压电平成为H电平，可变电容器VC1通过可变电阻VR1放电，提高结点P2的电压电平。该结果，反相器IV1及IV2的阈值(Vth)和可变电容器VC1及可变电阻VR1的时间常数所确定的振荡频率的方形波，即基准时钟信号从结点P3输出。
另外，振荡电路22生成的基准时钟信号设定在比地址生成电路21所必要的频率高的频率，但是由于地址生成电路21所必要的是千赫兹(kHz)级的频率，因而，通过分频电路212进行分频，可变换成易于利用的频率。
一般，IC内部的电阻值和电容值有±30％的波动，因而，若在IC内部设置振荡电路，则输出的时钟信号的频率也同样会波动。因而，振荡电路22中，通过使用可变电阻VR1及可变电容器VC1可进行修整，以使电阻值及电容值达到规定的值。从而，可以抑制时钟信号的频率的波动，确保目标电流值的频率精度。
<B-4.振荡电路的构成例2>
如上所述，若在IC内部设置电阻元件和电容元件，则由于电阻值和电容值有波动，因而可以将构成振荡电路的电阻元件和电容元件设置在功率因数改善电路的外部。
图11所示变换器装置200A的功率因数改善部102D中，虽然内置于功率因数改善电路103D的振荡电路26具有反相器IV1及IV2，但是确定振荡频率的电阻R11及电容器C11设置在功率因数改善电路103D的外部。
这样，通过外加电阻R11及电容器C11，电阻值和电容值变得没有波动，在没有修整步骤的情况下可以确保高的频率精度，可生成正确的目标电流值波形。
另外，由于电阻R11及电容器C11的变更变得容易，因而可容易地变更振荡频率。
<B-5.效果>
如上所述，变换器装置200及200A中，功率因数改善电路103C及103D内内置有与DA变换器19和微计算机相当的计算机系统，因而，不必与外部的微计算机连接，可以削减系统总部件数。
另外，由于用于基准时钟发生的振荡电路22内置在功率因数改善电路103C内，因而变得不必在外部设置水晶振子和陶瓷振子等的高精度的基准时钟信号源。
<B-6.变形例1>
图8所示功率因数改善电路103C中，表示了内置有为了使周期信号同步而提供基准的基准时钟信号的振荡电路22的构成，但是，象图12所示变换器装置200B的功率因数改善部102E一样，在功率因数改善电路103E中，使用电压控制振荡电路23作为振荡源，通过将其输出用PLL(Phase locked loop：锁相环)电路24锁定，也可以形成确保频率精度的构成。
PLL电路24是检测目标频率和输出频率的误差并作为电压输出的电路，通过将该输出向电压控制振荡电路23反馈，可以确保频率精度。
例如，电压控制振荡电路23的输出频率比目标频率高时，向电压控制振荡电路23提供使输出频率下降的电压信号，反之，电压控制振荡电路23的输出频率比目标频率低时，向电压控制振荡电路23提供使输出频率上升的电压信号。
这样，通过用PLL电路24锁定电压控制振荡电路23的输出，可以在无修整步骤的情况下确保高的频率精度，生成正确的目标电流值波形。
<B-7.变形例2>
图8所示功率因数改善电路103C中，表示了内置有为了使周期信号同步而提供基准的基准时钟信号的振荡电路22的构成，但是，象图13所示变换器装置200C的功率因数改善部102F一样，在功率因数改善电路103F中，也可以从外部的基准时钟信号源16获得基准时钟信号。
即，在功率因数改善电路103F中，从外部的基准时钟信号源16输入的基准时钟信号提供给地址生成电路21的分频电路212。
这是因为，对于外部的基准时钟信号源16提供的时钟信号的频率是兆赫兹(MHz)级，而地址生成电路21中必要的是千赫兹(kHz)级，因而通过用分频电路212分频，变换成易于利用的频率。
地址计数器211中，光耦合器14输出的数字信号Vp输入复位端子(边缘触发器型)，使用通过分频电路212变换成低频率的时钟信号，指定写入了正弦波的全波整流波形的源数据的ROM20的地址。
这样，不内置振荡电路，通过接受外部的高精度基准时钟信号，可以简化电路构成，同时可高精度设定目标电流值波形的频率。
<C.实施例8>
用图12说明的变换器装置200B中，表示了用PLL电路24锁定电压控制振荡电路23的输出的构成，但是，由于该构成中执行反馈控制，到频率稳定为止需要时间(锁定时间)，且为了提高振荡的稳定性的设计变得复杂。
因而，如图14所示本发明的实施例3是不执行反馈控制就可确保目标电流值的高的频率精度的变换器装置300的构成。另外，与图9所示变换器装置200相同的构成附上相同的符号，省略重复的说明。
<C-1.装置构成>
图14所示变换器装置300的功率因数改善部102G中，功率因数改善电路103G内置有提供基准时钟信号的内部振荡电路33及地址生成电路31，地址生成电路31具备：地址计数器311、计时器用计数器312、周期寄存器313、除法电路314、周期计数器315及分频电路316。
内部振荡电路33所生成的基准时钟信号提供给分频电路316，由分频电路316分频后提供给计时器用计数器312、周期寄存器313、周期计数器315。
然后，周期计数器315的输出提供给除法电路314，除法电路314的输出提供给周期寄存器313，周期寄存器313的输出提供给计时器用计数器312，计时器用计数器312的输出提供给地址计数器311，地址计数器311的输出提供给ROM20。
另外，光耦合器14输出的数字信号Vp提供给地址计数器311、计时器用计数器312、周期寄存器313及周期计数器315。
这里，图15表示内部振荡电路33的构成。内部振荡电路33具有串联的反相器IV11及IV12，反相器IV11及IV12与电容器C21并联，反相器IV12与电阻R21并联。
<C-2.动作>
以下，以地址生成电路31的动作为中心，说明功率因数改善电路103G的动作。
交流电源1的1个周期，即光耦合器14输出的数字信号Vp的上升开始到下一次的上升为止的时间，用周期计数器315中内部振荡电路33输出的基准时钟信号进行计测。
这里，若令交流电源1的1个周期为T[s]，内部振荡电路33输出的基准时钟信号的频率(内部振荡频率)为f[Hz]，则电源周期的计数值K1成为K1＝T×f。
该计数值K1提供给除法电路314，通过除以除法电路314中ROM20中存储的全波整流波形的源数据的数据数nd，获得分割值K1’(K1’＝K1/nd)。这里，分割值K1’与应提供给ROM20的地址的增量周期相当。
计时器用计数器312中，若采用内部振荡电路33输出的基准时钟信号对分割值K1’进行计数，则得出该计数期间T’＝(K1’/f)＝{(T×f/nd)/f}＝T/nd。
这样，地址生成电路31中，不依赖内部振荡频率f，可以将交流电源1的周期正确分割成应提供给ROM20的地址的增量周期。
这里，计时器用计数器312中，令初期值为K1’，用内部振荡频率f进行倒计数，在达到0的时刻向地址计数器311输出脉冲，再加载周期寄存器313中存储的分割值K1’。
<C-3.效果>
如以上说明，变换器装置300中，功率因数改善电路103G内内置的地址生成电路31中，不依赖内部振荡电路33的内部振荡频率f，可以将交流电源1的周期正确分割成应提供给ROM20的地址的增量周期，不执行反馈控制，可确保目标电流值的高的频率精度，因而系统的稳定性提高。
另外，即使交流电源1的频率变更的场合，由于地址计数器311的增量周期自动变更，因而，不必进行电路变更就可以对应所有周期的交流电源。
另外，通过采用除法电路314，不管数据数nd为何值，都可以进行对应。
<C-4.变形例1>
图14所示变换器装置300的地址生成电路31中，将用周期计数器315计测的交流电源的1周期(T)，除以除法电路314中的ROM20存储的全波整流波形的源数据的数据数nd，获得分割值K1’(K1’＝K1/nd)，而图16所示变换器装置300A的功率因数改善部102H中，功率因数改善电路103H的地址生成电路314采用写入了预先规定的除法结果的除法表用ROM317来获得分割值K1’。
即，与该ROM317的地址ADd对应，将ADd/nd的除法结果的数据作为输出数据预先写入除法表用ROM317中。
当电源周期的计数值K1作为地址ADd输入除法表用ROM317时，K1/nd的值即分割值K1’作为输出数据输出，结果，可实现除法功能。
该动作用图17进一步说明。图17是除法表用ROM317中写入的除法表的一例，表示了与ROM317的地址对应的输出数据。
该表中，记载了例如以2作为全波整流波形数据的数据数nd、对地址进行除法结果的商的数值，作为输出数据。
例如，由于地址为7时，7÷2＝3余1，因而，输出数据为3。从而，当周期计数器315中电源周期的计数值K1计数为7时，除法表用ROM317的地址7被指定，从除法表用ROM317输出3作为分割值K1’。
这样，由于功率因数改善电路103H的地址生成电路31A中用ROM表实现除法，因而可以不要具有除法功能的电路，可简化构成，且可任意确定生成的全波整流波形的数据数，因而可以提高设计的自由度。
<C-5.变形例2>
作为不使用有除法功能的电路而实现除法功能的构成，也可以象图18所示变换器装置300B的功率因数改善部102I一样，采用使构成功率因数改善电路103I内的地址生成电路31B的周期计数器中具备有比特移位功能的构成。
即，地址生成电路31B中，计测交流电源1的1个周期，即光耦合器14输出的数字信号Vp的上升开始到下一次的上升为止的时间的周期计数器318具有比特移位功能，通过比特移位可获得分割值K1’。
该动作用图19进一步说明。图19是周期计数器318的比特移位功能的模式说明图，表示将用10进制数表记成112的数据逐个比特向LSB(最下位比特)侧移位(右移位)时的结果。
如图19所示，用10进制数表记成112的数据进行1比特右移位后成为数据56，若再进行1比特右移位则数据成为28。这样，通过进行X比特右移位，数据成为除以2X后的值。从而，若全波整流波形数据的数据数nd是2，则可以通过将周期计数器318计测的电源周期的计数值K1进行1比特右移位，获得分割值K1’。
获得的分割值K1’提供给周期寄存器313。
这样，通过使用周期计数器318的比特移位功能，从电源周期的计数值K1可以获得分割值K1’，因而，不需要具有除法功能的电路，可简化构成。另外，由于通过比特移位获得的分割值K1’采用周期计数器318的上位比特，因而，可以仅仅向周期寄存器313提供上位比特的数据，周期寄存器313的记忆容量变小，从而电路规模变小。
[发明的效果]
本发明的权利要求1所述的变换器装置，从DA变换器输出与AD变换器部中的输入电压的波形相似的目标电流值波形，在电流控制部中，对目标电流值波形和AD变换器部流过的电流的波形进行比较，控制AD变换器部流过的电流，使两者的电流误差变小，从而，可以获得更高的功率因数改善效果。另外，通过光耦合器将AD变换器部的交流电源波形变换成数字信号，由计算机系统根据该数字信号，作成与交流电源波形同步的全波整流波形数据，根据该全波整流波形数据和电压误差信号，用DA变换器生成目标电流值波形，因而，目标电流值不包含有在交流电源上叠加的噪声，可期待降低高次谐波，获得更高的功率因数改善效果。
Claims (17)
1.一种变换器装置，具备将交流功率变换成直流功率的AD变换器部及改善上述AD变换器部的功率因数的功率因数改善部，
上述功率因数改善部包括：
光耦合器，将上述AD变换器部的交流电源波形变换成数字信号并输出；
计算机系统，根据上述数字信号作成与上述交流电源波形同步的全波整流波形数据；
DA变换器，将基于上述AD变换器部中的输出电压和预先设定的设定电压的电压误差的电压误差信号作为基准电压，将上述基准电压和上述全波整流波形数据相乘，输出与上述AD变换器部中的输入电压的波形相似的目标电流值波形；以及
电流控制部，执行上述目标电流值波形和流过上述AD变换器部的上述电流的波形的比较，控制流过上述AD变换器部的电流，使两者的电流误差变小。
2.权利要求1所述的变换器装置，其特征在于：
生成上述电压误差信号的电压误差信号生成部及上述电流控制部作为功率因数改善电路内置于IC芯片内，
上述DA变换器及上述计算机系统配置在上述IC芯片的外部。
3.权利要求2所述的变换器装置，其特征在于：
上述DA变换器内置于上述计算机系统。
4.权利要求2所述的变换器装置，其特征在于：
上述DA变换器设置在上述计算机系统的外部。
5.权利要求1所述的变换器装置，其特征在于：
上述DA变换器、生成上述电压误差信号的电压误差信号生成部及上述电流控制部作为功率因数改善电路内置于IC芯片内，上述计算机系统配置在上述IC芯片的外部。
6.权利要求1所述的变换器装置，其特征在于：
上述DA变换器、上述计算机系统、生成上述电压误差信号的电压误差信号生成部及上述电流控制部作为功率因数改善电路内置于IC芯片内。
7.权利要求6所述的变换器装置，其特征在于：
上述计算机系统具备：
记忆装置，将上述交流电源波形的一个周期量的全波整流波形的源数据作为数字数据写入其中；以及
地址生成电路，通过接受上述光耦合器输出的上述数字信号并在规定定时输出地址信号，调整将写入上述记忆装置的上述数字数据输入上述DA变换器的时间的间隔，
上述地址生成电路调整上述时间的间隔，使之与上述交流电源波形的周期同步，
上述记忆装置通过与从上述地址生成电路提供的上述地址信号对应地输出上述全波整流波形的源数据，将与上述交流电源波形同步的上述全波整流波形数据提供给上述DA变换器。
8.权利要求7所述的变换器装置，其特征在于：
上述功率因数改善电路具备向上述地址生成电路提供基准时钟信号的振荡电路，其内置于上述IC芯片内。
9.权利要求8所述的变换器装置，其特征在于：
上述振荡电路具有可变电阻及可变电容器，作为决定其振荡频率的电阻元件及电容元件。
10.权利要求8所述的变换器装置，其特征在于：
上述振荡电路在上述IC芯片的外部具有决定其振荡频率的电阻元件及电容元件。
11.权利要求8所述的变换器装置，其特征在于：
上述振荡电路是电压控制振荡电路，
上述功率因数改善电路还包括锁定上述电压控制振荡电路的输出并提供给上述地址生成电路的PLL电路，其内置于上述IC芯片内。
12.权利要求7所述的变换器装置，其特征在于：
上述功率因数改善电路从上述IC芯片外部取得提供给上述地址生成电路的基准时钟信号。
13.权利要求8或权利要求12所述的变换器装置，其特征在于：
上述地址生成电路包括：
分频电路，对上述基准时钟信号分频；以及
地址计数器，对用上述分频电路变换成低频的上述基准时钟信号进行计数，确定上述地址信号的输出定时。
14.权利要求7所述的变换器装置，其特征在于：
上述地址生成电路包括：
分频电路，对上述基准时钟信号分频；
周期计数器，接受上述光耦合器输出的上述数字信号，根据用上述分频电路变换成低频的上述基准时钟信号，对上述交流电源的每个周期计数以获得计数值；
除法手段，将上述计数值除以上述全波整流波形的源数据的数据数，取得与上述记忆装置的地址的增量周期对应的分割值；
寄存器，记忆上述分割值；
计时器用计数器，根据用上述分频电路变换成低频的上述基准时钟信号对上述分割值进行计数；以及
地址计数器，根据上述分割值确定上述地址信号的输出定时。
15.权利要求14所述的变换器装置，其特征在于：
上述除法手段是除法电路。
16.权利要求14所述的变换器装置，其特征在于：
上述除法手段是写入了预先规定的除法结果的除法结果记忆用的记忆装置。
17.权利要求14所述的变换器装置，其特征在于：
上述除法手段包含上述周期计数器，通过对上述周期计数器中的计数结果进行移位，取得上述分割值。
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