KR20040080910A

KR20040080910A - 컨버터장치

Info

Publication number: KR20040080910A
Application number: KR1020030087108A
Authority: KR
Inventors: 오카모토카즈아키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2003-03-10
Filing date: 2003-12-03
Publication date: 2004-09-20
Also published as: CN1531181A; US20040178784A1; US6917185B2; DE10357788B4; JP2004274899A; TW200418254A; DE10357788A1; TWI228862B; JP3983695B2; CN100423435C

Abstract

교류전원에 중첩한 노이즈의 영향을 배제하여, 고조파를 감소함과 동시에 역률을 개선한 역률개선회로를 갖는 컨버터장치를 제공한다. 역률개선회로(103)는, 전압오차 증폭기(8), 전류오차 증폭기(10), 비교기(11), 삼각파 발진기(12), 출력버퍼(13) 및 직류전원(PS)을 주된 구성으로서 가지고, 역률개선부(102)에는, 교류전원(1)의 출력을 검출하기 위한 포토커플러(14) 및 마이크로 컴퓨터(15)를 가지며, 포토커플러(14)의 출력(Vp)은, 마이크로 컴퓨터(15)의 MCU에 공급되고, 마이크로 컴퓨터(15) 내의 DA 컨버터(17)로부터는, 컨버터출력(DAO)이 역률개선회로(103)에 공급되며, 역률개선회로(103)로부터는, 기준전압(VREF)이 DA 컨버터(17)에 공급되는 구성으로 되어 있다.

Description

컨버터장치{CONVERTER DEVICE}

본 발명은 교류전력을 직류전력으로 변환하는 컨버터장치에 관한 것으로, 특히 역률을 개선하는 역률개선회로를 갖는 컨버터장치에 관한 것이다.

종래의 교류전력을 직류전력에 변환하는 AC-DC 컨버터에 있어서, 역률을 개선하여 고조파 전류를 감소하는 구성으로서, 예를 들면 특허문헌 1에 표시되는 바와 같은 고조파 전류 감소회로가 사용되고 있었다.

그러나, 특허문헌 1과 같은 고조파 전류 감소회로에서는, 정류회로의 출력전압을 저항분할한 전압을 검출입력전압으로서 고조파 전류 감소회로에 공급하는 구성이므로, AC 전원에 중첩한 노이즈가 고조파 전류 감소회로의 동작에 영향을 줘, 역률개선이나 고조파 전류의 감소에 영향을 끼치고 있었다.

[특허문헌 1]

일본특허공개평 9-252578호 공보(제5 난∼제9 난, 도 1∼10)

본 발명은 상기한 바와 같은 문제점을 해소하기 위해 이루어진 것으로, 교류전원에 중첩한 노이즈의 영향을 배제하여, 고조파를 감소함과 동시에 역률을 개선한 역률개선회로를 갖는 컨버터장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 관한 실시예 1의 컨버터장치의 구성을 나타내는 도면이다.

도 2는 본 발명에 관한 실시예 1의 컨버터장치의 동작을 설명하는 도면이다.

도 3은 DA 컨버터의 동작을 설명하는 도면이다.

도 4는 DA 컨버터의 승산기능을 설명하는 도면이다.

도 5는 DA 컨버터의 구성을 설명하는 도면이다.

도 6은 본 발명에 관한 실시예 1의 컨버터장치의 변형예 1의 구성을 나타내는 도면이다.

도 7은 본 발명에 관한 실시예 1의 컨버터장치의 변형예 2의 구성을 나타내는 도면이다.

도 8은 본 발명에 관한 실시예 2의 컨버터장치의 구성을 나타내는 도면이다.

도 9는 본 발명에 관한 실시예 2의 컨버터장치의 발진회로의 구성을 나타내는 도면이다.

도 10은 본 발명에 관한 실시예 2의 컨버터장치의 발진회로의 동작을 설명하는 도면이다.

도 11은 본 발명에 관한 실시예 2의 컨버터장치의 발진회로의 다른 구성을나타내는 도면이다.

도 12는 본 발명에 관한 실시예 2의 컨버터장치의 변형예 1의 구성을 나타내는 도면이다.

도 13은 본 발명에 관한 실시예 2의 컨버터장치의 변형예 2의 구성을 나타내는 도면이다.

도 14는 본 발명에 관한 실시예 3의 컨버터장치의 구성을 나타내는 도면이다.

도 15는 본 발명에 관한 실시예 3의 컨버터장치의 발진회로의 구성을 나타내는 도면이다.

도 16은 본 발명에 관한 실시예 3의 컨버터장치의 변형예 1의 구성을 나타내는 도면이다.

도 17은 본 발명에 관한 실시예 3의 컨버터장치의 변형예 1의 동작을 설명하는 도면이다.

도 18은 본 발명에 관한 실시예 3의 컨버터장치의 변형예 2의 구성을 나타내는 도면이다.

도 19는 본 발명에 관한 실시예 3의 컨버터장치의 변형예 2의 동작을 설명하는 도면이다.

*도면의 주요부분에 대한 부호의 설명*

15, 15A : 마이크로 컴퓨터 17, 18, 19 : DA 컨버터

본 발명에 관한 제1 국면의 컨버터장치는, 교류전력을 직류전력으로 변환하는 AD 컨버터부 및 상기 AD 컨버터부의 역률을 개선하는 역률개선부를 구비한 컨버터장치에 있어서, 상기 역률개선부는, 상기 AD 컨버터부의 교류전원파형을 디지털신호로 변환하여 출력하는 포토커플러와, 상기 디지털신호에 근거하여, 상기 교류전원파형에 동기한 전파정류파형(full-wave rectification waveform) 데이터를 작성하는 컴퓨터 시스템과, 상기 AD 컨버터부에서의 출력전압과 미리 설정된 설정전압과의 전압오차에 근거한 전압오차신호를 기준전압으로 하여, 상기 기준전압과 상기 전파정류파형 데이터와의 승산(곱셈)을 행하여, 상기 AD 컨버터부에서의 입력전압의 파형에 유사한 목표전류치 파형을 출력하는 DA 컨버터와, 상기 목표전류치 파형과 상기 AD 컨버터부에 흐르고 있는 상기 전류의 파형과의 비교를 행하여, 양자의 전류오차를 작게 하도록 상기 AD 컨버터부에 흐르는 전류를 제어하는 전류제어부를 구비하고 있다.

[발명의 실시예]

<A. 실시예 1>

<A-1. 장치구성>

본 발명에 관한 실시예 1로서, 도 1에 컨버터장치(100)의 구성을 나타낸다. 도 1에 나타내는 바와 같이 컨버터장치(100)는, 교류전원(1)으로부터 공급되는 교류전력을 직류전력으로 변환하여 부하(7)에 공급하는 AD 컨버터부(101)와, 역률개선회로(103)를 가진 역률개선부(102)를 구비하고 있다.

AD 컨버터부(101)에서, 교류전원(1)으로부터 공급되는 교류전력은, 우선 전파정류 다이오드 브리지(full-wave rectification diode bridge)(2)에 공급된다. 전파정류 다이오드 브리지(2)는, 다이오드 D1, D2, D3 및 D4로 구성되고, 그 캐소드 출력이 제1 출력선 PW에 접속되고, 애노드 출력이 제2 출력선 GD에 접속되어 있다.

제1 출력선 PW에는, 전파정류 다이오드 브리지(2)의 측으로부터 순서대로, 승압코일(3), 전류다이오드(commutation diode)(4)가 삽입되고, 전류다이오드(4)의 캐소드가 부하(7)에 접속되어 있다. 또한, 제2 출력선 GD에는 저항 R4가 삽입되고, 부하(7)에 접속되어 있다. 이때, 제2 출력선 GD는, 저항 R4와 전파정류 다이오드 브리지(2)와의 사이에서 접지되어 있다.

그리고, 전류다이오드(4)의 애노드와 저항 R4의 부하(7)측의 단부와의 사이에는, IGBT(Insulated gate bipolar transistor) 등의 스위칭 디바이스(5)가 접속되고, 전류다이오드(4)의 캐소드와 접지와의 사이에는 직렬로 접속된 저항 R1 및 R2가 접속되며, 전류다이오드(4)의 캐소드와, 저항 R1 및 R2보다도 부하(7)측의 제2 출력선 GD와의 사이에는 평활커패시터(6)가 접속되어 있다.

역률개선회로(103)는, 전압오차 증폭기(8)(전압오차신호 생성부), 전류오차 증폭기(10), 컴퍼레이터(comparator)(11), 삼각파 발진기(12), 출력버퍼(13) 및 직류전원 PS를 주된 구성으로서 가지고 있다.

이때, AD 컨버터부(101)와 역률개선회로(103)와의 사이에는 전류오차증폭기(10)의 이득설정을 행하는 이득설정부 G1 및 전압오차 증폭기(8)의 이득설정을 행하는 이득설정부 G2가 전기적으로 접속되어 있다.

또한, 역률개선부(102)에는, 교류전원(1)의 출력을 검출하기 위한 포토커플러(14) 및 마이크로 컴퓨터(15)(컴퓨터 시스템)를 가지고, 포토커플러(14)의 출력 Vp는, 마이크로 컴퓨터(15)의 MCU(memory control unit)에 공급되며, 마이크로 컴퓨터(15) 내의 DA 컨버터(17)로부터는, 컨버터출력 DAO가 역률개선회로(103)에 공급되고, 역률개선회로(103)로부터는, 기준전압 VREF가 DA 컨버터(17)에 공급되는 구성으로 되어 있다. 이때, 마이크로 컴퓨터(15)에는 기준클록 신호원(16)이 접속되어 있다.

역률개선회로(103)에서, 전류오차 증폭기(10)의 출력은 컴퍼레이터(11)의 플러스 입력에 접속되고, 컴퍼레이터(11)의 마이너스 입력에는, 삼각파 발진기(12)의 출력이 공급된다. 그리고 컴퍼레이터(11)의 출력이, 스위칭 디바이스(5)의 제어단자에 공급되는 구성으로 되어 있다. 이때, 전류오차 증폭기(10)의 플러스 입력에는, 마이크로 컴퓨터(15) 내의 DA 컨버터(17)로부터 컨버터 출력 DAO가 공급되는 구성으로 되어 있다.

그리고, 이득설정부 G1은, AD 컨버터부(101)의 저항 R4의 부하(7)측의 단부에 제1 단부가 접속되고, 제2 단부가 전류오차 증폭기(10)의 마이너스 입력에 접속된 저항 R6과, 저항 R6의 제2 단부와 전류오차 증폭기(10)의 출력과의 사이에 직렬로 접속된 저항 R7 및 커패시터 C1과, 저항 R6의 제2 단부와 전류오차 증폭기(10)의 출력과의 사이에 접속된 커패시터 C2를 가지고 있다.

또한, 전압오차 증폭기(8)의 플러스 입력에는, 직류전원 PS로부터 정전압이 공급되고, 전압오차 증폭기(8)의 출력은 기준전압 VREF로서 마이크로 컴퓨터(15) 내의 DA 컨버터(17)에 공급되는 구성으로 되어 있다.

이득설정부 G2는, AD 컨버터부(101)의 저항 R1과 R2와의 접속노드에 제1 단부가 접속되고, 제2 단부가 전압오차 증폭기(8)의 마이너스 입력에 접속된 저항 R8과, 저항 R8의 제2 단부와 전압오차 증폭기(8)의 출력과의 사이에 접속된 저항 R9를 가지고 있다.

<A-2. 동작>

다음에, 도 1을 참조하면서 도 2∼도 5를 사용하여 컨버터장치(100)의 동작에 대하여 설명한다.

AD 컨버터부(101)는, 스위칭 디바이스(5)의 온/오프동작에 의해 승압코일(3)에 자계 에너지를 여기함으로써 전압을 높이는 승압형의 AC-DC 컨버터이다.

즉, 스위칭 디바이스(5)를 온하면, 승압코일(3)로부터 스위칭 디바이스(5)에 전류가 흐르고, 전자 에너지를 승압코일(3)에 축적한다. 이때, 전류다이오드(4)는 도통하지 않고, 부하(7)에는 평활커패시터(6)로부터 전류가 공급된다.

한편, 스위칭 디바이스(5)를 오프로 하면, 승압코일(3)에 흐르고 있던 전류가 급격히 없어지기 때문에, 승압코일(3)의 양단에 역기전력이 발생하여, 전류다이오드(4)의 애노드측의 전압이 캐소드측의 전압, 즉 평활커패시터(6)의 전압보다도 높아지므로 전류다이오드(4)가 도통하고, 평활커패시터(6)를 충전함과 동시에, 부하(7)에도 전류를 공급한다.

이와 같이 AD 컨버터부(101)는 승압코일(3)에 흐르는 전류를 온/오프함으로써, 입력전압보다도 높은 전압을 발생시킬 수 있다. 이때, 스위칭 디바이스(5)를 온/오프시키는 것만으로는 출력전압 Vo가 계속 상승하므로, 소정의 전압값을 유지하도록 전압오차 증폭기(8)를 사용하여 피드백을 걸고 있다.

전압오차 증폭기(8)는, 저항 R4 및 R5로 저항분할한 전압을 입력전압으로 하는 반전증폭기이고, 설정전압과 실제의 출력전압 Vo와의 오차를 반전 증폭한다. 즉, 부하(7)가 경감되어 출력전압 Vo가 설정전압보다 상승하려고 하는 경우에는, 전압오차 증폭기(8)의 출력이 하강하도록 동작하여, 부하(7)가 증가되어 출력전압 Vo가 설정전압보다 저하하고자 하는 경우에는, 전압오차 증폭기(8)의 출력이 상승하도록 동작한다.

<A-2-1. 역률의 개선효과>

다음에, 전류오차 증폭기(10)의 동작에 대하여 설명하기 전에, 역률의 개선장치에 대하여 도 2를 사용하여 설명한다.

입력이 교류전력인 전기회로에서, 전류와 전압의 위상차를 θ로 하면, 해당 전기회로에 입력되는 전력 P는, P= V·I·cosθ로 공급되고, 비례정수인 cosθ를 역률이라 칭한다. 전기회로가 요구하는 전력 P가 일정한 경우, 전원전압 V는 일정하므로 역률(cosθ)이 클 수록(1에 가까울 수록) 전류 I의 피크값은 작게 끝난다.

그리고, AC-DC 컨버터와 같은 커패시터 입력형의 전기회로에서는, 회로에 흐르는 전류의 파형은, 피크값이 실효값의 5∼10배에 도달하는 돌출파형이 된다. 여기서, 도 2에 나타내는 바와 같이 상용전원인 교류전원(1)의 전원전압 Vac에는 고조파 성분을 다수포함하고 있고, 이 고조파 성분은 전파정류된 입력전압 Vi의 파형에도 포함되어, 노이즈의 원인이 된다.

커패시터 입력형의 전기회로에서 역률을 개선하기 위해서는, 회로에 흐르는 전류와 입력전압과의 위상을 일치하게 하고, 또한 피크전류치를 하강시키는 것이 필요하다.

따라서, 컨버터장치(100)에서도, DA 컨버터부(101)에 흐르는 전류와 입력전압 Vi와의 위상을 일치하게 하기 위해, 전류파형이 입력전압파형에 유사한 정현파가 되도록 제어된다. 이 때문에 전류오차 증폭기(10)가 사용된다.

전류오차 증폭기(10)에서는, 목표전류치, 즉 입력전압의 파형에 유사한 목표전류치 파형을 공급하는 전류치와 실제로 회로에 흐르고 있는 전류와의 오차를 구하여, 해당 전류오차에 근거하여 스위칭 디바이스(5)를 제어한다.

전형적인 AC-DC 컨버터인 경우, 전류오차는 전파정류파형의 밸리(valley) 부분에서 가장 커지고, 피크 부분에서 가장 작아진다.

도 2에는, 전파정류된 전압, 즉 입력전압 Vi의 파형과, 전류오차 증폭기(10)의 출력전압 Vs의 파형을 나란하게 나타내고 있다. 이때, 도 2에서는, 전류오차 증폭기(10)의 출력파형에, 삼각파 발진기(12)의 출력파형을 중복하여 나타내고 있다.

도 2에서, 전류오차 증폭기(10)의 출력파형(Vs)은, 전파정류파형을 반전한 파형이 되고, 전류오차는 전파정류파형의 밸리 부분에서 가장 커지고, 피크 부분에서 가장 작아져 있는 것을 알 수 있다.

따라서, 전류오차가 큰 기간은 스위칭 디바이스(5)의 온 기간을 길게 하여회로에 흐르는 전류를 많게 하고, 반대로 전류오차가 작은 기간은 스위칭 디바이스(5)의 온 기간을 짧게 함으로써 회로에 흐르는 전류를 적게 한다.

보다 구체적으로는, 전류오차 증폭기(10)의 출력과 삼각파 발진기(12)의 출력을 컴퍼레이터(11)에 입력하여 양자의 레벨을 비교하고, 양자의 레벨에 차이가 있는 기간, 즉 전류오차가 작은 기간은 비교기(11)의 출력펄스의 폭을 좁게 하며, 양자의 레벨에 차가 없는 기간, 즉 전류오차가 큰 기간은 컴퍼레이터(11)의 출력펄스의 폭을 넓게 하여, 스위칭 디바이스(5)를 PWM(pulse width modulation) 제어한다. 이때, 전류오차 증폭기(10), 컴퍼레이터(11), 삼각파 발진기(12) 및 출력버퍼(13)는, 스위칭 디바이스(5)를 제어하여 AD 컨버터부(101)에 흐르는 전류를 제어하므로, 전류제어부라 총칭하는 경우가 있다.

이상의 동작에 의해, AD 컨버터부(101)에 흐르는 전류의 파형과, 입력전압(Vi)의 파형이 유사한 정현파가 되고, 위상이 일치하여 역률이 향상된다.

<A-2-2. 고조파의 감소효과>

또한, 실제로 AD 컨버터부(101)에 흐르고 있는 전류를, 저항 R4에서 발생하는 전압으로서 검출하여 전류오차 증폭기(10)에 공급하고, 전류오차 증폭기(10)에서는, 목표전류치로서 DA 컨버터(17)의 출력전압 DAO와의 비교를 행함으로써 전류오차를 구하도록 하고 있으므로, 고조파의 감소효과가 기대할 수 있고, 보다 높은 역률개선효과를 얻을 수 있다.

즉, 도 2에 나타내는 바와 같이, 교류전원(1)이 출력하는 전원전압 Vac에는 고조파 성분을 다수 포함하고 있고, 그것을 전파정류한 것만으로는, 이 고조파 성분이 전파정류된 입력전압 Vi의 파형에도 포함되어 있다. 그러나, 전원전압 Vac를 포토커플러(14)에 입력하여, 포토커플러(14)로부터는 교류전원(1)의 주기에 동기한 디지털신호 Vp를 얻도록 하고 있으므로, 입력된 교류신호에 중첩하는 고조파 성분, 즉 노이즈가 리젝트된다.

포토커플러(14)는 발광다이오드와 포토트랜지스터 등의 수광소자를 조합한 것으로, 전기신호를 발광다이오드로 광 신호로 변환하고, 수광소자로 수신하여 다시 전기신호로 되돌리는 소자이다. 그리고, 발광다이오드에 교류신호가 공급되면, 교류신호의 정(+)신호, 즉 사인파의 피크 부분에서는 전류가 흘러 발광하므로, 포토트랜지스터는 High 레벨의 전기신호를 출력하고, 교류신호의 부(-)신호, 즉 사인파의 밸리 부분에서는 전류가 흐르지 않으므로 발광하지 않고, 포토트랜지스터는 Low 레벨의 전기신호를 출력한다.

이 때문에, 입력된 교류신호에 중첩하는 고조파 성분, 즉 노이즈는 리젝트되어, 포토커플러(14)로부터 출력되는 디지털신호 Vp에는 나타나지 않는다.

그리고, 마이크로 컴퓨터(15)에서는, 포토커플러(14)로부터 출력되는 디지털신호 Vp에 동기하도록 n비트의 전파정류파형 데이터를 작성하여, 내장된 DA 컨버터(17)에 출력한다.

이 동작을 도 3을 사용하여 설명한다. 이때, 간단화를 위해 8비트의 전파정류파형 데이터를 작성하는 것으로 한다. 도 3에 나타내는 바와 같이 전파정류파형에서 최하부의 레벨을 0, 피크부의 레벨을 255로 하고, 어떤 순간에서의 진폭값을 0∼255까지의 수로 표현한 디지털 데이터의 집합이 8비트의 전파정류파형이 된다.

이러한 디지털 데이터를 순서대로 DA 컨버터(17)에 입력하면, DA 컨버터(17)로부터는 디지털신호에 따른 아날로그값이 연속하여 출력되어, 아날로그의 전파정류파형을 얻을 수 있다.

이때, 디지털 데이터를 DA 컨버터(17)에 입력하는 시간의 간격을 조정함으로써 전파정류파형의 주기를 조정할 수 있다. 예를 들면, 도 3에 나타내는 전파정류파형 데이터에서는, 1주기가 46개의 디지털 데이터로 구성되어 있지만, 교류전원(1)의 주기가 60Hz인 경우, 1주기는 16.6msec이므로, 16.6/46=0.361msec 간격으로 디지털 데이터를 DA 컨버터(17)에 입력하면 60Hz의 전파정류파형이 출력된다.

또한, DA 컨버터(17)에서 디지털 데이터를 아날로그값으로 변환할 때에는, 전압오차 증폭기(8)로부터 출력되는 전압오차신호 Ve를 기준전압 VREF로서 사용함으로써, 목표전류치 파형을 얻는다.

즉, 일반적으로 DA 컨버터는 디지털 데이터를 아날로그 데이터로 변환하는 기능을 가지고 있지만, 이것은, 기준전압(아날로그값)과 디지털 데이터를 승산함으로써 아날로그 데이터를 얻는 것이다.

이 동작에 대하여 도 4 및 도 5를 사용하여 더 상세히 설명한다. 이때, 간단화를 위해 2비트의 디지털 데이터를 아날로그값으로 변환하는 DA 컨버터(90)를 예로 채용한다. 도 4에 나타내는 바와 같이, DA 컨버터(90)는, 전압이 높은 측으로부터 순서대로 직렬로 접속된 4개의 저항 R91, R92, R93 및 R94에 의해 기준전압 VREF를 저항분할하여 출력하는 구성을 가지고 있다. 즉, 저항 R91과 R92와의 접속노드는 스위치 Y3을 통해 DA 컨버터(90)의 출력단자에 접속가능하게 구성되고, 저항 R92와 R93과의 접속노드는 스위치 Y2를 통해 DA 컨버터(90)의 출력단자에 접속가능하게 구성되며, 저항 R93과 R94와의 접속노드는 스위치 Y1을 통해 DA 컨버터(90)의 출력단자에 접속가능하게 구성되고, 저항 R94와 접지와의 접속노드는 스위치 Y0을 통해 DA 컨버터(90)의 출력단자에 접속가능하게 구성되어 있다. 이 스위치 Y0∼Y3 중 어느 하나를 온함으로써, 해당 스위치에 대응하는 기준전압 VREF의 저항분할값이 컨버터출력 DAO로서 출력된다. 그리고, 스위치 Y0∼Y3의 온/오프제어가, 디지털 데이터 b0 및 b1의 조합에 의해 이루어진다. 이때, 디지털 데이터 b0 및 b1은, 디코더 DC에 공급되어 스위치 Y0∼Y3의 제어신호로 변환된다.

도 5는, 디지털 데이터 b0 및 b1의 조합에 대한 컨버터출력 DAO의 아날로그값을 나타내는 테이블이다. 도 5에 나타내는 바와 같이, b0 및 b1이 모두 0인 경우는(10진수 표기로는 0), 스위치 Y0이 온하여 컨버터출력 DAO는 OV가 된다. 또한, b0이 1, b1이 0인 경우는(10진수 표기로는 1), 스위치 Y1이 온하여 컨버터 출력 DAO는 (1/4)VREF가 된다. 또한, b0이 0, b1이 1인 경우는(10진수 표기로는 2), 스위치 Y2가 온하여 컨버터출력 DAO는 (2/4)VREF가 된다. 또한, b0 및 b1이 모두 1인 경우는(10진수 표기로는 3), 스위치 Y3이 온하여 컨버터출력 DAO는 (3/4)VREF가 된다.

여기서, DA 컨버터(17)는 목표전류치 파형을 얻기 위한 것이지만, 목표전류치 파형은, 그 진폭이 부하(7)의 변화에 따라 변화되므로, DA 컨버터(17)에서는 전압오차 증폭기(8)의 출력인 전압오차신호 Ve를 기준전압 VREF로서 사용함으로써,정확한 목표전류치 파형을 얻는다.

이때, 도 2에서 나타내는 바와 같이, 전압오차 증폭기(8)의 출력인 전압오차신호 Ve는 부하(7)의 변화에 따라 시간과 동시에 저하하도록 변화하고 있어, 전압오차신호 Ve를 기준전압 VREF로서 사용하여 얻어진 목표전류치 파형, 즉 컨버터 출력전압 Vm의 파형도, 그 피크값이 시간과 동시에 저하하는 파형으로 되어 있다.

이때, 도 2에 나타내는 바와 같이 컨버터 출력전압 Vm의 파형(목표전류치 파형)에는, 입력전압 Vi의 파형에 나타나는 교류전원에 중첩한 노이즈가 나타나지 않으므로 고조파의 감소효과를 기대할 수 있다.

<A-3. 효과>

이상 설명한 바와 같이, 컨버터장치(100)의 역률개선부(102)에서는, AD 컨버터부(101)에 흐르고 있는 전류를, 저항 R4에서 발생하는 전압으로서 검출하여 전류오차 증폭기(10)에 공급하고, 전류오차 증폭기(10)에서는, 목표전류치로서 DA 컨버터(17)의 출력전압 DAO와의 비교를 행함으로써 전류오차를 구하도록 하고 있으므로, 보다 높은 역률개선효과 및 고조파 감소효과를 얻을 수 있다.

또한, DA 컨버터(17)에서는, 교류전원(1)이 출력하는 전원전압 Vac를 포토커플러(14)에 입력하고, 고조파 성분을 리젝트한 디지털신호 Vp에 근거하여 목표전류치 파형을 작성하므로, 목표전류치에는 교류전원에 중첩한 노이즈가 포함되지 않고, 고조파의 감소효과를 기대할 수 있어, 보다 높은 역률개선효과를 얻을 수 있다.

또한, 마이크로 컴퓨터(15)나 DA 컨버터(17)가 역률개선회로(103)의 외부에설치되므로, 역률개선회로(103)를 소형화할 수 있다.

또한, 마이크로 컴퓨터(15)에 내장된 DA 컨버터(17)를 사용하므로, 비용적으로 염가이다.

<A-4. 변형예 1>

이상 설명한 컨버터장치(100)의 역률개선부(102)에서는, 마이크로 컴퓨터(15)에 내장된 DA 컨버터(17)에 있어서, 기준전압 VREF를 저항분할에 의해 동적으로 변화시켜, 디지털 데이터와 승산하는 것으로 목표전류치 파형(아날로그값)을 작성하고 있었다. 그러나, 먼저 설명한 바와 같이, 기준전압 VREF로서 사용되는 전압오차 증폭기(8)의 출력인 전압오차신호 Ve는, 부하(7)의 변화에 따라 시간과 동시에 저하하는 경우가 있으므로, 기준전압 VREF가 저하한 경우라도 정상적으로 아날로그 변환할 수 있는 능력이 DA 컨버터(17)에 요구된다.

그러나, 일반적으로, 마이크로 컴퓨터에 내장된 DA 컨버터는, 기준전압 VREF가 1.4V정도까지밖에 동작하지 않는 경우가 많다.

이것은, DA 컨버터에서는, 기준전압 VREF를 동적으로 변화시키기 위한 방식으로서, R-2R 래더(ladder)방식이라 호칭되는 회로를 사용하지만, 마이크로 컴퓨터에 내장된 DA 컨버터에서는, 집적도를 상승시키기 위해, 스위치군을, P채널 MOS 트랜지스터만으로 구성된 스위치군과, N채널 MOS 트랜지스터만으로 구성된 스위치군으로 나누고 있지만, 기준전압 VREF가 1.4V 정도가 되면, 임계치가 높은 P채널 MOS 트랜지스터가 정상적으로 온할 수 없게 되기 때문이다.

그래서, 도 6에 나타내는 컨버터장치(100A)의 역률개선부(102A)와 같이, 포토커플러(14)의 출력을 수신하는 마이크로 컴퓨터(15A)의 외부에 DA 컨버터(18)를 설치하고, 마이크로 컴퓨터(15A)에서, 포토커플러(14)로부터 출력되는 디지털신호 Vp에 동기하여, n비트의 전파정류파형 데이터를 작성하고, 외부의 DA 컨버터(18)에 공급하는 구성으로 해도 된다.

외부부착의 DA 컨버터(18)이면, 집적도에 대한 한정이 완만해지므로, 기준전압 VREF가 0V에서도 동작가능한 구조로 할 수 있어, 기준전압 VREF의 저하에 대한 허용범위를 확대할 수 있다. 또한, DA 컨버터를 가지지 않은 마이크로 컴퓨터를 사용할 수 있어, 마이크로 컴퓨터의 종류에 의존하지 않고 사용한다는 이점도 있다.

<A-5. 변형예 2>

이상 설명한 실시예 1의 변형예 1의 컨버터장치(100A)에서는, 마이크로 컴퓨터(15A)의 외부에 설치한 DA 컨버터(18)를 사용하여 목표전류치 파형을 작성하는 구성을 나타냈지만, 마이크로 컴퓨터(15A)의 외부에 설치하는 것이면, 도 7에 나타내는 컨버터장치(100B)의 역률개선부(102B)와 같이, 역률개선회로(103B)의 내부에 DA 컨버터(19)를 설치하도록 해도 된다.

역률개선회로(103B)는 IC 칩의 형태를 채용하고 있으므로, DA 컨버터(19)를 내장함으로써 칩면적은 증대하지만, 외부부착의 DA 컨버터가 불필요하게 되므로, 시스템 전체에서의 부품수를 삭감할 수 있다.

<B. 실시예 2>

본 발명에 관한 실시예 2로서, 도 8에 컨버터장치(200)의 구성을 나타낸다. 실시예 1 및 그 변형예 1, 2에서는, 목표전류치 파형의 생성을 위해, 외부에 마이크로 컴퓨터를 필요로 하였지만, 도 8에 나타내는 컨버터장치(200)의 역률개선부(102C)에서는, DA 컨버터(19)와, 마이크로 컴퓨터에 해당하는 컴퓨터 시스템을 내장한 역률개선회로(103C)를 구비하고 있다. 이때, 도 1에 나타낸 컨버터장치(100)와 동일한 구성에 대해서는 동일한 부호를 부착하고, 중복하는 설명은 생략한다.

<B-1. 장치구성>

즉, 역률개선회로(103C) 내에는, 포토커플러(14)로부터 출력되는 디지털신호 Vp를 수신하여, 디지털 데이터를 DA 컨버터(19)에 입력하는 시간의 간격을 조정함으로써 전파정류파형의 주기를 조정하는 어드레스 생성회로(21)와, 어드레스 생성회로(21) 및 DA 컨버터(19)에 접속되고, 교류전원(1)의 1주기만큼의 전파정류파형의 소스 데이터가 미리 기록된 ROM(read only memory)(20)과, 어드레스 생성회로(21)에 기준클록신호를 공급하는 발진회로(22)를 내장하고 있다. 이때, ROM(20) 및 어드레스 생성회로(21)가 전술한 컴퓨터 시스템에 대응한다.

<B-2. 동작>

이상과 같은 구성을 갖는 역률개선회로(103C)에서는, 어드레스 생성회로(21)는, 포토커플러(14)로부터 출력되는 디지털신호 Vp의 상승신호에 동기하여, 어드레스 0을 ROM(20)에 공급한다. 그리고, 발진회로(22)가 발하는 클록신호를 카운트하고, 어드레스 0을 전송하고 나서 일정시간(예를 들면 교류전원(1)의 주기가 60Hz인 경우 0.361msec) 경과 후에 어드레스 1을 출력한다. 이 어드레스는, 예를 들면, m=6비트이면 0∼63까지 지정할 수 있게 된다.

ROM(20)에는, 예를 들면 n비트의 정현파의 전파정류파형의 소스 데이터가 저장되어 있고, 어드레스 생성회로(21)로부터 공급되는 어드레스에 대응하여 디지털 데이터를 출력함으로써 교류전원(1)의 주기에 동기한 전파정류파형 데이터를 DA 컨버터(19)에 공급하고, DA 컨버터(19)에서는, 전압오차 증폭기(8)로부터 출력되는 전압오차신호 Ve를 기준전압 VREF로서 사용하여, 기준전압 VREF와 ROM(20)에서 공급되는 전파정류파형 데이터를 승산하는 것으로 목표전류치 파형을 얻는다. 이때, DA 컨버터(19)의 동작은, 도 1에 나타내는 DA 컨버터(17)와 동일하다.

<B-3. 발진회로의 구성예 1>

여기서, 발진회로(22)의 구체적 구성의 일례에 대하여 도 9를 사용하여 설명한다. 도 9에 나타내는 바와 같이, 어드레스 생성회로(21)는, 어드레스 카운터(211)와, 분주회로(212)를 가지고, 분주회로(212)에 발진회로(22)로부터 출력되는 기준클록신호가 공급된다.

발진회로(22)는, 직렬로 접속된 인버터 IV1 및 IV2를 가지고, 인버터 IV1 및 IV2에 병렬로 가변 커패시터 VC1이 접속되고, 인버터 IV2에 병렬로 가변저항 VR1이 접속되어 있다.

여기서, 인버터 IV2의 입력부와, 가변 커패시터 VC1 및 가변저항 VR1과의 접속노드를 노드 P1, 인버터 IV2의 출력부와 가변저항 VR1과의 접속노드를 노드 P2,인버터 IV1의 출력부와 가변커패시터 VC1과의 접속노드를 노드 P3으로서, 도 10을 사용하여 발진회로(22)의 동작에 대하여 설명한다.

도 10에서는 노드 P1, P2 및 P3에서의 파형이 표시되어 있다. 노드 P3의 전압레벨이 Low(L)레벨인 경우, 노드 P2의 전압레벨이 High(H) 레벨이므로, 가변저항 VR1을 통해 가변 커패시터 VC1이 충전된다. 그리고, 노드 P1의 전압레벨이 인버터 IV1 및 IV2의 임계치(Vth)까지 도달하면, 노드 P3의 전압레벨이 H 레벨이 되고, 가변커패시터 VC1이 가변저항 VR1을 통해 방전되어, 노드 P2의 전압레벨을 높인다. 이 결과, 인버터 IV1 및 IV2의 임계치(Vth)와, 가변커패시터 VC1 및 가변저항 VR1의 시정수로 결정되는 발진주파수의 사각형파, 즉 기준클록신호가 노드 P3으로부터 출력된다.

이때, 발진회로(22)에서 생성하는 기준클록신호는, 어드레스 생성회로(21)에서 필요로 하는 주파수보다도 높은 주파수로 설정되지만, 어드레스 생성회로(21)에서 필요하게 되는 것은 키로헤르쯔(kHz) 오더의 주파수이므로, 분주회로(212)에서 분주하는 것으로, 이용하기 쉬운 주파수로 변환할 수 있다.

일반적으로, IC 내부의 저항값이나 용량값은 ±30% 변동하므로, IC 내부에 발진회로를 설치하면, 출력되는 클록신호의 주파수도 동일하게 변동하게 된다. 그래서, 발진회로(22)에서는 가변저항 VR1 및 가변커패시터 VC1을 사용함으로써, 저항값 및 용량값이 소정의 값이 되도록 트리밍할 수 있는 구성으로 되어 있다. 이에 따라, 클록신호의 주파수의 변동을 억제하여, 목표전류치의 주파수 정밀도를 확보할 수 있다.

<B-4. 발진회로의 구성예 2>

전술한 바와 같이, IC 내부에 저항소자나 용량소자를 설치하면, 저항값이나 용량값이 변동을 가지므로, 발진회로를 구성하는 저항소자나 용량소자는, 역률개선회로의 외부에 설치하도록 해도 된다.

도 11에 나타내는 컨버터장치(200A)의 역률개선부(102D)에서는, 역률개선회로(103D)에 내장된 발진회로(26)는 인버터 IV1 및 IV2를 가지지만, 발진주파수를 결정하는 저항 R11 및 커패시터 C11은 역률개선회로(103D)의 외부에 설치되어 있다.

이와 같이, 저항 R11 및 커패시터 C11을 외부부착으로 함으로써, 저항값이나 용량값이 변동하지 않게 되어, 트리밍공정 내지 높은 주파수 정밀도를 확보할 수 있어, 정확한 목표전류치 파형을 생성할 수 있다.

또한, 저항 R11 및 커패시터 C11을 변경하는 것이 용이하므로, 발진주파수를 용이하게 변경할 수 있다.

<B-5. 효과>

이상 설명한 바와 같이, 컨버터장치 200 및 200A에서는, 역률개선회로 103C 및 103D 내에 DA 컨버터(15)와 마이크로 컴퓨터에 해당하는 컴퓨터 시스템을 내장하므로, 외부의 마이크로 컴퓨터에 접속할 필요가 없어져, 시스템 전체에서의 부품수를 삭감할 수 있다.

또한, 기준클록발생을 위한 발진회로(22)를 역률개선회로(103C) 내에 내장되어 있으므로, 수정진동자나 세라믹 진동자 등의 고정밀도한 기준클록 신호원을 외부에 설치하는 것이 불필요하게 된다.

<B-6. 변형예 1>

도 8에 나타낸 역률개선회로(103C)에서는, 주기신호의 동기를 위해 기준이되는 기준클록신호를 공급하는 발진회로(22)를 내장한 구성을 나타냈지만, 도 12에 나타내는 컨버터장치(200B)의 역률개선부(102E)와 같이, 역률개선회로(103E)에서, 발진원으로 하여 전압제어 발진회로(23)를 사용하고, 그 출력을 PLL(phase locked loop) 회로(24)에서 록함으로써 주파수 정밀도를 확보하는 구성으로 해도 된다.

PLL 회로(24)는, 목표주파수와 출력주파수와의 오차를 검출하여 전압으로서 출력하는 회로이고, 해당 출력을 전압제어 발진회로(23)에 피드백함으로써, 주파수 정밀도를 확보할 수 있다.

예를 들면, 전압제어 발진회로(23)의 출력주파수가 목표주파수보다도 높은 경우, 출력주파수를 하강시키는 전압신호를 전압제어 발진회로(23)에 공급하고, 반대로, 전압제어 발진회로(23)의 출력주파수가 목표주파수보다도 낮은 경우는, 출력주파수를 상승시키는 전압신호를 전압제어 발진회로(23)에 공급한다.

이와 같이, PLL 회로(24)를 사용하여 전압제어 발진회로(23)의 출력을 록함으로써, 트리밍공정 내지 높은 주파수 정밀도를 확보할 수 있어, 정확한 목표전류치 파형을 생성할 수 있다.

<B-7. 변형예 2>

도 8에 나타낸 역률개선회로(103C)에서는, 주기신호의 동기를 위해 기준이 되는 기준클록신호를 공급하는 발진회로(22)를 내장한 구성을 나타냈지만, 도 13에 나타내는 컨버터장치(200C)의 역률개선부(102F)와 같이, 역률개선회로(103F)에서, 외부의 기준클록 신호원(16)으로부터 기준클록신호를 얻도록 해도 된다.

즉, 역률개선회로(103F)에서는, 어드레스 생성회로(21)의 분주회로(212)에는, 외부의 기준클록 신호원(16)으로부터 입력된 기준클록신호가 공급된다.

이것은, 외부의 기준클록 신호원(16)으로부터 공급되는 클록신호의 주파수가 메가헤르쯔(MHz) 오더인데 비해, 어드레스 생성회로(21)에서 필요로 하는 것은 키로헤르쯔(kHz) 오더이므로, 분주회로(212)에서 분주하는 것으로, 이용하기 쉬운 주파수로 변환하기 위해서이다.

그리고, 어드레스 카운터(211)에서는, 포토커플러(14)로부터 출력되는 디지털신호 Vp가 리셋트 단자(에지 트리거 타입)에 입력되고, 분주회로(212)에서 낮은 주파수로 변환된 클록신호를 사용하여, 정현파의 전파정류파형의 소스 데이터가 기록된 ROM(20)의 어드레스를 지정한다.

이와 같이, 발진회로를 내장하지 않고, 외부로부터 고정밀도한 기준클록신호를 수신함으로써, 회로구성이 간단화됨과 동시에, 목표전류치 파형의 주파수를 고정밀도로 설정하는 것이 가능하게 된다.

<C. 실시예 3>

도 12를 사용하여 설명한 컨버터장치(200B)에서는, PLL 회로(24)를 사용하여 전압제어 발진회로(23)의 출력을 록하는 구성을 나타냈지만, 해당 구성에서는 피드백제어를 행하므로, 주파수가 안정하기까지의 기간(lock-in time)이 필요함과 동시에, 발진의 안정성을 높이기 위한 설계가 복잡하게 된다.

그래서, 본 발명에 관한 실시예 3으로서, 피드백 제어를 행하지 않고 목표전류치가 높은 주파수 정밀도를 확보하는 것이 가능한 컨버터장치(300)의 구성을 도 14에 나타낸다. 이때, 도 9에 나타낸 컨버터장치(200)와 동일한 구성에 대해서는동일한 부호를 부착하고, 중복하는 설명은 생략한다.

<C-1. 장치구성>

도 14에 나타내는 바와 같이 컨버터장치(300)의 역률개선부(102G)에서는, 역률개선회로(103G)에, 기준클록신호를 공급하는 내부발생회로(33) 및 어드레스 카운터(311), 타이머용 카운터(312), 주기 레지스터(313), 제산회로(314), 주기 카운터(315) 및 분주회로(316)를 가진 어드레스 생성회로(31)를 내장하고 있다.

내부발진회로(33)에서 생성된 기준클록신호는, 분주회로(316)에 공급되고, 분주회로(316)에서 분주되어 타이머용 카운터(312), 주기 레지스터(313), 주기 카운터(315)에 공급된다.

그리고, 주기 카운터(315)의 출력은 제산회로(314)에 공급되고, 제산회로(314)의 출력은 주기 레지스터에 공급되며, 주기 레지스터(313)의 출력은 타이머용 카운터(312)에 공급되고, 타이머용 카운터(312)의 출력은 어드레스 카운터(311)에 공급되며, 어드레스 카운터(311)의 출력이 ROM(20)에 공급되는 구성으로 되어 있다.

또한, 포토커플러(14)로부터 출력되는 디지털신호 Vp가, 어드레스 카운터(311), 타이머용 카운터(312), 주기 레지스터(313) 및 주기 카운터(315)에 공급되는 구성으로 되어 있다.

여기서, 도 15에 내부발진회로(33)의 구성을 나타낸다. 내부발진회로(33)는, 직렬로 접속된 인버터 IV11 및 IV12를 가지고, 인버터 IV11 및 IV12에 병렬로 커패시터 C21이 접속되며, 인버터 IV12에 병렬로 저항 R21이 접속되어 있다.

<C-2. 동작>

이하, 어드레스 생성회로(31)의 동작을 중심으로서 역률개선회로(103G)의 동작에 대하여 설명한다.

교류전원(1)의 1주기, 즉 포토커플러(14)로부터 출력되는 디지털신호 Vp의 상승으로부터 다음 상승까지의 시간을, 주기 카운터(315)에서 내부발진회로(33)가 출력하는 기준클록신호를 사용하여 계측한다.

여기서, 교류전원(1)의 1주기를 T[s], 내부발진회로(33)가 출력하는 기준클록신호의 주파수(내부 발진주파수)를 f[Hz]로 하면, 전원주기의 카운트값 K1은 K1=T×f가 된다.

이 카운트값 K1을 제산회로(314)에 공급하고, 제산회로(314)에서 ROM(20)에 저장되어 있는 전파정류파형의 소스 데이터의 데이터수 nd로 제산(나눗셈)하는 것으로, 분할값 K1'이 얻어진다(K1'= K1/nd). 여기서, 분할값 K1'은, ROM(20)에 공급되어야 하는 어드레스의 인크리먼트 주기에 해당한다.

그리고 분할값 K1'을 타이머용 카운터(312)에서, 내부발진회로(33)가 출력하는 기준클록신호를 사용하여 카운트하면, 그 카운트기간 T'는 T'=(K1'/f)={(T×f/nd)/f}=T/nd로 공급된다.

이와 같이, 어드레스 생성회로(31)에서는, 내부 발진주파수 f에 의존하지 않고, 교류전원(1)의 주기를, ROM(20)에 공급되어야 하는 어드레스의 인크리먼트 주기로 정확히 분할할 수 있다.

여기서, 타이머용 카운터(312)에서는, 초기치를 K1'로 하고, 내부 발진주파수 f에서 다운카운트하여, 0이 된 시점에서 펄스를 어드레스 카운터(311)에 출력하고, 주기 레지스터(313)에 기억되어 있는 분할값 K1'을 다시 로드한다.

<C-3. 효과>

이상 설명한 바와 같이, 컨버터장치(300)에서는, 역률개선회로(103G) 내에 내장된 어드레스 생성회로(31)에서, 내부발진회로(33)의 내부 발진주파수 f에 의존하지 않고, 교류전원(1)의 주기를, ROM(20)에 공급되어야 하는 어드레스의 인크리먼트 주기로 정확히 분할할 수 있어, 피드백제어를 행하지 않고 목표전류치가 높은 주파수 정밀도를 확보할 수 있으므로, 시스템의 안정성이 높아진다.

또한, 교류전원(1)의 주파수가 변경된 경우라도, 어드레스 카운터(311)의 인크리먼트 주기는 자동적으로 변경되므로, 회로변경 내지 모든 주기의 교류전원에 대응할 수 있다.

또한, 제산회로(314)를 사용하는 것으로, 데이터수 nd가 어떠한 값이어도 대응할 수 있다.

<C-4. 변형예 1>

도 14에 나타낸 컨버터장치(300)의 어드레스 생성회로(31)에서는, 주기 카운터(315)에서 계측한 교류전원의 1주기(T)를, 제산회로(314)에서 ROM(20)에 저장되어 있는 전파정류파형의 소스 데이터의 데이터수 nd로 제산하는 것으로 분할값 K1'(K1'= K1/nd)을 얻고 있었지만, 도 16에 나타내는 컨버터장치(300A)의 역률개선부(102H)에서는, 역률개선회로(103H)의 어드레스 생성회로(314)가, 미리 소정의 제산결과를 기록한 제산테이블용 ROM(317)을 사용하여 분할값 K1'을 얻는 구성으로되어 있다.

즉, 제산테이블용 ROM(317)에는, 해당 ROM(317)의 어드레스 ADd에 대응시켜, ADd/nd의 제산결과의 데이터를 출력데이터로서 미리 기록해 놓는다.

그리고, 전원주기의 카운트값 K1을 어드레스 ADd로서 제산테이블용 ROM(317)에 액세스하면, 출력데이터로서 K1/nd의 값 즉 분할값 K1'이 출력되어, 결과로서 제산기능이 실현된다.

이 동작을 도 17을 사용하여 또 설명한다. 도 17은 제산테이블용 ROM(317)에 기록된 제산테이블의 일례이고, ROM(317)의 어드레스에 대응하는 출력데이터가 표시되어 있다.

이 테이블은 전파정류파형 데이터의 데이터수 nd를 예를 들면 2로서, 어드레스를 제산한 결과의 몫의 수치가 출력데이터로서 기재되어 있다.

예를 들면, 어드레스 7인 경우는 7÷2=3 나머지 1이 되므로, 출력데이터는 3으로 되어 있다. 따라서, 주기 카운터(315)에서 전원주기의 카운트값 K1이 7로 카운트된 경우, 제산테이블용 ROM(317)의 어드레스 7이 지정되어, 제산테이블용 ROM(317)으로부터는 분할값 K1'로서 3이 출력된다.

이와 같이, 역률개선회로(103H)의 어드레스 생성회로(31A)에서는, ROM 테이블을 사용하여 제산을 실현하고 있으므로, 제산기능을 가진 회로가 불필요해져 구성을 간단화할 수 있음과 동시에, 생성하는 전파정류파형의 데이터수를 임의로 정할 수 있으므로. 설계의 자유도가 높아진다.

<C-5. 변형예 2>

제산기능을 가진 회로를 사용하지 않고 제산기능을 실현하는 구성으로서는, 도 18에 나타내는 컨버터장치(300B)의 역률개선부(102I)와 같이, 역률개선회로(103I) 내의 어드레스 생성회로(31B)를 구성하는 주기 카운터에 비트 시프트 기능을 갖게 한 구성으로 해도 된다.

즉, 어드레스 생성회로(31B)에서는, 교류전원(1)의 1주기, 즉 포토커플러(14)로부터 출력되는 디지털신호 Vp의 상승으로부터 다음 상승까지의 시간을 계측하는 주기 카운터(318)가 비트 시프트 기능을 가지고, 비트 시프트에 의해, 분할값 K1'을 얻을 수 있다.

이 동작을 도 19를 사용하여 또 설명한다. 도 19는 주기 카운터(318)의 비트 시프트 기능을 모식적으로 설명하는 도면이고, 10진수 표기로 112가 되는 데이터를 1비트씩 LSB(최하위히트)측에 시프트(우 시프트)시킨 경우의 결과를 나타내고 있다.

도 19에 나타내는 바와 같이, 10진수 표기로 112가 되는 데이터를 1비트 우 시프트시키면 데이터는 56이 되고, 또한 1비트 우 시프트시키면 데이터는 28이 된다. 이와 같이, X비트 우 시프트함으로써, 데이터는 2^x로 제산된 값이 된다. 따라서, 전파정류파형 데이터의 데이터수 nd가 2이면, 주기 카운터(318)에서 계측한 전원주기의 카운트값 K1을, 1비트 우 시프트시키는 것으로 분할값 K1'을 얻을 수 있다.

얻어진 분할값 K1'은, 주기 레지스터(313)에 공급된다.

이와 같이, 주기 카운터(318)의 비트 시프트 기능을 사용함으로써 전원주기의 카운트값 K1로부터 분할값 K1'을 얻을 수 있으므로, 제산기능을 가진 회로가 불필요해져 구성을 간단화할 수 있다. 또한, 비트 시프트에 의해서 얻어진 분할값 K1'은, 주기 카운터(318)의 상위비트를 사용하게 되므로, 주기 레지스터(313)에는 상위비트의 데이터만을 공급하면 되고, 주기 레지스터(313)의 기억 용량이 작게 할 수 있으므로, 회로규모가 작아진다.

본 발명에 관한 제1 국면에 기재의 컨버터장치는, DA 컨버터로부터, AD 컨버터부에서의 입력전압의 파형에 유사한 목표전류치 파형을 출력하고, 전류제어부에서, 목표전류치 파형과 AD 컨버터부에 흐르고 있는 전류의 파형과의 비교를 행하여, 양자의 전류오차를 작게 하도록 AD 컨버터부에 흐르는 전류를 제어하므로, 보다 높은 역률개선효과를 얻을 수 있다. 또한, 포토커플러에 의해 AD 컨버터부의 교류전원파형을 디지털신호로 변환하고, 컴퓨터 시스템에 의해 해당 디지털신호에 근거하여, 교류전원파형에 동기한 전파정류파형 데이터를 작성하고, 해당 전파정류파형 데이터와 전압오차신호에 근거하여 DA 컨버터에서 목표전류치 파형을 생성하므로, 목표전류치에는 교류전원에 중첩한 노이즈가 포함되지 않고, 고조파의 감소효과를 기대할 수 있어, 보다 높은 역률개선효과를 얻을 수 있다.

Claims

교류전력을 직류전력으로 변환하는 AD 컨버터부 및 상기 AD 컨버터부의 역률을 개선하는 역률개선부를 구비한 컨버터장치에 있어서,

상기 역률개선부는,

상기 AD 컨버터부의 교류전원파형을 디지털신호로 변환하여 출력하는 포토커플러와,

상기 디지털신호에 근거하여, 상기 교류전원파형에 동기한 전파정류파형 데이터를 작성하는 컴퓨터 시스템과,

상기 AD 컨버터부에서의 출력전압과 미리 설정된 설정전압과의 전압오차에 근거한 전압오차신호를 기준전압으로 하여, 상기 기준전압과 상기 전파정류파형 데이터와의 승산을 행하며, 상기 AD 컨버터부에서의 입력전압의 파형에 유사한 목표전류치 파형을 출력하는 DA 컨버터와,

상기 목표전류치 파형과 상기 AD 컨버터부에 흐르고 있는 상기 전류의 파형과의 비교를 행하여, 양자의 전류오차를 작게 하도록 상기 AD 컨버터부에 흐르는 전류를 제어하는 전류제어부를 구비한 것을 특징으로 하는 컨버터장치.
제 1 항에 있어서,

상기 DA 컨버터, 상기 컴퓨터 시스템, 상기 전압오차신호를 생성하는 전압오차신호 생성부 및 상기 전류제어부는, 역률개선회로로서 IC 칩 내에 내장된 것을 특징으로 하는 컨버터장치.
제 2 항에 있어서,

상기 컴퓨터 시스템은,

상기 교류전원파형의 1주기만큼의 전파정류파형의 소스 데이터가 디지털 데이터로서 기록된 기억장치와,

상기 포토커플러로부터 출력되는 상기 디지털신호를 수신하여, 소정타이밍으로 어드레스 신호를 출력함으로써, 상기 기억장치에 기록된 상기 디지털 데이터를 상기 DA 컨버터에 입력하는 시간의 간격을 조정하는 어드레스 생성회로를 구비하고,

상기 어드레스 생성회로는, 상기 교류전원파형의 주기에 동기하도록 상기 시간의 간격을 조정하며,

상기 기억장치는, 상기 어드레스 생성회로로부터 공급되는 상기 어드레스 신호에 대응하여 상기 전파정류파형의 소스 데이터를 출력함으로써, 상기 교류전원파형에 동기한 상기 전파정류파형 데이터를 상기 DA 컨버터에 공급하는 것을 특징으로 하는 컨버터장치.
제 3 항에 있어서,

상기 어드레스 생성회로는,

상기 기준클록신호를 분주하는 분주회로와,

상기 포토커플러로부터 출력되는 상기 디지털신호를 수신하고, 상기 분주회로에서 낮은 주파수로 변환된 상기 기준클록신호에 근거하여, 상기 교류전원의 1주기당 카운트값을 계수하는 주기 카운터와,

상기 카운트값을 상기 전파정류파형의 소스 데이터의 데이터수로 제산하여, 상기 기억장치의 어드레스의 인크리먼트 주기에 대응하는 분할값을 취득하는 제산수단과,

상기 분할값을 기억하는 레지스터와,

상기 분할값을 상기 분주회로에서 낮은 주파수로 변환된 상기 기준클록신호에 근거하여 계수하는 타이머용 카운터와,

상기 분할값에 근거하여, 상기 어드레스신호의 출력타이밍을 결정하는 어드레스 카운터를 가진 것을 특징으로 하는 컨버터장치.