CN1501620A - 自动均衡系统 - Google Patents

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Abstract

一种自动均衡系统包括：模数转换器；第一装置；第二装置；可变滤波器；第三装置；第四装置。模数转换器，第一装置，和第二装置组成锁相回路，而可变滤波器，第三装置，和第四装置组成与锁相回路分开的幅度误差改正回路。

Description

自动均衡系统
本申请是中国专利申请号为98108993.3一案的分案申请。
技术领域
本发明涉及自动均衡系统，用于抑制传输的数字信息信号中差错。而且，本发明涉及噪音降低电路。此外，本发明涉及锁相控制电路。
背景技术
大家知道，传输数字视频和音频信息信号通过有限的频带。大家也知道，从记录介质再现数字视频和音频信息信号。此外，出错率取决于传输路径特性，记录介质类型，或传输类型。
存在着各种类型的现有技术自动均衡系统，其作用是抑制传输的数字信息信号中差错，现有技术自动均衡系统实现电平控制，位同步控制，和波形均衡。电平控制调整信号样品的最高电平到给定电平上，以便能准确地检测由传输的数字信息信号代表的各个值。位同步控制调整采样时钟信号，使它与数据位的时刻保持一致。波形均衡补偿传输的数字信息信号中高频分量和低频分量的退化，还补偿符号间干扰。
一般说来，现有技术自动均衡系统各个部分的校准和调整相对地比较复杂。
发明内容
本发明的第一个目的是提供一个改进的自动均衡系统。
本发明的第二个目的是提供一个改进的噪声降低电路。
本发明的第三个目的是提供一个改进的锁相控制电路。
本发明的第一方面是提供一种自动均衡系统，包括：模数转换器，用于响应于采样时钟信号，周期性地采样代表数字信息的模拟信号，并且用于把每个模拟信号样品转换成对应的数字样品，以使模拟信号转换成对应的数字信号；相位检测电路，用于响应于模数转换器产生的数字信号样品之间的相关性，检测采样时钟信号的相位误差；受控振荡器，用于响应于相位检测电路测得的相位误差，控制采样时钟信号的频率；波形均衡电路，用于使模数转换器产生的数字信号经过一个滤波过程，以使模数转换器产生的数字信号转变成滤波后信号，该滤波过程相当于波形均衡过程；其特征在于，
控制电路，用于响应于从波形均衡电路产生的滤波后信号样品之间的相关性得到的幅度误差，控制由波形均衡电路执行的滤波过程；
其中模数转换器，相位检测电路及受控振荡器组成一个锁相回路，波形均衡电路及控制电路组成一个波形均衡回路，锁相回路与波形均衡回路相分开；
其中波形均衡电路包含一个可变滤波器，用于使模数转换器产生的数字信号经过一个可变滤波过程；及
其中相位检测电路包含临时判定电路，用于在最大似然检测的基础上，临时判定数字信号的样品值，还包含误差产生电路，用于响应于临时判定的数字信号的样品值，产生出相位误差。本发明的第二方面是根据本发明的第一方面，它提供一个自动均衡系统，其中第一装置包括检测相位误差的装置，对模数转换器产生的三个相继数字信号样品的响应是检测其相位误差。
本发明的第三方面是根据本发明的第一方面，它提供一个自动均衡系统，其中第一装置测得采样时钟信号的相位误差是相对于模拟信号而确定的。
本发明的第四方面是根据本发明的第一方面，它提供一个自动均衡系统，其中第一装置包括：比较装置，把模数转换器产生的每个数字信号样品电平与参考电平进行比较；改变装置，对于模数转换器产生数字信号的响应是，自适应地改变参考电平；和检测装置，对电平比较结果的响应是测量相位误差。
本发明的第五方面是提供一个噪声降低电路，它包括：第一装置，对有关输入信号最大似然的响应是，确定代表数字信息的每个输入信号样品电平；第二装置，对第一装置确定电平的响应是，产生一个理想信号；第三装置，计算第二装置产生的理想信号与输入信号二者之差；第四装置，对第三装置算得二者之差的响应是，产生一个修正信号；以及第五装置，对第四装置产生修正信号的响应是，改正输入信号。
本发明的第六方面是提供一个噪声降低电路，它包括：第一装置，对有关输入信号最大似然的响应是，确定每个代表数字信息的输入信号样品电平，并产生一个代表确定电平的电平确定信号；第一存储器，贮存第一装置产生的相继几个电平确定信号样品；第二存储器，贮存相继几个输入信号，其中贮存在第二存储器中的信号样品分别对应于贮存在第一存储器中的信号样品；第二装置，把给定数量先前相继几个电平确定信号样品代表的第一模式与第一存储器中信号样品代表的第二模式进行比较，从第二模式中检测对应于第一模式的先前模式，对测得先前模式位置的响应是，产生一个地址信号；第三装置，对第二装置产生地址信号的响应是，从第二存储器的众多信号样品中选取一个信号样品；第四装置，计算第三装置选取的信号样品与对应的输入信号样品二者之差；第五装置，对第四装置算得二者之差的响应是，产生一个修正信号；以及第六装置，对第五装置产生修正信号的响应是，把输入信号换成改正后信号。
本发明的第七方面是根据本发明的第六方面，它提供一个噪声降低电路，此电路还包括第七装置，在第二存储器的对应信号样品上写入一个当前的改正后信号样品。
本发明的第八方面是提供一个锁相控制电路，它包括：模数转换器，对采样时钟信号的响应是，周期性地采样代表数字信息的模拟信号，并把每个模拟信号样品转换成对应的数字样品，以使模拟信号转换成对应的数字信号；第一装置，它对有关模拟信号最大似然的响应以及对模数转换器产生的几个数字信号样品之间相关的响应是，检测采样时钟信号与横拟信号之间的相位误差；和第二装置，它对第一装置测得相位误差的响应是，控制采样时钟信号的频率。
本发明的第九方面是根据本发明的第八方面，它提供一个锁相控制电路，其中第一装置包括检测装置，对模数转换器产生的三个相继数字信号样品的响应是，检测其相位误差。
附图说明
图1是现有技术自动均衡系统的方框图。
图2是按照本发明第一个实施例中自动均衡系统的方框图。
图3是图2中相位检测电路的方框图。
图4是对应于位序列“010”的信号波形时域图，此信号波形相对于采样时刻没有相位误差。
图5是对应于位序列“010”的信号波形时域图，此信号波形相对于采样时刻有相位滞后。
图6是对应于位序列“010”的信号波形时域图，此信号波形相对于采样时刻有相位超前。
图7是图2中自动均衡系统的信号时域图。
图8是图2中波形均衡电路以及相关控制电路的方框图。
图9是图8中保持选择电路的方框图。
图10是图8中误差计算电路的方框图。
图11是信号样品的时域图。
图12是图2中自动均衡系统对图11中信号样品处理后得到的信号样品时域图。
图13是按照本发明第二个实施例的噪声降低电路方框图。
图14是图13中NR计算电路的方框图。
图15是信号样品的时域图。
图16是图13中噪声降低电路对图15中信号样品处理后得到的信号样品时域图。
图17是按照本发明第三个实施例的噪声降低电路方框图。
图18是图3中一个临时判定电路实例的方框图。
图19是图8中一个临时判定电路实例的方框图。
具体实施方式
为了更好地理解本发明，以下说明现有技术自动均衡系统。
参照图1，现有技术自动均衡系统包括：均衡电路901，增益调整电路902，模数(A/D)转换器903，波形均衡电路904，维特比电路905，相位检测电路906，压控振荡器(VCO)907，控制电路908和909，数模(D/A)转换器915，以及滤波器916。
在图1的现有技术自动均衡系统中，代表数字信息信号的输入模拟信号加到均衡电路901上，因而，此信号受到均衡以抑制传输侧或记录侧引起的符号间干扰。均衡电路901是模拟类型的。均衡电路901的输出信号，即，均衡后信号，被增益调整电路902以可变增益加以放大。A/D转换器903对采样时钟信号的响应是，周期性地采样增益调整电路902的输出信号，并把增益调整电路902的每个输出信号样品转换成数字形式。因此，A/D转换器903把增益调整电路902的输出信号改变成对应的数字信号。A/D转换器903产生的数字信号被波形均衡电路904处理。波形均衡电路904的信号处理设计成响应于可变波形均衡系数的波形均衡。波形均衡电路904的输出信号，即，波形均衡后信号，馈入到维特比电路905，相位检测电路906，以及控制电路908和909中。
维特比电路905经过判定过程从滤波均衡电路904的输出信号中恢复二值信息信号，即，数字信息信号。维特比电路905输出恢复的数字信息信号到外部器件(未画出)。
相位检测电路906对波形均衡电路904输出信号的响应是，产生一个相位误差的数字信号。相位误差是A/D转换器903所用的采样时钟信号与从增益调整电路902输出到A/D转换器903信号之间的同步差。相位检测电路906输出数字相位误差信号到D/A转换器915。D/A转换器915把数字相位误差信号改变成对应的模拟相位误差信号。模拟相位误差信号从D/A转换器915经过滤波器916作为控制电压馈入到压控振荡器907。通常，滤波器916是低通类型滤波器。压控振荡器907产生一个信号(可变频率信号)，其频率取决于模拟相位误差信号。压控振荡器907产生的可变频率信号作为采样时钟信号馈入到A/D转换器903。
A/D转换器903，波形均衡电路904，相位检测电路906，D/A转换器915，滤波器916，和压控振荡器907组成锁相回路。通常，滤波器916称之为回路滤波器。
控制电路908对波形均衡电路904输出信号的响应是，产生一个控制波形均衡系数的信号。控制电路908输出控制信号到波形均衡电路904。控制信号调整波形均衡电路904中用到的波形均衡系数。波形均衡电路904和控制电路908组成波形均衡回路。
控制电路909对波形均衡电路904输出信号的响应是，产生一个控制增益调整电路902中增益的信号。控制电路909输出控制信号到增益调整电路902。因而，控制电路909调整增益调整电路902中的增益。
增益调整电路902，A/D转换器903，波形均衡电路904，和控制电路909组成增益控制回路。
在图1的现有技术自动均衡系统中，A/D转换器903是锁相回路和增益控制回路共有的。波形均衡电路904是锁相回路，增益控制回路和波形均衡回路共有的。因此，锁相回路，增益控制回路，和波形均衡回路有一条共有的信号路径。共有的信号路径使现有技术自动均衡系统中各个部分的校准和调整相对地比较复杂。
在图1的现有技术自动均衡系统中，由于锁相回路包含波形均衡电路904，锁相回路提供的俘获范围往往相对地较窄。
第一个实施例：
图2表示按照本发明第一个实施例的自动均衡系统。图2的自动均衡系统包括：均衡电路1，增益调整电路2，模数(A/D)转换器3，波形均衡电路4，维特比电路5，相位检测电路6，压控振荡器(VCO)7，控制电路8和9，数模(D/A)转换器15，以及滤波器16。
均衡电路1的输入端经前置放大器1C连接到磁头1B。磁头1B扫描磁带1A。应该指出，低通滤波器可以放在前置放大器1C与均衡电路1之间，均衡电路1的输出端连接到增益调整电路2的输入端。增益调整电路2有一个连接到控制电路9输出端的控制端。增益调整电路2的输出端连到A/D转换器3的输入端，还连到控制电路9的输入端。A/D转换器3有一个连到压控电路7输出端的时钟端。
A/D转换器3的输出端连到波形均衡电路4的输入端，还连到相位检测电路6的输入端。波形均衡电路4有一个连到控制电路8输出端的控制端。波形均衡电路4的输出端连到维特比电路5的输入端，还连到控制电路8的输入端。维特比电路5的输出端能够连接到外部器件(未画出)。
相位检测电路6的输出端连接到D/A转换器15的输入端。D/A转换器15的输出端连到滤波器16的输入端。滤波器16的输出端连到压控振荡器7的控制端。
磁带1A贮存一个含数字信息信号(例如，数字视频/音频信号)的信号。贮存在磁带1A中的信号符合部分响应格式，如PR(1，0，-1)格式。磁头1B从磁带1A再现该信号。再现的信号从磁头1B经前置放大器1C馈入到均衡电路1，作为一个代表数字信息信号的输入模拟信号。应该指出，代表数字信息信号并经传输线传送的信号可以作为输入信号加到均衡电路1上。
均衡电路1使输入模拟信号均衡以抑制传输侧或记录侧引起的符号间干扰。均衡电路1是模拟类型的、均衡电路1的输出信号，即，均衡后信号，被增益调整电路2以可变增益加以放大。A/D转换器3对采样时钟信号的响应是，周期性地采样增益调整电路2的输出信号，并把增益调整电路2的每个输出信号样品转换成数字形式。因此。A/D转换器3把增益调整电路2的输出信号改变成对应的数字信号。A/D转换器3输出数字信号到波形均衡电路4和相位检测电路6。
A/D转换器3产生的数字信号被波形均衡电路4处理。波形均衡电路4的信号处理设计成响应于可变波形均衡系数的波形均衡。波形均衡电路4包括实现波形均衡的数字横向滤波器。波形均衡电路4的输出信号，即，波形均衡后信号，馈入到维特比电路5和控制电路8。
维特比电路5通过判定过程从波形均衡电路4的输出信号中恢复二值信息信号，即，数字信息信号。维特比电路5输出恢复的数字信息信号到外部器件(未画出)。
相位检测电路6对A/D转换器3输出信号的响应是，产生一个相位误差的数字信号。此相位误差表示从信号调整电路2馈入到A/D转换器3的信号相位与A/D转换器3所用采样时钟信号相位之间误差。相位检测电路6输出数字相位误差信号到D/A转换器15。D/A转换器15把数字相位误差信号改变成对应的模拟相位误差信号。模拟相位误差信号从D/A转换器15经滤波器16作为控制电压馈入到压控振荡器7。通常，滤波器16是低通类型的滤波器。压控振荡器7产生一个信号(可变频率信号)，其频率取决于模拟相位误差信号。压控振荡器7产生的可变频率信号作为采样时钟信号馈入到A/D转换器3。
A/D转换器3，相位检测电路6，D/A转换器15，滤波器16，和压控振荡器7组成锁相回路。通常，滤波器16称之为回路滤波器。锁相回路设计成执行下列过程。若相位误差为负值，压控振荡器7推迟A/D转换器3的采样时钟信号，使相位误差等于零。若相位误差是正值，压控振荡器7提前A/D转换器3的采样时钟信号相位，使相位误差等于零。因此，锁相回路调整采样时钟信号，使其相位与从增益调整电路2馈入到A/D转换器3的信号相位一致。
控制电路8对波形均衡电路4输出信号的响应是，产生一个控制波形均衡系数的信号。控制电路8输出控制信号到波形均衡电路4。控制信号调整波形均衡电路4中所用波形均衡系数。波形均衡电路4和控制电路8组成波形均衡回路。
控制电路9对增益调整电路2输出信号的响应是，产生一个控制增益调整电路2中增益的信号。控制电路9输出控制信号到增益调整电路2。因而，控制电路9对增益调整电路2输出信号的响应是，调整增益调整电路2中的增益。增益调整设计成使增益调整电路2的输出信号幅度保持在预定恒值上，增益调整电路2和控制电路9组成增益控制回路。
在图2的自动均衡系统中，锁相回路，波形均衡回路，和增益控制回路是互相分开的。这种设计简化了自动均衡系统中各个部分的校准和调整。由于波形均衡电路4是在锁相回路以外，锁相回路提供的俘获范围以相对地较宽。
如图3所示，相位检测电路6包括：延迟电路11和12，临时判定电路13，以及误差计算电路14。误差计算电路包括：减法器141，反相器142，信号发生器143，开关144，和锁存器145。
延迟电路11的输入端连接到A/D转换器3的输出端。延迟电路11的输出端连到延迟电路12的输入端，还连到临时判定电路13的输入端。延迟电路12的输出端连接到减法器141的第一输入端。减法器141的第二端入端连接到A/D转换器3的输出端。减法器141的输出端连到锁存器145的输入端。锁存器145的输出端连到反相器142的输入端。反相器142的输出端连到开关144的第一固定接点。锁存器145的输出端直接连到开关144的第二固定接点，锁存器145有一个连到临时判定电路13第一输出端的使能端。信号发生器143的输出端连到开关144的第三固定接点。开关144有一个连到临时判定电路13第二输出端的控制端。开关144有一个可移动接点，此可移动接点对加到控制端的响应是，与第一、第二和第三固定接点三者之一连接。开关144的可移动接点连到D/A转换器15的输入端。
延迟电路11接收A/D转换器3的输出信号。延迟电路11推迟A/D转换器3输出信号一个预定时间，相当于1个样品间隔或1比特对应间隔。延迟电路11的输出信号加到延迟电路12和临时判定电路13上。延迟电路12推迟延迟电路11输出信号一个预定时间，相当于1个样品间隔(1比特对应间隔)。延迟电路12的输出信号加到减法器141上。减法器141接收A/D转换器3的输出信号。减法器141产生并输出一个相当于A/D转换器3输出信号减去延迟电路12输出信号的信号，即，对应于A/D转换器3输出信号与延迟电路12输出信号之差。
临时判定电路13判定，究竟延迟电路11输出信号代表的值是等于“0”，“1”，或“-1”。临时判定电路13产生第一和第二控制信号取决于判定结果。临时判定电路13输出第一控制信号给锁存器45作为启动信号。临时判定电路13输出第二控制信号给开关144作为开关控制信号。例如，开头控制信号有2比特。若临时判定电路13判定，延迟电路11输出信号代表的值等于“1”，开关控制信号就设定在对应于“1”的第一状态。若临时判定电路13判字，延迟电路11输出信号代表的值等于“0”，开关控制信号就设定在对应于“0”的第二状态。若临时判定电路13判定，延迟电路11输出信号代表的值等于“-1”，开关控制信号就设定在对应于“-1”的第三状态。
减法器141输出信号相当于两个信号样品之差，这两个信号样品分别是临时判定电路13当前判定信号样品紧接着的前一个和后一个。
锁存器145对系统时钟信号的响应，例如，对压控振荡器7(见图2)输出信号的响应，是周期性地取样和保持减法器141的输出信号。锁存器145对从临时判定电路13馈入第一控制信号的响应是，有选择地允许和禁止。例如，第一控制信号有1比特。若第一控制信号是“1”，锁存器145是允许。若第一控制信号是“0”，锁存器145是禁止。当锁存器145处在允许状态时，它用作1个样品延迟电路。当锁存器145处在禁止状态时，锁存器145保持的信号不能被更新。
反相器142接收锁存器145的输出信号。此器件142反转锁存器145的输出信号，并把反转后的信号输出到开关144的第一固定接点。开关144的第二固定接点接收锁存器145的输出信号。信号发生器143给开关144第三固定接点提供一个预定信号，此信号相当于相位误差为零的状况。开关144的可移动接点对从临时判定电路13馈入开关控制信号的响应是，与此开关的第一、第二、和第三固定接点三者之一相连。因此，开关144对从临时判定电路13馈入开关控制信号的响应是，选取反相器142输出信号，锁存器145输出信号，和信号发生器143输出信号三者之一。开关144把选取的信号作为相位误差信号传送到D/A转换器15。
具体地说，若临时判定电路13判定，延迟电路11的输出信号等于“1”，即，若临时判定电路13判定的结果对应于“1”，开关144就选取锁存器145的输出信号。若临时判定电路13判定，延迟电路11的输出信号等于“-1”，即，若临时判定电路13判定的结果对应于“-1”，开关144就选取反相器142的输出信号。若临时判定电路13判定，延迟电路11的输出信号等于“0”，即，若临时判定电路13判定的结果对应于“0”，开关144就选取信号发生器143的输出信号。
图4表示在相对于采样时刻没有信号相位误差情况下，在三个相继采样时刻对应于数字信息信号为“0”，“1”和“0”的信号波形。参照图4，在第一采样时刻“a-1”，信号电平为零，检测到“0”信号状态。在第二采样时刻“a”，信号电平远远大于零，检测到“+1”信号状态，在第三采样时刻“a+1”，信号电平为零，检测到“0”信号状态。因此，在图4中，在第一采样时刻“a-1”和第三采样时刻“a+1”两个信号电平之差等于零。
图5表示在相对于采样时刻的值“θ”存在信号相位滞后情况下，在三个相继采样时刻对应于数字信息信号为“0”，“1”和“0”的信号波形。参照图5，在第一采样时刻“a-1”，信号电平为零。在第二采样时刻“a”，信号电平远远大于零。在第三采样时刻“a+1”，信号电平等于值“X”，此值略大于零。因此，在图5中，在第一采样时刻“a-1”和第三采样时刻“a+1”两个信号电平之差等于非零值“-X”。非零值“-X”随相对于采样时刻的信号相位滞后而定。
图6表示在相对于采样时刻的值“θ”存在信号相位超前情况下，在三个相继采样时刻对应于数字信息信号为“0”，“1”，和“0”的信号波形。参照图6，在第一采样时刻“a-1”，信号电平等于值“Y”，此值略大于零。在第二采样时刻“a”，信号电平远远大于零。在第三采样时刻“a+1”，信号电平为零。因此，在图6中，在第一采样时刻“a-1”和第三采样时刻“a+1”两个信号电平之差等于非零值“Y”。非零值“Y”随相对于采样时刻的信号相位超前而定。
从图4，图5和图6知道，在第二采样时刻“a”检测到“+1”信号状态的情况下，根据第一采样时刻“a-1”和第三采样时刻“a+1”两个信号电平之差，能够检测到信号相位误差。类似地，在第二采样时刻“a”检测到“-1”信号状态的情况下，根据第一采样时刻“a-1”和第三采样时刻“a+1”两个信号电平之差，能够检测到信号相位误差。减法器141计算第一采样时刻“a-1”和第三采样时刻“a+1”两个信号电平之差。临时判定电路13判定，究竟信号样品在第二采样时刻“a”是“1”，“0”或“-1”。
临时判定电路13设计成执行以下说明的信号处理。
参照图7，假定记录在磁带1A上数字信息信号的位序列为“1100010011110001”。在图7中，根据从磁带1A再现的信号检测到三值信息信号，其电平或值在时域的变化为“10(-1)001(-1)01000(-1)001”。磁记录再现系统和波形均衡电路4中的横向滤波器具有“1-D”(1比特延迟和减法运算符)转换特性，使测得信息信号的时域电平变化不同于记录数字信息信号的位序列。关于测得的信息信号，每个“-1”电平是由符号间干扰引起的。
关于数字信息信号的磁记录，采用部分响应方法的编码数字信息信号的传递函数表示为“1/1-D2”，此式可以分成或换成“1/(1-D)(1+D)”。“1-D”这一项对应于信号再现提供的微分特性。因此，再现信号是按照“1-D”函数处理，所以产生了上述的时域电平变化“10(-1)001(-1)01000(-1)001”。波形均衡后的信号是按照“1+D”(1比特延迟和加法运算符)的函数处理，从中再现二值信息信号。
参照图7，从磁带1A再现的信号有交变电压。再现信号在时刻(1)，(2)...和(16)被周期性地采样。假定在时刻(1)，信号样品电平确定为“-1”，此信号样品是在时刻(1)之前的采样时刻发生的。在此情况下，在时刻(1)，参考电平设置成给定的负方向值以检测“+1”信号电平。
在时刻(2)，当前信号样品电平在负方向超过参考值，所以，参考电平从给定的负方向值变化到给定的正方向值，信号样品电平确定为“+1”。此时可以预言，信号样品电平在时刻(2)为“0”或“-1”，因为两个相继的“+1”信号样品不会发生。
在时刻(3)，当前信号样品电平比时刻(2)的信号样品电平更接近于“-1”。因此，时刻(2)的信号样品电平确定为“0”。
在时刻(4)，当前信号样品电平比时刻(3)的信号样品电平更接近于“0”。而且，当前信号样品电平不超过参考电平。因而，当前信号样品电平，即，在时刻(4)的信号样品电平，确定为“0”，而在时刻(3)的信号样品电平仍然未定。
在时刻(5)，当前信号样品电平超过参考电平，所以，时刻(3)的信号样品电平确定为“-1”。而且，参考电平从给定的正方向值变化到给定的负方向值。
关于再现信号，“+1”和“-1”信号电平分别对应于波形尖锐部分的峰和谷。所以，在“+1”和“-1”信号样品周围信号样品电平的变化跨越参考电平。由于这个事实，采用以下的设计。在所求信号样品的下一个信号样品电平不超过参考电平以及比所求信号样品电平更接近于“0”的情况下，所求信号样品电平仍然未定，而下一个信号样品电平确定为“0”。
例如，在时刻(4)，当前信号样品电平，即，时刻(4)的信号样品电平，确定为“0”，而时刻(3)的信号样品电平仍然未定。在时刻(5)，时刻(3)的信号样品电平是确定的。具体地说，在时刻(5)，若当前信号样品电平低于时刻(3)的信号样品电平，则时刻(3)的信号样品电平确定为“0”。若当前信号样品电平高于时刻(4)的信号样品电平，或当前信号样品电平超过图7所示参考电平，则时刻(3)的信号样品电平确定为“-1”。
时刻(5)和以后时刻的信号样品电平是类似地确定的，而参考值是类似地被更新。
按照这一方法，临时判定电路13检测“+1”和“-1”信号样品，这两个信号样品对应于最大似然。临时判定电路13判定其他信号样品为“0”。因此，即使因符号间干扰产生的噪声加到波形的峰或谷周围原先为零电平信号样品上，此信号样品电平能够正确地确定为“0”。
在部分响应方法中磁带1A上记录数字信息信号正确地利用符号间干扰。所以，再现信号不会有接连的峰或接连的谷。换句话说，再现信号有交替的峰和谷。例如，数字信息信号00100测定为三值信息信号001(-1)0，其中紧接着信号样品“1”的信号样品“-1”反映了符号间干扰。所以，在出现两个接连的信号样品“+1”情况下，两个信号样品中的一个是由噪声引起的，所以是一个差错。
临时判定电路13执行基于最大似然的信号处理。以确定哪一个接连信号样品“+1”(或“-1”)是真的，基于最大似然的信号处理前提是，代表信息的各个信号分量之间存在相关，而再现信号中的噪声没有任何相关。例如，若在某一采样时刻测得幅度为“+1”电平，在下一采样时刻测得另一个更大幅度的“+1”电平，则后一个“+1”电平的可能性高于前一个“+1”电平。因此，在此情况中，后一个“+1”电平确定为真，而前一个“+1”电平确定为假，应作为“0”电平。若在某一采样时刻测得“+1”电平，在下一采样时刻测得“-1”电平，则“+1”电平的可能性大。因此，关于“+1”电平信号样品的判定结果取决于下一个信号样品电平。例如，若在某一采样时刻测得绝对幅度为“-1”电平，在下一采样时刻测得另一个更大绝对幅度的“-1”电平，则后一个“-1”电平的可能性高于前一个“-1”电平。因此，在此情况中，后-个“-1”电平确定为真，前一个“-1”电平确定为假，应作为“0”电平。
在临时判定电路13判定当前信号样品电平为“-1”情况下，锁存器145输出信号的符号或极性(即，A/D转换器3输出信号与延迟电路12输出信号之差的符号)相对于信号样品为“+1”的情况是反转的。因此，当临时判定电路13判定的结果对应于“-1”时，临时判定电路13控制开关144以选取反相器142的输出信号。
如前所述，当临时判定电路13判定的结果对应于“0”时，临时判定电路13控制开关144以选取信号发生器143的输出信号，这相当于相位误差为零的状况。
如图8所示，波形均衡电路4包括：去直流电路或直流控制器4A，延迟电路4B，4C，4D和4E，乘法器4F，4G，4H，4I和4J，以及加法器4K。
去直流电路4A接在A/D转换器3之后，延迟电路4B，4C，4D和4E按这一顺序串级相连。第一延迟电路4B接在去直流电路4A之后。去直流电路4A的输出端连接到乘法器4F的第一输入端。此外，去直流电路4A的输出端还连到控制电路8。延迟电路4B，4C，4D和4E的输出端分别连接到乘法器4G，4H，4I和4J的第一输入端，乘法器4F，4G，4H，4I和4J的第二输入端连接到控制电路8。乘法器4F，4G，4H，4I和4J连接到加法器4K的输入端。加法器4K的输出端连接到维特比电路5，还连接到控制电路8。
如图8所示，控制电路8包括：保持选择电路8A，乘法器8B，8C，8D，8E和8F，低通滤波器8G，8H，8I，8J和8K，临时判定电路8L，以及误差计算电路8M。
保持选择电路8A的第一输入端连接到波形均衡电路4内的去直流电路4A输出端。保持选择电路8A的第二及随后的输入端分别连接到延迟电路4B，4C，4D和4E的输出端。保持选择电路8A的各个输出端分别连接到乘法器8B，8C，8D，8E和8F的第一输入端。保持选择电路8A有第一和第二控制端，它们分别连到临时判定电路8L的第一和第二输出端。乘法器8B，8C，8D，8E和8F的第二输入端连接到误差计算电路8M的输出端。乘法器8B，8C，8D，8E和8F的输出端分别连接到低通滤波器8G，8H，8I，8J和8K的输入端。低通滤波器8G，8H，8I，8J和8K的输出端分别连接到波形均衡电路4内的乘法器4F，4G，4H，4I和4J的第二输入端。临时判定电路8L的输入端连到波形均衡电路4内的加法器4K的输出端。临时判定电路8L的第一输出端连到误差计算电路8M的第一输入端。临时判定电路8L的第三输出端连到误差计算电路8M的第二输入端。误差计算电路8M的第三输入端连接到波形均衡电路4内的加法器4K的输出端。
去直流电路4A处理A/D转换器3的输出信号，在其中设置DC电平。去直流电路4A输出处理后的信号到延迟电路4B。去直流电路4A的输出信号相继通过延迟电路4B，4C，4D和4E，在该处同时被延迟。每个延迟电路4B，4C，4D和4E提供一个对应于1个样品间隔(1比特对应间隔)的预定延迟。去直流电路4A的输出信号加到乘法器4F。延迟电路4B，4C，4D和4E的输出信号分别加到乘法器4G，4H，4I和4J，乘法器4F，4G，4H，4I和4J接收控制电路8的输出信号，这些输出信号分别代表抽头系数。抽头系数相当于波形均衡系数。器件4F把去直流电路4A的输出信号与有关的抽头系数相乘，并输出相乘后的信号到加法器20。器件4G把延迟电路4B的输出信号与有关的抽头系数相乘，并输出相乘后的信号到加法器20。器件4H把延迟电路4C的输出信号与有关的抽头系数相乘，并输出相乘后的信号到加法器20。器件4I把延迟电路4E的输出信号与有关的抽头系数相乘，并输出相乘后的信号到加法器20。器件4J把延迟电路4D的输出信号与有关的抽头系数相乘，并输出相乘后的信号到加法器20。加法器20把乘法器4F，4G，4H，4I和4J的输出信号组合成波形均衡后信号。
延迟电路4B，4C，4D和4E，乘法器4F，4G，4H，4I和4J，以及加法器4K组成横向滤波器。
以下还要说明控制电路8。控制电路8中的临时判定电路8L类似于相位检测电路6中的临时判定电路13。临时判定电路8L判定每个波形均衡后信号(即，波形均衡电路4内加法器20的输出信号)的样品电平。根据电平判定结果，临时判定电路8L产生第一，第二和第三控制信号。临时判定电路8L输出第一和第二控制信号给保持选择电路8A。临时判定电路8L输出第一和第三控制信号给误差计算电路8M。
如图9所示，保持选择电路8A包括锁存器L1，L2，L3，L4，L5和开关SW1，SW2，SW3，SW4，SW5。锁存器L1，L2，L3，L4和L5接收来自临时判定电路8L的第一控制信号作为启动信号。开关SW1，SW2，SW3，SW4和SW5接收来自临时判定电路8L的第二控制信号作为开关控制信号。
锁存器L1对系统时钟信号的响应是，例如，对压控振荡器7(见图2)输出信号的响应是，周期性地取样和保持去直流电路4A输出信号。锁存器L1对从临时判定电路8L馈入第一控制信号的响应是，有选择地允许和禁止。例如，第一控制信号有1比特。当第一控制信号为“1”时，锁存器L1是允许。当第一控制信号为“0”时，锁存器L1是禁止。在允许时，锁存器L1的作用是1个样品延迟电路。当锁存器L1是禁止时，锁存器L1保持的信号不能被更新。开关SW1对从临时判定电路8L馈入第二控制信号的响应是，选取锁存器L1输出信号和去直流电路4A输出信号二者之一。开关SW1传输选取的信号到乘法器8B。
锁存器L2对系统时钟信号的响应是，周期性地取样和保持延迟电路4B输出信号。锁存器L2对从临时判定电路8L馈入第一控制信号的响应是，有选择地允许和禁止。当第一控制信号为“1”时，锁存器L2是允许，当第一控制信号为“0”时，锁存器L2是禁止。在允许时，锁存器L2的作用是1个样品延迟电路。当锁存器L2是禁止时，锁存器L2保持的信号不能被更新。开关SW2对从临时判定电路8L馈入第二控制信号的响应是，选取锁存器L2输出信号和延迟电路4B输出信号二者之一。开关SW2传输选取的信号到乘法器8C。
锁存器L3对系统时钟信号的响应是，周期性地取样和保持延迟电路4C输出信号。锁存器L3对从临时判定电路8L馈入第一控制信号的响应是，有选择地允许和禁止。当第一控制信号为“1”时，锁存器L3是允许。当第一控制信号为“0”时，锁存器L3是禁止。在允许时，锁存器L3的作用是1个样品延迟电路。当锁存器L3是禁止时，锁存器L3保持的信号不能被更新。开关SW3对从临时判定电路8L馈入第二控制信号的响应是，选取锁存器L3输出信号和延迟电路4C输出信号二者之一。开关SW3传送选取的信号到乘法器8D。
锁存器L4对系统时钟信号的响应是，周期性地取样和保持延迟电路4D输出信号。锁存器L4对从临时判定电路8L馈入第一控制信号的响应是，有选择地允许和禁止。当第一控制信号为“1”时，锁存器L4是允许。当第一控制信号为“0”时，锁存器L4是禁止。在允许时，锁存器L4的作用是1个样品延迟电路。当锁存器L4是禁止时，锁存器L4保持的信号不能被更新。开关SW4对从临时判定电路8L馈入第二控制信号的响应是，选取锁存器L4输出信号和延迟电路4D输出信号二者之一。开关SW4传输选取的信号到乘法器8E。
锁存器L5对系统时钟信号的响应是，周期性地取样和保持延迟电路4E输出信号。锁存器L5对从临时判定电路8L馈入第一控制信号的响应是，有选择地允许和禁止。当第一控制信号为“1”时，锁存器L5是允许。当第一控制信号为“0”时，锁存器L5是禁止。在允许时，锁存器L5的作用是1个样品延迟电路。当锁存器L5是禁止时，锁存器L5保持的信号不能被更新。开关SW5对从临时判定电路8L馈入第二控制信号的响应是，选取锁存器L5输出信号和延迟电路4E输出信号二者之一。开关SW5传输选取的信号到乘法器8F。
如图10所示，误差计算电路8M包括：开关420，信号发生器421，422，423，减法器424，425和426和锁存器427，428，429。减法器424，425和426的第一输入端连到波形均衡电路4内的加法器4K输出端。减法器424，425，和426的第二输入端分别连到信号发生器421，422，和423的输出端。减法器424的输出端连到锁存器427的输入端。锁存器427的输出端连到开关420的第一固定接点。减法器425的输出端连到锁存器428的输入端，还连到开关420的第二固定接点。锁存器428的输出端连到开关420的第三固定接点。减法器426的输出端连到锁存器429的输入端。锁存器429的输出端连到开关420的第四固定接点。锁存器427，428和429有连接到临时判定电路8L第一输出端的使能端。开关420有控制端。开关420还有一个可移动接点，它对加在开头控制端一个信号的响应是，与第一，第二，第三和第四固定接点中四者之一连接。开关420的控制端连接到临时判定电路8L的第三输出端。
信号发生器421产生一个对应于预定理想“+1”电平的信号。信号发生器421输出此“+1”电平信号到减法器424。减法器424接收波形均衡后信号，即，波形均衡电路4内的加法器4K输出信号。减法器424产生并输出一个信号，此信号相当于波形均衡后信号减去“+1”电平信号，即相当于波形均衡后信号与“+1”电平信号之间的幅度误差(差值)。锁存器427对系统时钟信号的响应是，取样和保持减法器424的输出信号。锁存器427输出此保持信号到开关420的第一固定接点。锁存器427接收来自临时判定电路8L的第一控制信号作为启动信号。锁存器427对从临时判定电路8L馈入启动信号的响应是，有选择地允许和禁止。当启动信号为“1”时，锁存器427是允许。当启动信号为“0”时，锁存器427是禁止。在允许时，锁存器427的作用是1个样品延迟电路。当锁存器427是禁止时，锁存器427保持的信号不能被更新。
信号发生器422产生一个对应于预定理想“0”电平的信号。信号发生器422输出此“0”电平信号到减法器425。减法器425接收波形均衡后信号，即，波形均衡电路4内的加法器4K输出信号。减法器425产生并输出一个信号，此信号相当于波形均衡后信号减去“0”电平信号，即，相当于波形均衡后信号与“0”电平信号之间的幅度误差(差值)。减法器425的输出信号加到锁存器428，还加到开关420的第二固定接点。锁存器428对系统时钟信号的响应是，周期性地取样和保持减法器425的输出信号。锁存器428输出此保持信号到开关420的第三固定接点。锁存器428接收来自临时判定电路8L的第一控制信号作为启动信号。锁存器428对从临时判定电路8L馈入启动信号的响应是，有选择地允许和禁止。当启动信号为“1”时，锁存器428是允许。当启动信号为“0”时，锁存器428是禁止。在允许时，锁存器428的作用是1个样品延迟电路。当锁存器428是禁止时，锁存器428保持的信号不能被更新。
信号发生器423产生一个对应于预定理想“-1”电平的信号。信号发生器423输出此“-1”电平信号到减法器426。减法器426接收波形均衡后信号，即，波形均衡电路4内的加法器4K输出信号。减法器426产生并输出一个信号，此信号相当于波形均衡后信号减去“-1”电平信号，即，相当于波形均衡后信号与“-1”电平信号之间的幅度误差(差值)。锁存器429对系统时钟信号的响应是，周期性地取样和保持减法器426的输出信号。锁存器429输出此保持信号到开关420的第四固定接点。锁存器接收来自临时判定电路8L的第一控制信号作为启动信号。锁存器429对从临时判定电路8L馈入启动信号的响应是，有选择地允许和禁止。当启动信号为“1”时，锁存器429是允许。当启动信号为“0”时，锁存器429是禁止。在允许时，锁存器429的作用是1个样品延迟电路。当锁存器429是禁止时，锁存器429保持的信号不能被更新。
开关420的可移动接点对从临时判定电路8L输出第三控制信号(开关控制信号)的响应是，与开关420的第一，第二，第三和第四固定接点中四者之一连接。因此，开关420对开关控制信号的响应是，选取器件425，427，428和429的输出信号四者之一。开关420传送选取的信号到乘法器8B，8C，8D，8E和8F作为幅度误差信号。
临时判定电路8L的运行情况以及误差计算电路8M的运行情况还要进一步说明。临时判定电路8L产生用于误差计算电路8M内开关420的控制信号，开关420的控制信号能够在四个不同状态之间变化。控制信号的第一状态对应于当前采样时刻这样一个状况，在紧接当前采样时刻的前一采样时刻，信号样品的电平确定为“+1”，在此情况下，控制开关420以选择锁存器427的输出信号。控制信号的第二状态对应于当前采样时刻这样一个状况，在紧接当前采样时刻的前一采样时刻，信号样品的电平确定为“0”。在此情况下，控制开关420以选择锁存器428的输出信号。控制信号的第三状态对应于当前采样时刻这样一个状况，在紧接当前采样时刻的前一采样时刻，信号样品的电平确定为“-1”。在此情况下，控制开关420以选择锁存器429的输出信号。控制信号的第四状态对应于当前采样时刻这样一个状况，在紧接当前采样时刻的前一采样时刻，信号样品的电平仍然未定，而当前采样时刻的信号样品电平确定为“0”。在此情况下，控制开关420以选择减法器425的输出信号。
参照图7，在时刻(1)，当前信号样品的电平未定。可以预期，当前信号样品的电平是“0”或“+1”。在时刻(2)，当前信号样品的电平在负方向超过参考值，所以，在时刻(1)的信号样品电平确定为“+1”。此时，开关420对从临时判定电路8L输出开关控制信号的响应是，选择锁存器427的输出信号。
若当前信号样品的电平在负方向超过参考电平，且在时刻(2)接近于“0”，则在时刻(1)的信号样品电平仍然未定，而当前信号样品的电平确定为“0”。在此情况下，开关420对从临时判定电路8L输出开关控制信号的响应是，选择减法器425的输出信号。
若当前信号样品的电平在负方向并不超过参考电平，且在时刻(2)接近于“+1”，则在时刻(1)的信号样品电平确定为“0”。在此情况下，开关420对从临时判定电路8L输出开关控制信号的响应是，选择锁存器428的输出信号。
在紧接当前采样时刻的前一采样时刻，信号样品的电平确定为“-1”的情况下，开关420对从临时判定电路8L输出开关控制信号的响应是，选择锁存器429的输出信号。
临时判定电路8L的运行情况以及保持选择电路8A的运行情况还要进一步说明。临时判定电路8L产生用于保持选择电路8A内各个开关SW1，SW2，SW3，SW4和SW5的控制信号。开关SW1，SW2，SW3，SW4和SW5的控制信号能够在两个不同状态之间变化。控制信号的第一状态对应于当前采样时刻这样一个状况，在紧接当前采样时刻的前一采样时刻，信号样品的电平确定为“+1”，“0”，或“-1”。在此情况下，控制各个开关SW1，SW2，SW3，SW4，和SW5以选择锁存器L1，L2，L3，L4，和L5的输出信号。因此，当开关420选择误差计算电路8M内锁存器427，428和429的输出信号中三者之一时，开关SW1，SW2，SW3，SW4，和SW5选择锁存器L1，L2，L3，L4和L5的输出信号。控制信号的第二状态对应于当前采样时刻这样一个状况，在紧接当前采样时刻的前一采样时刻，信号样品的电平仍然未定，而当前采样时刻的信号样品电平确定为“0”，在此情况下，控制各个开关SW1，SW2，SW3，SW4，和SW5以选择器件4A，4B，4C，4D，和4E的输出信号。因此，当开关420选择误差计算电路8M内减法器425的输出信号时，开关SW1，SW2，SW3，SW4，和SW5以选择器件4A，4B，4C，4D，和4E的输出信号。
在图8的控制电路8中，器件8B，8C，8D，8E和8F把误差计算电路8M馈入的幅度误差信号乘以保持选择电路8A的各个输出信号。乘法器8B，8C，8D，8E，和8F把乘得的信号分别输出到低通滤波器8G，8H，8I，8J，和8K。低通滤波器8G，8H，8I，8J，和8K分别处理乘法器8B，8C，8D，8E，和8F的输出信号，得到代表各个抽头系数的信号。低通滤波器8G，8H，8I，8J，和8K分别输出各个抽头系数信号到波形均衡电路4内的乘法器4F，4G，4H，4I，和4J。
做了一些实验，在这些实验中，代表数字信息信号的模拟信号输入到图2的自动均衡系统，此信号具有图11所示的状况。在图11中，横坐标代表时域中的采样时刻，纵坐标代表信号样品的电平。输入的模拟信号被图2的自动均衡系统处理成波形均衡后信号，此信号出现在波形均衡电路4的输出端。图12表示波形均衡后信号的状况。在图12中，横坐标代表时域中的采样时刻，纵坐标代表信号样品的电平。如图12所示，波形均衡后信号样品聚集在对应于“+1”，“0”，和“-1”三个不同电平上。
图18表示图3中临时判定电路13的一个实例。图18的临时判定电路13包括：矩阵电路13A，锁存器13B，13C，13D，13E和信号发生器13F，13G。矩阵电路13A有输入端IN1，IN2，IN3，IN4，IN5和输出端OUT1，OUT2，OUT3。矩阵电路13A的输入端IN1连接到延迟电路11的输出端。而且，锁存器13E的输入端与连接到延迟电路11的输出端。矩阵电路13A的输入端IN4和IN5分别连接到信号发生器13F和13G的输出端。矩阵电路13A的输出端OUT1，OUT2，OUT3分别连接到锁存器13B，13C，13D的输入端。
如图18所示，开关144包括第一子开关144A和第二子开关144B。锁存器13B的输出端连到子开关144B的控制端。锁存器13C的输出端连到锁存器145的使能端。锁存器13D的输出端连到矩阵电路13A的输入端IN3和子开关144A的控制端。锁存器13D有一个连接到矩阵电路13A输出端OUT1的使能端。锁存器13E的输出端连到矩阵电路13A的输入端IN2。锁存器13E有一个连接到矩阵电路13A输出端OUT2的使能端。
信号发生器13F输出一个信号到矩阵电路13A的输入端IN4，此信号代表一个预定正阈值(正参考值)TH。信号发生器13G输出一个信号到矩阵电路13A的输入端IN5，此信号代表一个预定负阈值(负参考值)-TH。
现在，字符“in1”表示加到矩阵电路13A输入端IN1上信号代表的值，即，延迟电路11的输出信号。字符“in2”表示加到矩阵电路13A输入端IN2上信号代表的值，即，锁存器13E的输出信号。字符“in3”表示加到矩阵电路13A输入端IN3上的信号逻辑状态，即，锁存器13D的输出信号。字符“out1”表示出现在矩阵电路13A输出端OUT1上的信号逻辑状态。字符“out2”表示出现在矩阵电路13A输出端OUT2上的信号逻辑状态。字符“out3”表示出现在矩阵电路13A输出端OUT3上的信号逻辑状态。
矩阵电路13A设计成提供输入到其中信号与从其中输出信号之间的以下关系。在“in3”是“1”和“in1”＜“in2”的情况下，“out1”是“0”和“out2”是“1”，以及“out3”是“Qn-1”，它表示紧接着的前一个样品间隔中的逻辑状态。在“in3”是“1”和“in1”＞“in2”+TH的情况下，“out1”是“1”和“out2”是“1”，以及“out3”是“0”，在“in3”是“1”和“in2”≤“in1”≤“in2”+TH的情况下，“out1”是“0”和“out2”是“0”，以及“out3”是“Qn-1”。在“in3”是“0”和“in1”＞“in2”的情况下，“out1”是“0”和“out2”是“1”，以及“out3”是“Qn-1”。在“in3”是“0”和“in1”＜“in2”-TH的情况下，“out1”是“ 1”和“out2”是“1”，以及“out3”是“1”。在“in3”是“0”和“in2”≥“in1”≥“in2”-TH的情况下，“out1”是“0”和“out2”是“0”以及“out3”是“Qn-1”。
锁存器13B接收来自矩阵电路13A输出端OUT1的信号，它对系统时钟信号的响应是，周期性地取样和保持接收到的信号。锁存器13B的作用是1个样品间隔延迟电路。来自锁存器13B的输出信号加到子开关144B的控制端。
锁存器13C接收来自矩阵电路13A输出端OUT2的信号，它对系统时钟信号的响应是，周期性地取样和保持接收到的信号。锁存器13C的作用是1个样品间隔延迟电路。来自锁存器13C的输出信号加到锁存器145的使能端。
锁存器13D接收来自矩阵电路13A输出端OUT3的信号，它对系统时钟信号的响应是，周期性地取样和保持接收到的信号。锁存器13D接收来自矩阵电路13A输出端OUT1的信号作为启动信号。锁存器13D对启动信号的响应是，有选择地允许和禁止。通常，若启动信号是“1”，锁存器13D是允许。若启动信号是“0”，锁存器13D是禁止。在允许时，锁存器13D的作用是1个样品延迟电路。当锁存器13D是禁止时，锁存器13D保持的信号不能被更新。锁存器13D的输出信号加到子开关144A的控制端，还加到矩阵电路13A的输入端IN3。
锁存器13E接收延迟电路11的输出信号，它对系统时钟信号的响应是，周期性地取样和保持接收到的信号。锁存器13E接收来自矩阵电路13A输出端OUT2的信号作为启动信号。锁存器13E对启动信号的响应是，有选择地允许和禁止。通常，若启动信号是“1”，锁存器13E是允许。若启动信号是“0”，锁存器13E是禁止。在允许时，锁存器13E的作用是1个样品延迟电路。当锁存器13E是禁止时，锁存器13E保持的信号不能被更新。锁存器13E的输出信号加到矩阵电路13A的输入端IN2。
子开关144A的两个输入侧分别连到反相器142和锁存器145的输出端。子开关144A的输出侧连到子开关144B的输入侧。子开关144B的另一输入侧连到信号发生器143的输出端。子开关144A对锁存器13D输出信号的响应是，选择反相器142输出信号和锁存器145输出信号中二者之一。具体地说，当锁存器13D的输出信号是“1”时，子开关144A选取反相器142的输出信号。当锁存器13D的输出信号是“0”时，子开关144A选取锁存器145的输出信号。子开关144A传送选取的信号到子开关144B。子开关144B对锁存器13B输出信号的响应是，选择子开关144A输出信号和信号发生器143输出信号中二者之一。具体地说，当锁存器13B的输出信号是“1”时，子开关144B选取子开关144A的输出信号。当锁存器13B的输出信号是“0”时，子开关144B选取信号发生器143的输出信号。子开关144B传送选取的信号到D/A转换器15。
图19表示图8中临时判定电路8L的一个实例。图19的临时判定电路8L包括：矩阵电路8P，锁存器8Q，8R，OR(或)门8S，和信号发生器8T，8U。矩阵电路8P有输入端IN1，IN2，IN3，IN4，IN5和输出端OUT1，OUT2，OUT3，OUT4。矩阵电路8P的输入端IN1连到波形均衡电路4的输出端。而且，锁存器8R的输入端也连到波形均衡电路4的输出端。矩阵电路8P的输入端IN4和IN5分别连到信号发生器8T和8U的输出端。矩阵电路8P的输出端OUT1连到锁存器8Q的使能端。矩阵电路8P的输出端OUT2连到锁存器8R的使能端，还连到锁存器427，428和429的使能端。此外，矩阵电路8P的输出端OUT2连接到保持选择电路8A内的锁存器L1至L5的使能端。矩阵电路8P的输出端OUT3连接到锁存器8Q的输入端。锁存器8Q的输出端连接到矩阵电路8P的输入端IN3。锁存器8R的输出端连接到矩阵电路8P的输入端IN2。
矩阵电路8P的输出端OUT4有连到开关420控制端的两个位。矩阵电路8P输出端OUT4的两个位分别连到OR门8S的两个输入端。OR门8S的输出端连到保持选择电路8A内的开关SW1至SW5控制端。
信号发生器8T输出一个信号到矩阵电路8P输入端IN4，此信号代表一个预定正阈值(正参考值)TH。信号发生器8U输出一个信号到矩阵电路8P输入端IN5，此信号代表一个预定负阈值(负参考值)-TH。
现在，字符“in1”代表加到矩阵电路8P输入端IN1上信号代表的值，即，波形均衡电路4的输入信号。字符“in2”表示加到矩阵电路8P输入端IN2上信号代表的值，即，锁存器8R的输出信号，字符“in3”表示加到矩阵电路8P输入端IN3上的信号逻辑状态。即，锁存器8Q的输出信号。字符“out1”表示出现在矩阵电路8P输出端OUT1上的信号逻辑状态。字符“out2”表示出现在矩阵电路8P输出端OUT2上的信号逻辑状态。字符“out3”表示出现在矩阵电路8P输出端OUT3上的信号逻辑状态。字符“out4”表示出现在矩阵电路8P输出端OUT4上的信号逻辑状态。
矩阵电路8P设计成提供输入到其中信号与从其中输出信号之间的以下关系。在“in3”是“1”和“in1”＜“in2”的情况下，“out1”是“0”和“out2”是“1”，以及“out4”是“10”和“out3”是“Qn-1”，它表示紧接着的前一个样品间隔中的逻辑状态。在“in3”是“1”和“in1”＞“in2”+TH的情况下，“out1”是“1”和“out2”是“1”以及“out4”是“11”和“out3”是“0”。在“in3”是“1”和“in2”≤“ in1”≤“in2”+TH的情况下，“out1”是“0”和“out2”是“0”，以及“out4”是“00”和“out3”是“Qn-1”。在“in3”是“0”和“in1”＞“in2”的情况下，“out1”是“0”和“out2”是“1”，以及“out4”是“10”和“out3”是“Qn-1”。在“in3”是“0”和“in1”＜“in2”-TH的情况下，“out1”是“1”和“out2”是“1”，以及“out4”是“01”和“out3”是“1”，在“in3”是“0”和“in2”≥“in1”≥“in2”-TH的情况下，“out1”是“0”和“out2”是“0”，以及“out4”是“00”和“out3”是“Qn-1”。
锁存器8Q接收来自矩阵电路8P输出端OUT3的信号，它对系统时钟信号的响应是，周期性地取样和保持接收到的信号。锁存器8Q接收来自矩阵电路8P输出端OUT1的信号作为启动信号。锁存器8Q对启动信号的响应是，有选择地允许和禁止。通常，若启动信号是“1”，锁存器8Q是允许。若启动信号是“0”锁存器8Q是禁止。在允许时，锁存器8Q的作用是1个样品延迟电路。当锁存器8Q是禁止时，锁存器8Q保持的信号不能被更新。锁存器8Q的输出信号加到矩阵电路8P的输入端IN3。
锁存器8R接收波形均衡电路4的输出信号，它对系统时钟信号的响应是，周期性地取样和保持接收到的信号。锁存器8R接收来自矩阵电路8P输出端OUT2的信号作为启动信号。锁存器8R对启动信号的响应是，有选择地允许和禁止。通常，若启动信号是“1”，锁存器8R是允许。若启动信号是“0”，锁存器8R是禁止。在允许时，锁存器8R的作用是1个样品延迟电路。当锁存器8R是禁止时，锁存器8R保持的信号不能被更新。锁存器8R的输出信号加到矩阵电路8P的输入端IN2。
来自矩阵电路8P输出端OUT2的信号馈入到锁存器427，428和429作为启动信号。而且，来自矩阵电路8P输出端OUT2的信号还馈入到保持选择电路8A内的锁存器L1至L5。
来自矩阵电路8P输出端OUT4的信号馈入到开关420作为开关控制信号。当开关控制信号是“01”时，控制开关420以选择锁存器429的输出信号。当开关控制信号是“10”时，控制开关420以选择锁存器428的输出信号。当开关控制信号是“11”时，控制开关420以选择锁存器427的输出信号。当开关控制信号是“00”时，控制开关420以选择减法器425的输出信号(见图10)。
来自矩阵电路8P输出端OUT4的两个比特分别加到OR门8S的两个输入端，OR门8S执行来自矩阵电路8P输出端OUT4两个比特信号之间运算。OR门8S输出运算后的信号到保持选择电路8A内开关SW1至SW5的控制端。当OR门8S的输出信号是“1”时，开关SW1至SW5选取锁存器L1至L5的输出信号。当OR门8S的输出信号是“0”时，开关SWl至SW5选取器件4A至4E的输出信号
第二个实施例：
图13表示按照本发明第二个实施例的噪声降低电路。图13的噪声降低电路包括：均衡电路601，延迟电路602，临时判定电路603，NR计算电路604，模式搜索电路605，以及移位寄存器606和607。
均衡电路601的输入端经前置放大器601C连到磁头601B。磁头601B扫描磁带601C。应当指出，低通滤波器可以放在前置放大器601C与均衡电路601之间。均衡电路601的输出端连到延迟电路602的输入端，还连到临时判定电路603的输入端。此外，均衡电路601的输出端连到移位寄存器607。延迟电路602的输出端连到NR计算电路604的第一输入端。NR计算电路604的第二输入端连到移位寄存器607。NR计算电路604的输出端连到移位寄存器607。而且，NR计算电路604的输出端还连到一个外部器件(未画出)，如维特比电路。临时判定电路603的输出端连到模式搜索电路605和移位寄存器606。模式搜索电路605连到移位寄存器606和607。
磁带601A贮存含数字信息信号(例如，数字视频/音频信号)的信号。磁带601A中贮存的信号符合部分响应格式，如PR(1，0，-1)格式。磁头601B从磁带601A中再现信号。再现的信号从磁头601B经前置放大器601C馈入到均衡电路601，作为代表数字信息信号的输入模拟信号。应当指出，代表数字信息信号并经传输线传送的信号可以作为输入信号加到均衡电路601。
使输入模拟信号受到均衡电路601均衡。均衡电路601是数字类型的。因此，均衡电路601包含处理输入模拟信号的模数(A/D)转换器。均衡电路601的输出信号，即，均衡后信号，馈入到延迟电路602，临时判定电路603，和移位寄存器607中。
临时判定电路603类似于图3和图18中的临时判定电路13或图8和图19中的临时判定电路8L。临时判定电路603判定均衡电路601的每个输出信号样品究竟对应于“1”，“0”，或“-1”。若均衡电路601输出信号的样品电平对应于“1”，临时判定电路603就输出一个预定理想“1”信号到模式搜索电路605和移位寄存器606。若均衡电路606输出信号的样品电平对应于“0”，临时判定电路603就输出一个预定理想“0”信号到模式搜索电路605和移位寄存器606。若均衡电路606输出信号的样品电平对应于“-1”，临时判定电路603就输出一个预定理想“-1”信号到模式搜索电路605和移位寄存器606。
移位寄存器606贮存来自临时判定电路603第一预定数目相继样品的输出信号(几个比特或1比特对应段)。模式搜索电路605包含一个移位寄存器，此寄存器贮存来自临时判定电路603第二预定数目相继样品的输出信号(几个比特或1比特对应段)。第二预定数目远远少于第一预定数目，贮存在模式搜索电路605内的移位寄存器中位模式称之为现行位模式。模式搜索电路605包含一个比较器，它执行模式比较过程，在移位寄存器606中寻找这样的位序列，其先前位模式等于现行位模式，或与现有位模式相关。当模式搜索电路605在移位寄存器606中找到这种先前位模式时，模式搜索电路605就输出一个模式匹配信号到移位寄存器607。模式匹配信号代表众多信号样品中一个时间上中心的信号样品地址(位置)，此信号样品代表移位寄存器606中上述的先前位模式。
移位寄存器607贮存来自均衡电路601第一预定数目相继样品的输出信号(几个比特或1比特对应段)。移位寄存器607中的信号样品在时间位置和地址上对应于移位寄存器606中的信号样品。为了使这两个时间一致，在均衡电路601与移位寄存器607之间可以放入延迟电路。如以下要说明的，移位寄存器607中每个信号样品被改正后信号样品取代。当移位寄存器607接收来自模式搜索电路605的模式匹配信号时，对应于模式匹配信号代表地址的信号从移位寄存器607中被读出，并馈入到NR计算电路604。在模式匹配信号没有馈入到移位寄存器607时，最后的信号样品从移位寄存器607传送到NR计算电路604中。
延迟电路602推迟均衡电路601输出信号一段时间，这段时间相当于器件603，605，606，和607的总体引起的信号延迟。延迟电路602输出延迟的信号到NR计算电路604。延迟电路602使从延迟电路602馈入到NR计算电路604的信号样品与从移位寄存器607馈入到NR计算电路604的信号样品在时间上一致。
如图14所示，NR计算电路604包括：减法器641，限幅器642，衰减器643，和减法器644。减法器641的第一输入端连到延迟电路602的输出端。而且，减法器644的第一输入端也连到延迟电路602的输出端。减法器641的第二输入端连到移位寄存器607。减法器641的输出端连到限幅器642的输入端。限幅器642的输出端连到衰减器643的输入端，衰减器643的输出端连到减法器644的第二输入端。减法器644的输出端连到移位寄存器607，还连到外部器件(未画出)。
减法器641接收延迟电路602的输出信号。而且，减法器641还接收移位寄存器607的输出信号。减法器641产生并输出这样一个信号，此信号相当于延迟电路602输出信号减去移位寄存器607输出信号。即，相当于延迟电路602输出信号与移位寄存器607输出信号之差。减法器641的输出信号代表延迟电路602输出信号的噪声分量。限幅器642接收减法器641的输出信号。限幅器642使减法器641输出信号受到处理，这个处理相当于把幅度限制在一个给定范围内。限幅器642输出处理后的信号到衰减器643。衰减器643使限幅器642输出信号受到处理，这个处理相当于以给定的比率衰减。衰减器643输出衰减后的信号到减法器644，作为一个修正信号。减法器644接收延迟电路602的输出信号。减法器644产生一个改正后信号，此信号相当于延迟电路602输出信号减去从衰减器643馈入的修正信号，即，相当于延迟电路602输出信号与从衰减器643馈入的修正信号之差。因而，减法器644的作用是减小或抑制延迟电路602输出信号的噪声分量。改正后信号从减法器644输出到移位寄存器607和外部器件(未画出)。
在移位寄存器607中，减法器644输出信号(改正后信号)的每个信号样品取代均衡电路601输出信号的对应信号样品。换句话说，减法器644输出信号(改正后信号)的每个信号样品写入到均衡电路601输出信号的对应信号样品上以实现更新。
做了一些实验。在这些实验中，代表数字信息信号的模拟信号输入到图13的噪声降低电路，此信号具有图15所示的状况。在图15中，横坐标代表时域中的采样时刻，纵坐标代表信号样品的电平。在图15所示状况下，间隔aa1，aa2，和aa3中信号电平分开得不好，而在间隔bb1和bb2中信号电平分开得很好。图13的噪声降低电路把输入模拟信号处理成改正后信号，此信号出现在NR计算电路604的输出端。图16表示改正后信号的状况。在图16中，横坐标代表时域中的采样时刻，纵坐标代表信号样品的电平。如图16所示，改正后信号样品聚集在对应于“+1”，“0”，和“-1”三个不同的电平上。
第三个实施例
图17表示按照本发明第三个实施例的噪声降低电路。除了下面指出的设计改变以外，图17的噪声降低电路类似于图13的噪声降低电路。
在图17的噪声降低电路中，临时判定电路603直接连到NR计算电路604。NR计算电路604内的减法器641(见图14)第一输入端接收延迟电路602的输出信号，而减法器641的第二输入端接收临时判定电路603的输出信号。

Claims (2)

1.一种锁相控制电路，包括：
模数转换器，对采样时钟信号的响应是，周期性地采样代表数字信息的模拟信号，并把每个模拟信号样品转换成对应的数字样品，以使模拟信号转换成对应的数字信号；
第一装置，对有关模拟信号最大似然的响应，以及对模数转换器产生的数字信号样品之间相关性的响应，是检测采样时钟信号与模拟信号之间的相位误差；以及
第二装置，对第一装置测得的相位误差的响应是，控制采样时钟信号的频率。
2.按照权利要求1的锁相控制电路，其中第一装置包括检测相位误差的装置，对模数转换器产生的三个相继的数字信号样品的响应是，检测其相位误差。
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