TWI631827B - 相位補償方法及相關的鎖相迴路模組 - Google Patents
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Abstract
一種相位補償方法,用於一通訊裝置的一鎖相迴路模組,包含有根據一輸入訊號,決定輸出一最大似然相位至該鎖相迴路模組的一振盪器,或輸出數位輔助相位誤差至該鎖相迴路模組的一濾波器;其中,該最大似然相位為利用一最大似然方法估計該輸入訊號中已知資料所產生的相位,且該數位輔助相位誤差為使用一數據輔助方法估計該輸入訊號中該已知資料所產生的相位誤差。
Description
本發明係指一種相位補償方法及相關的鎖相迴路模組,尤指一種能夠依據通道品質調整預測未知資料相位誤差之方式的相位補償方法及相關的相位誤差預測單元與鎖相迴路模組。
鎖相迴路(Phase Locked-Loop)電路用以產生一週期性輸出訊號,且該週期性輸出訊號預期與一週期性輸入訊號間具有固定之相位關係。鎖相迴路電路被廣泛地應用於各式各樣的電路系統中,如無線通訊系統的數據及時鐘恢復電路(Clock and Data Recovery)、收發模組(Transceiver)或時脈產生器(Frequency Synthesizer),且不限於此。
請參考第1圖,第1圖為習知技術中一鎖相迴路電路10的示意圖。鎖相迴路電路10用來校準一輸入訊號IN與一參考訊號(未繪示於第1圖)間的相位誤差。如第1圖所示,鎖相迴路電路10包含有一乘法器100、一相位誤差偵測單元102、一濾波器104、一振盪器106及一最大似然電路108。乘法器100用來依據振盪器106產生的相位補償訊號PC調整輸入訊號IN的相位,以產生補償輸入訊號CIN至相位誤差偵測單元102。相位誤差偵測單元102用來計算補償輸入訊號CIN與一參考訊號(未繪示)間的一相位誤差,並輸出相位誤差至濾波器104。濾波器104根據相位誤差
產生一補償相位
至振盪器106,以調整振盪器106所產生的相位補償訊號PC。藉由乘法器100、相位誤差偵測單元102、濾波器104及振盪器106形成的迴路,鎖相迴路電路10可校準補償輸入訊號CIN與參考訊號間的相位誤差
。
在第1圖中,最大似然電路108使用最大似然(Maximum likelihood,ML)法來估計輸入訊號IN中已知資料的相位,以產生一最大似然相位
,最大似然相位
被輸入至振盪器106中,作為鎖相迴路電路10校準輸入訊號IN中未知資料的之相位Φ時的起始值,以增加校準速度。然而,當通道品質(如訊雜比)低落時,最大似然相位
會大幅偏離已知資料的真實相位,反而使鎖相迴路電路10的校準速度大幅下降。
為了解決上述的問題,本發明提供一種能夠依據通道品質調整預測未知資料相位誤差之方式的相位補償方法及相關的相位誤差預測單元與鎖相迴路模組。
於一方面,本發明揭露一種相位補償方法,用於一通訊裝置的一鎖相迴路模組。所述相位補償方法包含有根據一輸入訊號,決定輸出一最大似然相位至該鎖相迴路模組的一振盪器,或輸出數位輔助相位誤差至該鎖相迴路模組的一濾波器;其中,該最大似然相位為利用一最大似然方法估計該輸入訊號中已知資料所產生的相位,且該數位輔助相位誤差為使用一數據輔助方法估計該輸入訊號中該已知資料所產生的相位誤差。
於另一方面,本發明揭露一種用於一通訊裝置的鎖相迴路模組。所述鎖相迴路模組包含有一乘法器,將一輸入訊號與一相位補償訊號相乘,以產生一補償輸入訊號;一相位誤差偵測單元,偵測該補償輸入訊號與一參考時脈訊號間的一相位誤差;一濾波器,根據該相位誤差產生一補償相位;一振盪器,根據該補償相位產生該相位補償訊號;一最大似然電路,使用一最大似然方法估計該輸入訊號中已知資料的相位,以產生一最大似然相位;一數據輔助電路,使用一數據輔助方法估計該輸入訊號中已知資料的相位誤差,以產生數位輔助相位誤差;一多工器,自該最大似然電路接收該最大似然相位,並自該數據輔助電路接收該數位輔助相位誤差;並根據一控制訊號,輸出該最大似然相位至該振盪器,或輸出該數位輔助相位誤差至該濾波器;以及一監控單元,根據該輸入訊號,產生該控制訊號。
請參考第2圖,第2圖為本發明實施例一鎖相迴路模組20的示意圖。鎖相迴路模組20可設置於一通訊裝置,用來校正一輸入訊號IN的相位誤差
。該通訊裝置例如可為智慧型手機、平板電腦、筆記型電腦、機上盒,且不限於此。如第2圖所示,鎖相迴路模組20包含有一乘法器200、一相位誤差偵測單元202、一濾波器204、一振盪器206、一最大似然電路208、一數據輔助電路210、一監控單元212以及一多工器214。鎖相迴路模組20中之乘法器200、相位誤差偵測單元202、濾波器204、振盪器206及最大似然電路208的運作方式,與鎖相迴路電路10中乘法器100、相位誤差偵測單元102、濾波器104、振盪器106及最大似然電路108的運作方式相同,為求簡潔在此省略說明。
最大似然電路208利用一最大似然法來估計輸入訊號IN中已知資料的相位,以產生一最大似然相位
,並將最大似然相位
輸入至多工器214中。在一實施例中,最大似然電路208如何計算最大似然相位
可用下列方程式來表示:
(1)
其中,tan
-1()為反正切函數,Im()為取複數虛部的函數,Re()為取複數實部的函數,G為已知資料中碼元的個數。y
i可表示為
,m
i為已知資料中第i個碼元, n
i為第i個碼元的複高斯雜訊(Complex Gaussian noise),θ為偏移相位。如何根據方程式(1)實作最大似然電路208為本領域通常知識,故不予贅述。
數據輔助電路210利用一數據輔助(Data aided,DA)法來估計輸入訊號IN中已知資料的相位誤差
,以產生數據輔助相位誤差
,並將數據輔助相位誤差
輸入至多工器214中。在一實施例中,數據輔助電路210如何計算數據輔助相位誤差
可用下列方程式來表示:
(2)
其中,Im( )為取複數虛部的函數。y
i可表示為
,m
i為已知資料中第i個碼元, n
i為第i個碼元的複高斯雜訊,θ為偏移相位。由方程式(2)可知,數據輔助電路210會計算出已知資料中每一碼元的數據輔助相位誤差
。如何根據方程式(2)實作數據輔助電路210為本領域通常知識,故不予贅述。
監控單元212會根據輸入訊號IN,產生一控制訊號CON來控制多工器214輸出最大似然相位
至振盪器206,或輸出數據輔助相位誤差
至濾波器204,以增加鎖相迴路模組20的校準速度。在本實施例中,監控單元212係由一處理器來實現。
第4圖為輸入訊號IN中一訊框FRA 的示意圖。訊框FRA包含有一標頭子訊框HEA、複數個導引子訊框PIL_1~PIL_n、對應於標頭子訊框HEA的資料子訊框DAT_0及、對應於導引子訊框PIL_1~PIL_n的資料子訊框DAT_1~DAT_n,其中標頭子訊框HEA、導引子訊框PIL_1~PIL_n為已知資料,且標頭子訊框HEA的碼元長度大於導引子訊框PIL_1~PIL_n的碼元長度。舉例來說,當無線通訊裝置運作於第二代數位衛星廣播(Digital Video Broadcasting Satellite Second Generation,DVB-S2)時,標頭子訊框包含有90個碼元,而導引子訊框則包含有36個碼元。
第3圖為根據本發明一實施例,監控單元212所執行之相位補償方法30的一流程圖。監控單元212接收輸入訊號IN後,會先判斷輸入訊號IN中的已知資料是否為導引子訊框(步驟302)。若輸入訊號IN中的已知資料不為導引子訊框(亦即為標頭子訊框),監控單元212便藉由一控制訊號CON來控制多工器214輸出標頭子訊框的最大似然相位
至振盪器206,以使振盪器206根據該最大似然相位
產生該相位補償訊號PC(步驟302)。這是由於申請人發現因標頭子訊框具有較長碼元數目,故標頭子訊框的最大似然相位
可接近後續未知資料(如資料子訊框DAT_0)的相位。換句話說,當輸入訊號IN中的已知資料為標頭子訊框HEA時,鎖相迴路模組20根據標頭子訊框HEA的最大似然相位
來校準資料子訊框DAT_0的相位誤差
。
若輸入訊號IN中的已知資料為導引子訊框,則監控單元212可進一步判斷輸入訊號IN是否包含有一相位雜訊(步驟304)。若輸入訊號IN包含有一相位雜訊,監控單元212便藉由一控制訊號CON來控制多工器214輸出導引子訊框的最大似然相位
至振盪器206,以使振盪器206根據該最大似然相位
產生該相位補償訊號PC(步驟302)。換句話說,當輸入訊號IN中的已知資料例如為導引子訊框PIL_1,且輸入訊號IN包含有相位雜訊時,鎖相迴路模組20根據導引子訊框PIL_1的最大似然相位
來校準資料子訊框DAT_1的相位誤差
。這是由於申請人發現當輸出數據輔助相位誤差
至濾波器204時,利用輸入訊號IN中已知資料來校正後續未知資料相位的影響會被降低。並且,當輸入訊號IN包含有相位雜訊時,代表輸入訊號IN的相位偏離預設值的可能性較高。在此狀況下,若在輸入訊號IN包含有相位雜訊時改為輸出數據輔助相位誤差
至濾波器204,反而會降低鎖相迴路模組20的校準速度。因此,當判斷輸入訊號IN包含有相位雜訊時,監控單元212調整控制訊號CON來控制多工器214輸出最大似然相位
至振盪器206,以增進鎖相迴路模組20的效能。
在此實施例中,當監控單元212偵測到輸入訊號IN中之相位雜訊超過一相位雜訊閾值時,便判斷輸入訊號IN包含有相位雜訊。
若輸入訊號IN未包含有一相位雜訊,則監控單元212可進一步判斷輸入訊號IN的通道品質是否良好(步驟306)。若輸入訊號IN的通道品質良好,監控單元212便藉由一控制訊號CON來控制多工器214輸出導引子訊框的最大似然相位
至振盪器206,以使該振盪器根據該最大似然相位
產生該相位補償訊號PC(步驟302);若輸入訊號IN的通道品質低落,監控單元212便藉由一控制訊號CON來控制多工器214輸出導引子訊框的數據輔助相位誤差
至濾波器204,以使濾波器204根據該數據輔助相位誤差
產生補償相位
(步驟308)。
換句話說,當輸入訊號IN中的已知資料例如為導引子訊框PIL_2、輸入訊號IN未包含有相位雜訊且輸入訊號IN的通道品質良好時,鎖相迴路模組20根據導引子訊框PIL_2的最大似然相位
來校準資料子訊框DAT_2的相位誤差
;當輸入訊號IN中的已知資料例如為導引子訊框PIL_3、輸入訊號IN未包含有相位雜訊且輸入訊號IN的通道品質低落時,鎖相迴路模組20根據導引子訊框PIL_3的數據輔助相位誤差
來校準資料子訊框DAT_3的相位誤差
。這是由於申請人發現當通道品質不良時,由輸出最大似然相位
至振盪器206改為輸出數據輔助相位誤差
至濾波器204可增進鎖相迴路模組20的效能。
在此實施例中,當監控單元212偵測到輸入訊號IN之訊雜比大於一訊雜比閾值時,便判斷輸入訊號IN通道品質良好。
綜上所述,監控單元可根據已知資料的類型、輸入訊號是否具有相位雜訊及╱或通道品質,控制多工器輸出最大似然相位至振盪器,或輸出數據輔助相位誤差至濾波器,以增加鎖相迴路模組的校準速度。 以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
10、20‧‧‧鎖相迴路模組
100、200‧‧‧乘法器
102、202‧‧‧相位誤差偵測單元
104、204‧‧‧濾波器
106、206‧‧‧振盪器
108、208‧‧‧最大似然電路
210‧‧‧數據輔助電路
212‧‧‧監控單元
214‧‧‧多工器
30‧‧‧流程
300~312‧‧‧步驟
CIN‧‧‧補償輸入訊號
CON‧‧‧控制訊號
DAT_1~DAT_n‧‧‧資料子訊框
FRA‧‧‧訊框
HEA‧‧‧標頭子訊框
IN‧‧‧輸入訊號
PC‧‧‧相位補償訊號
PIL_1~PIL_n‧‧‧導引子訊框
‧‧‧補償相位
‧‧‧最大似然相位
‧‧‧數據輔助相位誤差
第1圖為一傳統鎖相迴路模組的示意圖。 第2圖為本發明實施例一鎖相迴路模組的示意圖。 第3圖為本發明實施例一流程的流程圖。 第4圖為一訊框的示意圖。
Claims (14)
- 一種相位補償方法,用於一通訊裝置的一鎖相迴路模組,包含有: 根據一輸入訊號,決定輸出一最大似然相位至該鎖相迴路模組的一振盪器,或輸出數位輔助相位誤差至該鎖相迴路模組的一濾波器; 其中,該最大似然相位為利用一最大似然方法估計該輸入訊號中已知資料所產生的相位,且該數位輔助相位誤差為使用一數據輔助方法估計該輸入訊號中該已知資料所產生的相位誤差。
- 如請求項1所述的相位補償方法,其中根據該輸入訊號,決定輸出該最大似然相位至該鎖相迴路模組的該振盪器,或輸出該數位輔助相位誤差至該鎖相迴路模組的該濾波器的步驟包含有: 判斷該輸入訊號的一訊雜比是否小於一訊雜比閾值;以及 當該輸入訊號的該訊雜比小於該訊雜比閾值時,輸出該數位輔助相位誤差至該濾波器。
- 如請求項2所述的相位補償方法,另包含有: 當該輸入訊號的該訊雜比不小於該訊雜比閾值時,輸出該最大似然相位至該振盪器。
- 如請求項2所述的相位補償方法,另包含有: 判斷該輸入訊號的一相位雜訊是否小於一相位雜訊閾值;以及 當該輸入訊號的該相位雜訊小於該相位雜訊閾值時,判斷該輸入訊號的該訊雜比是否小於該訊雜比閾值。
- 如請求項4所述的相位補償方法,另包含有: 當該輸入訊號的該相位雜訊不小於該相位雜訊閾值時,輸出該最大似然相位至該振盪器。
- 如請求項4所述的相位補償方法,另包含有: 判斷該輸入訊號中該已知資料是否為一導引子訊框;以及 當該已知資料為該導引子訊框時,判斷該輸入訊號的該相位雜訊是否大於該相位雜訊閾值。
- 如請求項6所述的相位補償方法,另包含有: 當該已知資料不為該導引子訊框時,輸出該最大似然相位至該振盪器。
- 一種鎖相迴路模組,用於一通訊裝置,該鎖相迴路模組包含有: 一乘法器,將一輸入訊號與一相位補償訊號相乘,以產生一補償輸入訊號; 一相位誤差偵測單元,偵測該補償輸入訊號與一參考時脈訊號間的一相位誤差; 一濾波器,根據該相位誤差產生一補償相位; 一振盪器,根據該補償相位產生該相位補償訊號; 一最大似然電路,使用一最大似然方法估計該輸入訊號中已知資料的相位,以產生一最大似然相位; 一數據輔助電路,使用一數據輔助方法估計該輸入訊號中已知資料的相位誤差,以產生一數位輔助相位誤差; 一多工器,自該最大似然電路接收該最大似然相位,並自該數據輔助電路接收該數位輔助相位誤差;以及 一監控單元,根據該輸入訊號,產生一控制訊號至該多工器,以控制該多工器輸出該最大似然相位至該振盪器,或輸出該數位輔助相位誤差至該濾波器。
- 如請求項8所述的鎖相迴路模組,其中: 該監控單元判斷該輸入訊號的一訊雜比是否小於一訊雜比閾值;以及 該監控單元根據該輸入訊號的該訊雜比小於該訊雜比閾值之一判斷,產生該控制訊號來使該多工器輸出該數位輔助相位誤差至該濾波器,以使該濾波器還根據該數位輔助相位誤差產生該補償相位。
- 如請求項9所述的鎖相迴路模組,其中: 該監控單元根據該輸入訊號的該訊雜比不小於該訊雜比閾值之一判斷,產生該控制訊號來使該多工器輸出該最大似然相位至該振盪器,以使該振盪器還根據該最大似然相位產生該相位補償訊號。
- 如請求項9所述的鎖相迴路模組,其中: 該監控單元判斷該輸入訊號的一相位雜訊是否小於一相位雜訊閾值;以及 該監控單元根據該輸入訊號的該相位雜訊小於該相位雜訊閾值之一判斷,判斷該輸入訊號的該訊雜比是否小於該訊雜比閾值。
- 如請求項11所述的鎖相迴路模組,其中: 該監控單元根據該輸入訊號的該相位雜訊不小於該相位雜訊閾值之一判斷,產生該控制訊號來使該多工器輸出該最大似然相位至該振盪器,以使該振盪器還根據該最大似然相位產生該相位補償訊號。
- 如請求項11所述的鎖相迴路模組,其中: 該監控單元更判斷該輸入訊號中該已知資料是否為一導引子訊框;以及 該監控單元根據該輸入訊號中該已知資料為導引子訊框之一判斷,判斷該輸入訊號的該相位雜訊是否大於該相位雜訊閾值。
- 如請求項13所述的鎖相迴路模組,其中: 該監控單元根據該輸入訊號中該已知資料不為導引子訊框之一判斷,產生該控制訊號來使該多工器輸出該最大似然相位至該振盪器,以使該振盪器更根據該最大似然相位產生該相位補償訊號。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1501620A (zh) * | 1997-05-26 | 2004-06-02 | �ձ�ʤ����ʽ���� | 自动均衡系统 |
US20100067634A1 (en) * | 2008-09-17 | 2010-03-18 | Harris Corporation | Communications device using measured frequency offset over time to adjust phase and frequency tracking |
TW201101721A (en) * | 2008-12-31 | 2011-01-01 | Intel Corp | Phase error detection with conditional probabilities |
US8885775B2 (en) * | 2012-02-28 | 2014-11-11 | Intel Corporation | Dynamic optimization of carrier recovery performance for communication systems |
-
2017
- 2017-06-23 TW TW106121046A patent/TWI631827B/zh not_active IP Right Cessation
- 2017-10-18 US US15/786,925 patent/US20180373608A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1501620A (zh) * | 1997-05-26 | 2004-06-02 | �ձ�ʤ����ʽ���� | 自动均衡系统 |
US20100067634A1 (en) * | 2008-09-17 | 2010-03-18 | Harris Corporation | Communications device using measured frequency offset over time to adjust phase and frequency tracking |
TW201101721A (en) * | 2008-12-31 | 2011-01-01 | Intel Corp | Phase error detection with conditional probabilities |
US8885775B2 (en) * | 2012-02-28 | 2014-11-11 | Intel Corporation | Dynamic optimization of carrier recovery performance for communication systems |
Also Published As
Publication number | Publication date |
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