CN103152033A - 时钟产生装置及其方法以及数据传送方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000005540 biological transmission Effects 0.000 title 1
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 230000001915 proofreading effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract
本发明提供时钟产生装置及其方法以及数据传送方法，所述的时钟产生装置包含：时钟产生器、存储单元以及锁相回路电路。时钟产生器用于产生第一时钟信号；存储单元用于存储第一时钟信号与第二时钟信号之间的频率差；以及锁相回路电路用于根据第一时钟信号与频率差产生输出时钟信号，其中，第二时钟信号是由时钟产生装置外的外部装置提供的，且频率差是在时钟产生装置出厂前于时钟产生装置的生产或者测试过程中计算出的。上述时钟产生装置及其方法以及数据传送方法可利用频率差来调整输出时钟信号的频率，从而确保信号频率在要求规格所定义的范围内。
Description
本申请是申请日为2008年12月29日，申请号为200810189318.3，发明名称为“时钟产生装置及其方法以及数据传送方法”的申请的分案申请。
技术领域
本发明是有关于一种时钟产生装置，特别是有关于一种其输出时钟信号可调整至要求规格所定义的以百万分之一（parts per million，ppm）为单位的频率差范围内的时钟产生装置及其方法以及数据传送装置。
背景技术
图1表示现有传送装置1的示意图，其包含传送器10、锁相回路（PhaseLock Loop，PLL）电路11以及时钟产生器12。时钟产生器12产生参考时钟信号CLKref给PLL电路11。PLL电路11根据参考时钟信号CLKref来产生时钟信号TXCLK，且提供时钟信号TXCLK给传送器10。传送器10则根据时钟信号TXCLK来传送数据。由于时钟信号TXCLK是根据参考时钟信号CLKref而产生，因此，时钟信号TXCLK的以百万分之一（parts per million，ppm）为单位的频率差范围（以下称为频率ppm范围）受到参考时钟信号CLKref的频率所支配。高速传送链的要求规格通常会定义被传送数据的频率的频率ppm范围。假如参考时钟信号CLKref的频率不符合要求规格所定义的频率ppm范围，时钟信号TXCLK的频率则难以符合所定义的频率ppm范围，使得最后传送出去的数据也无法满足要求规格。
一般来说，时钟产生器12可以通过板上（on-board）时钟源来实现，例如晶体或共振器。晶体具有集中的频率ppm范围，但与共振器比较起来，晶体的成本较高。另一方面，虽然共振器是用来实施时钟产生器12的一个成本较低的选择，但难以控制其频率以使其符合要求规格所定义的频率ppm范围。因此，假如为了低成本的实施而使用共振器，参考时钟信号CLKref的频率很可能无法符合所定义的频率ppm范围。
因此，期望提供一种用于传送器的时钟产生装置，其使用低成本参考时钟产生器，且其产生的时钟信号的频率能符合要求规格所定义的频率ppm范围，使得传送器的输出数据能满足要求规格。
发明内容
有鉴于此，特提供以下技术方案：
本发明的实施例提供一种时钟产生方法，适用于传送器，其中所述的传送器根据由时钟产生装置所提供的输出时钟信号来传送数据，所述的时钟产生方法包含：通过所述的时钟产生装置的板上时钟源来产生第一时钟信号；以及根据所述的第一时钟信号以及所述的第一时钟信号与第二时钟信号的频率差产生该输出时钟信号，其中所述的频率差是在所述的时钟产生装置出厂前于所述的时钟产生装置的生产或者测试过程中计算出的，且所述的第二时钟信号是由所述的时钟产生装置外的外部装置来提供的。
本发明的实施例另提供一种数据传送方法，适用于传送器，所述的数据传送方法包含：通过时钟产生装置来根据频率差校正所述的传送器的输出时钟信号的频率，以产生校正的输出时钟信号；以及通过所述的传送器来根据校正的输出时钟信号传送数据，其中，所述的频率差是根据精准时钟信号和板上时钟源，在所述的时钟产生装置出厂前于所述的时钟产生装置的生产或者测试过程中预先确定的。
本发明的实施例又提供时钟产生装置，其包含：时钟产生器、存储单元以及锁相回路电路。时钟产生器用于产生第一时钟信号；存储单元用于存储第一时钟信号与第二时钟信号之间的频率差；以及锁相回路电路用于根据第一时钟信号与频率差产生输出时钟信号，其中，第二时钟信号是由时钟产生装置外的外部装置提供的，且频率差是在时钟产生装置出厂前于时钟产生装置的生产或者测试过程中计算出的。
上述时钟产生装置及其方法以及数据传送方法可利用频率差来调整输出时钟信号的频率，从而确保信号频率在要求规格所定义的范围内。
附图说明
图1表示现有传送装置的示意图。
图2表示根据本发明实施例的时钟产生装置的示意图。
图3表示根据本发明另一实施例的时钟产生装置的示意图。
图4表示根据本发明实施例的时钟产生方法的流程图。
图5表示根据本发明实施例的数据传送方法的流程图。
具体实施方式
在本说明书以及权利要求当中使用了某些词汇来指称特定的元件，本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件，本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则，在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含有但不限定于”。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。阅读了下文对于附图所示实施例的详细描述之后，本发明对所属技术领域的技术人员而言将显而易见。
本发明的实施例提供传送器的时钟产生装置。此传送器根据输出时钟信号来传送数据，且期望此输出时钟信号的频率能符合要求规格所定义的以百万分之一（parts per million，ppm）为单位的频率差范围（以下称为频率ppm范围）。时钟产生装置包含时钟产生器、计算器以及锁相回路（Phase LockLoop，PLL）电路。时钟产生器产生第一时钟信号，其可能具有不正确的频率。PLL电路根据与第一时钟信号相关的参考时钟信号来产生输出时钟信号。计算器计算第一时钟信号与第二时钟信号之间的频率差，其中，第二时钟信号的频率符合所定义的频率ppm范围。PLL电路根据计算获得的频率差来调整输出时钟信号的频率，以使得输出时钟信号的频率符合所定义的频率ppm范围。
图2表示根据本发明实施例的时钟产生装置的示意图。时钟产生装置2用来产生输出时钟信号CLKout，且接着将输出时钟信号CLKout提供给传送器TX，其中，期望输出时钟信号CLKout的频率能符合要求规格所定义的频率ppm范围。传送器TX则根据输出时钟信号CLKout来传送数据。参阅图2，时钟产生装置2包含时钟产生器20、计算器21、存储单元22以及PLL电路23。时钟产生器20产生时钟信号CLK20。PLL电路23接收时钟信号CLK20以作为其参考时钟信号，且PLL电路23根据参考时钟信号（即时钟信号CLK20）来产生输出时钟信号CLKout。
当时钟信号CLK20的频率不符合所定义的频率ppm范围时，根据时钟信号CLK20所产生的输出时钟信号CLKout的频率通常也不会符合所定义的频率ppm范围。在此实施例中，计算器21接收时钟信号CLK20与精准时钟信号CLK21。计算器21计算时钟信号CLK20与CLK21之间的频率差Δf。存储单元22接收并存储此频率差Δf。在此实施例中，由于精准时钟信号CLK21是由时钟产生装置2之外的外部装置来产生，而不是时钟产生装置2的板上（on-board）时钟或内部产生的时钟，因此精准时钟信号CLK21的频率精确地符合所定义的频率ppm范围。换句话说，精准时钟信号CLK21不是由内部装置所产生，例如是由时钟数据恢复电路根据自外部装置所接收的主机数据来产生；相反地，精准时钟信号CLK21是由时钟产生装置2所处的系统外部的装置直接提供。更特别的是，精准时钟信号CLK21是在时钟产生装置2的制造或测试时由外部提供，以在出厂之前计算由板上时钟源所产生的时钟信号CLK20与精准时钟信号CLK21之间的频率差Δf。在一般操作中，PLL电路23根据初始存储在存储单元22的频率差Δf来调整输出时钟信号CLKout的频率，使得输出时钟信号CLKout的频率被校正为符合所定义的频率ppm范围的频率。换句话说，为了符合所定义的频率ppm范围，输出时钟信号CLKout的频率根据频率差Δf而改变。因此，由传送器TX所传送的数据能满足要求规格。在此实施例中，输出时钟信号CLKout的频率是通过控制PLL电路23的至少一元件(例如除法器)而被调整，且频率差Δf可以不同的型态来呈现，例如提供给PLL电路23的除法器或其它元件的频率补偿编码。
在图2的实施例中，在传送器TX开始传送数据之前，根据精准时钟信号CLK21来预先确定频率差Δf，且输出时钟信号CLKout的频率则根据预先确定的频率差Δf而被校正以符合所定义的频率ppm范围。因此，传送器TX使用校正后的输出时钟信号CLKout来传送数据，且传送出的数据能满足要求规格。
在一些实施例中，存储单元22为硬件或是存储固件的存储介质。时钟产生器20由板上时钟源(例如，与时钟产生装置2的其它电路一起配置在相同印刷电路板（PCB）或硅基板上的晶体或共振器）来实施。
图3表示根据本发明另一实施例的时钟产生装置的示意图。时钟产生装置3用来产生输出时钟信号CLKout，且将此输出时钟信号CLKout提供给传送器TX，其中，期望输出时钟信号CLKout的频率能符合要求规格所定义的频率ppm范围。传送器TX则根据输出时钟信号CLKout来传送数据。参阅图3，时钟产生装置3包含时钟产生器30、计算器31、存储单元32以及PLL电路33及34。时钟产生器30产生时钟信号CLK30。PLL电路34接收时钟信号CLK30以作为其参考时钟信号，且PLL电路34根据参考时钟信号（即时钟信号CLK30）来产生时钟信号CLK32。PLL电路33接收时钟信号CLK32以作为其参考时钟信号，且PLL电路33根据参考时钟信号（即时钟信号CLK32）来产生输出时钟信号CLKout。换句话说，PLL电路33最终是根据与时钟信号CLK30相关的时钟信号CLK32来产生输出时钟信号CLKout。
当时钟信号CLK30的频率不符合所定义的频率ppm范围时，根据时钟信号CLK30所产生的时钟信号CLK32的频率通常也不会符合所定义的频率ppm范围。同样地，由于时钟信号CLK32不符合所定义的频率ppm范围，输出时钟信号CLKout的频率也不会符合所定义的频率ppm范围。计算器31接收时钟信号CLK30与精准时钟信号CLK31。在此实施例中，计算器31计算时钟信号CLK30与CLK31之间的频率差Δf。存储单元32接收并存储此频率差Δf。在此实施例中，由于精准时钟信号CLK31是由时钟产生装置3之外的外部装置来产生，而不是时钟产生装置3的板上时钟或内部产生的时钟，因此精准时钟信号CLK31的频率精确地符合所定义的频率ppm范围。换句话说，精准时钟信号CLK31不是由内部装置所产生，例如由时钟数据恢复电路根据来自外部装置的主机数据来产生；相反地，精准时钟信号CLK31是由时钟产生装置3所处的系统外部的装置直接提供。更特别的是，精准时钟信号CLK31是在时钟产生装置3的制造或测试时由外部提供，以在出厂之前计算由板上时钟源所产生的时钟信号CLK30与精准时钟信号CLK31之间的频率差Δf。在一般操作时，PLL电路34根据初始存储在存储单元32的频率差Δf来调整时钟信号CLK32的频率，使得时钟信号CLK32的频率被校正为符合所定义的频率ppm范围。换句话说，为了符合所定义的频率ppm范围，时钟信号CLK32的频率根据频率差Δf而改变。在此实施例中，时钟信号CLK32的频率是通过控制PLL电路34的至少一元件(例如除法器)而被调整，且频率差Δf可以不同的型态来呈现，例如提供给PLL电路34的除法器或其它元件的频率补偿编码。接着，PLL电路33接收调整后的时钟信号CLK32以作为其参考信号，且PLL电路33根据调整后的时钟信号CLK32来产生输出时钟信号CLKout，使得输出时钟信号CLKout的频率间接地被调整为符合所定义的频率ppm范围。此技术领域的人士已知，PLL电路需要参考时钟信号来产生输出时钟信号，且输出时钟信号的频率会随着参考时钟信号的频率偏移而改变。在此实施例中，由于当时钟信号CLK32根据频率差Δf改变时，输出时钟信号CLKout也随着改变，因此，输出时钟信号CLKout的频率相当于最终是根据频率差Δf而改变。因此，输出时钟信号CLKout的频率符合所定义的频率ppm范围，也使得由传送器TX所传送的数据能满足要求规格。
在图3的实施例中，在传送器TX开始传送数据之前，根据精准时钟信号CLK31来预先确定频率差Δf，且输出时钟信号CLKout的频率则根据预先确定的频率差Δf而被校正为符合所定义的频率ppm范围。因此，传送器TX使用校正后的输出时钟信号CLKout来传送数据，且传送出的数据能满足要求规格。
在一些实施例中，存储单元32为硬件或是存储固件的存储介质。时钟产生器30由板上时钟源（例如，与时钟产生装置3的其它电路一起配置在相同印刷电路板或硅基板上的晶体或共振器）来实施。
图4表示根据本发明实施例的时钟产生方法的流程图，其应用于时钟产生装置，时钟产生装置提供输出时钟信号给传送器，且此传送器根据输出时钟信号来传送数据。由时钟产生装置的板上时钟源产生第一时钟信号（步骤S40）。由时钟产生装置之外的外部装置提供第二时钟信号（步骤S41），且在此实施例中，第二时钟信号的频率在传送器的要求规格所定义的频率ppm范围内。接着，计算第一与第二时钟信号之间的频率差，以用于输出时钟信号的频率校正（步骤S42）。因此，输出时钟信号的校正后的频率在传送器的要求规格所定义的频率ppm范围内。在一些实施例中，将计算获得的频率差存储在存储单元内（步骤S43）。
图5表示根据本发明实施例的数据传送方法的流程图，其适用于传送器。根据频率差来校正传送器的输出时钟信号的频率（步骤S50）。传送器根据校正后的输出时钟信号来传送数据（步骤S51）。在此实施例中，在步骤S51之前，频率差是通过计算第一时钟信号与精准时钟信号之间在频率上的差异来预先确定。第一时钟信号是由传送器的板上时钟源所产生。输出时钟信号的校正后的频率与精确时钟信号频率均在传送器的要求规格所定义的频率ppm范围内。在一些实施例中，计算获得的频率差可存储在存储单元内。因此，传送器可根据预先计算获得且存储在存储单元内的频率差来传送数据，而不需即刻计算第一时钟信号与精确时钟信号之间的频率差。
所属技术领域的技术人员可轻易完成的均等改变或润饰均属于本发明所主张的范围，本发明的权利范围应以权利要求书所限定的范围为准。
Claims (10)
1.一种时钟产生方法，适用于传送器，其中所述的传送器根据由时钟产生装置所提供的输出时钟信号来传送数据，所述的时钟产生方法包含：
通过所述的时钟产生装置的板上时钟源来产生第一时钟信号；以及
根据所述的第一时钟信号以及所述的第一时钟信号与第二时钟信号的频率差产生该输出时钟信号，
其中所述的频率差是在所述的时钟产生装置出厂前于所述的时钟产生装置的生产或者测试过程中计算出的，且所述的第二时钟信号是由所述的时钟产生装置外的外部装置来提供的。
2.如权利要求1所述的时钟产生方法，其特征在于，所述的第二时钟信号的频率在所述的传送器的要求规格所定义的范围内。
3.如权利要求1所述的时钟产生方法，其特征在于，所述的方法更包括将所述的频率差存储到存储单元内。
4.一种数据传送方法，适用于传送器，所述的数据传送方法包含：
通过时钟产生装置来根据频率差校正所述的传送器的输出时钟信号的频率，以产生校正的输出时钟信号；以及
通过所述的传送器来根据校正的输出时钟信号传送数据，
其中，所述的频率差是根据精准时钟信号和板上时钟源，在所述的时钟产生装置出厂前于所述的时钟产生装置的生产或者测试过程中预先确定的。
5.如权利要求4所述的数据传送方法，其特征在于，所述的频率差是通过计算第一时钟信号与所述的精准时钟信号在频率上的差异来预先确定。
6.如权利要求5所述的数据传送方法，其特征在于，所述的第一时钟信号是由所述的传送器的板上时钟源所产生。
7.如权利要求4所述的数据传送方法，其特征在于，所述校正的输出时钟信号的频率与所述的精准时钟信号的频率均在所述的传送器的要求规格所定义的范围内。
8.如权利要求4所述的数据传送方法，其特征在于，预先确定的所述的频率差存储在存储单元内。
9.一种时钟产生装置包含：
时钟产生器，用于产生第一时钟信号；
存储单元，用于存储所述的第一时钟信号与第二时钟信号之间的频率差；以及
锁相回路电路，用于根据所述的第一时钟信号与所述的频率差产生输出时钟信号，
其中，所述的第二时钟信号是由所述时钟产生装置外的外部装置提供的，且所述的频率差是在所述的时钟产生装置出厂前于所述的时钟产生装置的生产或者测试过程中计算出的。
10.如权利要求9所述的时钟产生装置，其特征在于，所述的存储单元是存储固件的存储介质。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1718607P | 2007-12-28 | 2007-12-28 | |
| US61/017,186 | 2007-12-28 | ||
| CNA2008101893183A CN101471656A (zh) | 2007-12-28 | 2008-12-29 | 时钟产生装置及其方法以及数据传送方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2008101893183A Division CN101471656A (zh) | 2007-12-28 | 2008-12-29 | 时钟产生装置及其方法以及数据传送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103152033A true CN103152033A (zh) | 2013-06-12 |
| CN103152033B CN103152033B (zh) | 2016-01-06 |
Family
ID=40798442
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2008101893183A Pending CN101471656A (zh) | 2007-12-28 | 2008-12-29 | 时钟产生装置及其方法以及数据传送方法 |
| CN201310048001.9A Expired - Fee Related CN103152033B (zh) | 2007-12-28 | 2008-12-29 | 时钟产生装置及其方法以及数据传送方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2008101893183A Pending CN101471656A (zh) | 2007-12-28 | 2008-12-29 | 时钟产生装置及其方法以及数据传送方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8619938B2 (zh) |
| CN (2) | CN101471656A (zh) |
| TW (1) | TWI485987B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2008
- 2008-12-05 US US12/328,819 patent/US8619938B2/en active Active
- 2008-12-25 TW TW097150599A patent/TWI485987B/zh not_active IP Right Cessation
- 2008-12-29 CN CNA2008101893183A patent/CN101471656A/zh active Pending
- 2008-12-29 CN CN201310048001.9A patent/CN103152033B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US8619938B2 (en) | 2013-12-31 |
| TWI485987B (zh) | 2015-05-21 |
| CN103152033B (zh) | 2016-01-06 |
| TW200929875A (en) | 2009-07-01 |
| US20090168943A1 (en) | 2009-07-02 |
| CN101471656A (zh) | 2009-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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