CN1405842A - 硅半导体基板及其制备方法 - Google Patents

硅半导体基板及其制备方法 Download PDF

Info

Publication number
CN1405842A
CN1405842A CN02143181A CN02143181A CN1405842A CN 1405842 A CN1405842 A CN 1405842A CN 02143181 A CN02143181 A CN 02143181A CN 02143181 A CN02143181 A CN 02143181A CN 1405842 A CN1405842 A CN 1405842A
Authority
CN
China
Prior art keywords
less
semiconductor substrate
silicon
silicon semiconductor
cubic centimetre
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02143181A
Other languages
English (en)
Other versions
CN1191608C (zh
Inventor
立川昭义
碇敦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
Original Assignee
Wacker Siltronic AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wacker Siltronic AG filed Critical Wacker Siltronic AG
Publication of CN1405842A publication Critical patent/CN1405842A/zh
Application granted granted Critical
Publication of CN1191608C publication Critical patent/CN1191608C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C30B15/206—Controlling or regulating the thermal history of growing the ingot
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12493—Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12674—Ge- or Si-base component

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明提供一种由加热一衍生自切克劳斯基法或施加磁场的切克劳斯基法所生长硅单晶体的硅半导体基板所制成的硅半导体基板，其特征为：可下列满足关系式，其中Oi DZ代表氧沉淀物晶体缺陷的无暇疵区及COP DZ代表无大小不低于0.11微米空洞型缺陷且氧沉淀物晶体缺陷不低于每立方厘米5×108；本发明还提供一种用以制造上述硅半导体基板的方法，其特征为：(1)由通过切克劳斯基法或施加磁场的切克劳斯基法、利用含氮不低于5×1017个原子/立方厘米及不超过1.5×1019个原子/立方厘米的熔融硅所生长硅单晶体制造一硅半导体基板及(2)于一非氧化环境中、在最高最终温度不低于1150℃的情况下，将该硅半导体基板加热不低于1小时。[数学1](Oi DZ)－(COP DZ)≤10微米

Description

硅半导体基板及其制备方法
技术领域
本发明的内容是一硅半导体基板及其制造方法。更特别的是，本发明的内容是一空洞型产品硅半导体晶体(在其无瑕疵区正下方该硅半导体基板具有一高吸气层)及其制造方法。
背景技术
迄今为止，有关半导体基板(由依照切克劳斯基法通过提拉熔融硅所形成硅单晶体切割而成的硅晶片)吸气效果的改良已经公开(日本专利特开平6-252154)，该硅晶片的特征为：其镜面的表面层部分的填隙氧浓度不超过2×1017个原子/立方厘米，其距镜面表面不低于10微米深度上方的厚度形成一无瑕疵层，该无瑕疵层含有若干如密度不超过105颗/立方厘米氧沉淀物的小缺陷，其较无瑕疵层更深的区域拥有一具有密度不低于108颗/立方厘米小缺陷的内吸气层及其镜面的背面未拥有一外吸气层。
关于空洞型缺陷无瑕疵区的改良及吸气效果的改良，由依照切克劳斯基法、通过掺氮所生长硅单晶体棒切片面制得的硅单晶体晶片图案经公开(日本专利特开2000-211995)，该硅单晶体晶片的特征为：在吸气热处理的后成为制造一装置且其内小缺陷的密度在1×108至的2×1010颗/立方厘米范围内所实施热处理之后，该硅单晶体晶片的无瑕疵层深度在2至12微米的范围内。
前述发明并未作任何添加氮的建议且绝对未揭示任何有关空洞型缺陷的无瑕疵层。另一方面，后述发明亦未作任何建议有关氮浓度的最适化及通过控制空洞型晶体缺陷及氧沉淀物型缺陷距表面深度以达到上升的硅单晶体通过1100℃温度区的冷却速率(以下简称为“冷却速率”)。
具体地说，既有技术是通过延长退火操作时间及提高退火温度以达到空洞型晶体缺陷无暇疵区深度的增加。但此种方法的缺点是促使氧的向外扩散，进一步增加一氧沉淀物无瑕疵区的宽度，并溶解氧沉淀物，因而减低吸气效果。
发明内容
所以本发明的目的是提供一新颖硅半导体基板及其制造方法。
本发明的另一目的是提供一具有适当结构，以致拥有一高密度氧沉淀物缺陷而于空洞型晶体无瑕疵区正下方必然形成一吸气部位的硅半导体基板及其制造方法。
上述内容是通过下列(1)至(6)项完成者。
(1)一种由加热一衍生自切克劳斯基法或施加磁场的切克劳斯基法所生长硅单晶体的硅半导体基板所制成的硅半导体基板，其特征为；可满足关系式，
[数学4]
(Oi DZ)-(COP DZ)≤10微米
其中Oi DZ代表氧沉淀物晶体缺陷的无瑕疵区及COP DZ代表无大小不低于0.11微米空洞型缺陷且氧沉淀物晶体缺陷不低于每立方厘米5×108个。
(2)一种用以制造如第(1)项所述硅半导体基板的方法，其中该基板于距其表面不低于5微米深处具有一源自氮分离的局部浓化部分，该局部浓化部所显示的讯号强度不低于通过二次离子质量分析法(SIMS)所测定平均讯号强度的两倍高。
(3)一种用以制造如第(1)项硅半导体基板的方法，其特征为：于一非氧化环境中，将一氮浓度不低于5×1014个原子/立方厘米及不超过1×1016个原子/立方厘米的硅半导体基板加以热处理，随后使该基板于该基板中心距表面1微米深处获得一不超过7×1016个原子/立方厘米的氧浓度并具有一源自氮分离的局部浓化部分，该局部浓化部分于距其表面不低于5微米深处显示的讯号强度不低于通过二次离子质量分析法(SIMS)分析氮时所测定平均讯号强度的两倍高。
(4)一种用以制造如第(2)项硅半导体基板的方法，其特征为：①由通过切克劳斯基法或施加以磁场切克劳斯基法、利用含氮不低于5×1017个原子/立方厘米及不超过1.5×1019个原子/立方厘米的熔融硅所生长硅单晶体制造一硅半导体基板及②于一非氧化环境中、在最高最终温度不低于1150℃的情况下，将该硅半导体基板加热不低于1小时，使该基板于该基板中心距表面1微米深处获得，一不超过7×1016个原子/立方厘米的氧浓度且于距其表面不低于5微米深处具有一源自氮分离的局部浓化部分，该局部浓化部分显示的讯号强度不低于依照二次离子质量分析法(SIMS)通过分析氮所测定平均讯号强度的两倍高。
(5)一种用以制造如第(1)项硅半导体基板的方法，其特征为：①依照切克劳斯基法或施加磁场的切克劳斯基法，通过提拉含氮不低于5×1017个原子/立方厘米及不超过1.5×1019个原子/立方厘米的熔融硅以不低于5℃/分钟的冷却速率生长上升的融硅棒，在该冷却速率及该氮浓度的情况下所制得的硅半导体基板可满足关系式，
[数学5]
8620000((CR)-1.4×EXP(-3.3E-15×[N])≤100000nm3
该关系式代表最大空洞体积，其中N个原子/立方厘米代表热处理前硅基板内的氮浓度，CR℃/分钟代表融硅上升过程中的冷却速率；②于一非氧化环境中、在最高最终温度不低于1150℃的情况下，将该硅半导体基板加热不低于1小时。
(6)一种用以制造如第(1)项硅半导体品圆的方法，其特征为：①依照切克劳斯基法或施加磁场的切克劳斯基法，通过提拉含氮不低于1×1019个原子/立方厘米及不超过1.5×1019个原子/立方厘米的熔融硅以不低于1℃/分钟及低于5℃/分钟的冷却速率生长上升的融硅棒，在该冷却速率及该氮浓度的情况下所制得的硅半导体基板可满足关系式，
[数学6]
8620000×(CR)-1.4×EXP(-3.3E-15×[N])≤150000nm3
该关系式代表是大空洞体积，其中N个原子/立方厘米代表热处理前硅基板内的氮浓度，CR℃/分钟代表融硅上升过程中的冷却速率，及②于一非氧化环境中、在最高最终温度不低于1200℃的情况下，将该硅半导体基板加热不低于1小时。
具体实施方式
将通过切克劳斯基法(以下简称为“CZ法”)或施加磁场的切克劳斯基法(，Czochralski method以下简称为“施加磁场CZ法”)所生长硅单晶体依规定厚度切片制成本发明的硅半导体基板。
更明确一点，CZ法包括的步骤为：使种晶接触石英坩埚内多晶型硅原料融体，在坩埚不停转动的情况下提拉种晶以生长规定直径的硅单晶体。通过将氮化物预先置于石英坩埚内、将一氮化物注入熔融硅内或使坩埚内环境气体中含有氮，于提拉过程中将氮掺入晶体内。在此情况下，混入晶体的掺质数量可通过调节氮化物的量、氮氯的浓度、或注入时间的长短加以控制。施加磁场CZ法与CZ法相同，但不同的是：在施加磁场CZ法，该程序的过程中，石英坩埚内不断施加一磁场。如此，若是硅半导体基板，氮温度可容易地控制在5×1014至1×1016个原子/立方厘米，若是拉晶操作过程中的熔融硅，可容易地控制在5×1017至1.5×1019个原子/立方厘米。
再者，在以CZ法或施加磁场CZ法生长掺氮单晶体棒时，本发明以单晶体棒内所含氧浓度控制在6.5×1017至1×1018个原子/立方厘米范围内为佳。在生长硅单晶体棒的过程中，可利用以往一般所用的任何方法将氧浓度减至上述范围内的一个层次。通过减低坩埚转动频率、增加待导入气体的流速、降低环境压力及调节熔融硅的温度分布及其对流作用可容易地将氧浓度限制在上述范围内。
在以CZ法或施加磁场CZ法生长掺氮硅单晶体棒时，本发明以将生长中晶体通过1100℃温度区期间该晶体的冷却速率控制在1至15℃范国内为佳。举例言之，实际上，通过助于调节晶体的提拉速率以增加或减低晶体生长速率的方法，亦可达到制造晶体所需该等条件的实现。另外，于CZ法或施加磁场CZ法制造硅单晶组装置的腔室内装设一可以任意冷却速率冷却晶体的装置亦可达到该等条件的实现。为达成此冷却作用，亦可利用：一通过向晶体鼓吹却气以冷却该晶体的装置或一种方法，于融体表面上一固定位置配置一适于环绕该晶体的水冷式圆环。在此情况下，通过调节上述冷却方法及提拉晶体的速率可将冷却速率限制在上述范围内。
如以上所述，通过实施CZ法或施加磁场CZ法，可制得一硅单晶体棒，该硅单晶体棒是掺以预期浓度的氮、含有预期浓度的氧，及能以预期的冷却速率达成晶体的生长。依照普通方法，该硅晶体棒是用一切割装置(例如：内周切片器或钢丝锯)加以切片，之后通过一系列步骤(例如：削角成面、精研、蚀刻及研磨)将其以成硅单晶体晶片。自然，此处所以引用该等步骤纯是为了说明。采用其他不同步骤(例如：洗涤)亦属可能。该导步骤的程序亦可通过改变该导组成步骤的顺序或省去部分组成步骤以适合产品目的而加以适当修改。
于是，通过将如以上述所制硅单晶体晶片施以热处理，例如：后结吸气热处理及/或装置制造热处理，可制得满足下列关系式的硅半导体基板，
[数学7]
(Oi DZ)一(COP DZ)≤10微米
其中Oi DZ代表氧沉淀物晶体缺陷的无瑕疵区及COP DZ代表无不低于0.11微米大小的空洞型缺陷、且含有氧沉淀物晶体缺陷密度超过5×108颗/立方厘米(尤以在1×109至1×1010颗/立方厘米范围内者更佳)的区。顺便一提的是，此处所述Oi DZ(氧沉淀物的无瑕疵层)的值代表用表体微细缺陷(BMD)分析器(MO4)所测得无暇疵层(DZ)的深度。实施量测工作时是将试样通过一10％ND滤光器以测定密度为30％试样表体部分氧沉淀的缺陷密度处的深度并记载此深度以表明该氧沉淀物缺陷的无瑕疵层(Oi DZ)。
在[数学2]及[数学3]中，本发明将热处理前硅半导体基板最大空洞体积的上限加以界定。在若干营运中实验倒内，该等空洞体积亦可自OPP(红外线干涉法)的最大讯号强度计算出来。因就成本及时间观点而言，通过透射型电子显微镜实际测定空洞体积较为困难，在作评价时我们已将最大空洞体积与通过透射型电子显微镜发现晶片内OPP最大讯号强度间的关系加以阐明，希望针对由计算所得空洞体积与规定空洞体积是否实际相符的问题留待未来的确认。由通过透射型电子显微镜观察所作空洞体积的量测及OPP最大讯号强度的对应，已经确认：当冷却速率不低于1℃/分钟及低于3℃/分钟时，会其不低于3℃/分钟及低于5℃/分钟时及当其不低于5℃/分钟时，由OPP最大讯号强度计算空洞体积的公式改变而且依照氮浓度计算空洞体积的公式亦随的改变。结果经发现：当冷却速率不低于5℃/分钟及热处理前硅半导体基板的氮浓度低于5×1014个原子/立方厘米或当冷却速率不低于1℃/分钟及低于3℃/分钟时氮浓度低于2×1014个原子/立方厘米。
[数学8]
空洞体积(立方毫微米)＝110000×(OPP最大讯号强度)1.1
由该关系式可得
当冷却速率不低于5℃/分钟及热处理前硅半导体基板的氮浓度不低于5×1014个原子/立方厘米及不高于1×1016个原子，当冷却速率不低于3℃/分离及低于5℃/分钟及热处理前硅半导体基板的氮浓度不低于2×1014及低于2×1015个原子/立方厘米，或当冷却速率不低于1℃/分钟及低于3℃/分钟时及热处理前硅半导体基板的氮浓度不低于2×1014及低于1×1015个原子/立方厘米。
[数学9]
空洞体积(立方毫微米)＝20000×(OPP最大讯号强度)1.6
由该关系式可得
当冷却速率不低于1℃/分钟及低于3℃/分钟及热处理前硅半导体基板的氮浓度不低于1×1015个原子/立方厘米或当冷却速率不低于3℃/分钟及低于5℃/分钟及热处理前硅半导体基板的氮浓度不低于2×1015及不高于1×1016个原子/立方厘米。
[数学10]
空洞体积(立方毫微米)＝110×(OPP最大讯号强度)3.6
由该关系式可得
通过利用该关系式，则可能：发现因添加氮时，硅半导体基板内空洞型缺陷的最大尺寸及确认所制热处理前硅半导体基板是经控制在本发明所界定空洞型缺陷尺寸。
在实际加工的实施例中，由OPP最大讯号强度所计算的待试晶片最大空洞体积几乎等于将实际加工实施例内所报告的冷却速率及氮浓度应用于关系式[数学2]及[数学3]所计算者且经发现其数值分别不超过[数学2]及[数学3]所界定的100000立方亳微米及150000立方毫微米。在该等控制中，经发现：最大空洞体积较前述数值的空洞体积大。由该等实际加工实施例及控制证明：满足权利要求第1项内关系式[数学1]的硅半导体基板制造工作所需的冷却速率及氮浓度是在本
发明的范围内。
再者，在本发明的硅半导体基板内，分离氮所形成的氧沉淀物缺陷大小以致无法以BMD分析器量测。所以，为正确地获致表面的无暇疵层，于距表面不低于5微米深处，该基板最好具有一源自氮分离的局部浓化部分，该局部浓化部分所显示的讯号强度不低于通过二次离子质量分析法(SIMS)分析氮时所测定平均讯号强度的两倍高。
进一步优选本发明的硅半导体基板最好：(1)具有一氮浓度在5×1016个原子/立方厘米及(2)该硅半导体基板于一非氧化环境内(例如：由一种气体或两种或更多种气体所组成的混合物所形成的环境，该等气体是选自包括氢、氮、氟及氦的族群)实施热处理之后，在该基板中心距表面1微米深处获得一氧浓度不超过7×1016个原子/立方厘米及(基于上述理由)于距表面不低于5微米深处具有一源自氮分离的局部浓化部分，该局部浓化部分所显示的讯号强度不低于通过二次离子质量分析法(SIMS)分析氮时所测定平均讯号强度的两倍高。此处将氮浓度的上限定在1×1016个原子/立方厘米乃为避免在提拉过程中，若氮浓度超过1×1016个原子/立方厘米，该硅单晶体棒可能强迫呈现多晶型组织。
因此，本发明的特征为：可形成一氧沉淀物型缺陷，以使得同时通过连续控制空洞型晶体缺陷无瑕疵区的深度而于该区的正下方形成一吸气部位(该部位是一装置的有源层)及尤其其特征为：可影响该控制
以满足下列关系式
[数学11]
BMD密度≥5×108/立方厘米及
(Oi DZ)-(COP DZ)≤10微米。
具有上述固态特性的硅半导体基板，其制造方法最好是：(1)由通过切克劳斯基法或施加磁场的切克劳斯基法、利用含氮浓度在5×1017至1.5×1019个原子/立方厘米范围内(当提拉锭的操作过程中的冷却速率为不低于5℃/分钟时)或在1×1018至1.5×1019个原子/立方厘米范围内(当冷却速率不低于1℃/分钟及低于5℃/分钟时)的熔融硅所生长硅单晶体制得一硅半导体基板及(2)于上述非氧化环境中、在最高最终温度超过1150℃(尤以在1200℃至1250℃范围内更佳)的情况下实施热处理不低于1小时。
为能达成更正确地获得本发明预期硅半导体基板的目的，于一非氧化环境中、在最高最终温度超过1150℃的情况下，将一硅半导体基板施以热处理不低于1小时，及在1200至1250℃范围内以不低于0.5小时为佳(尤以历时1至2小时更佳)，该硅半导体基板是由一硅单晶体制得，该硅单晶体的生长是通过：(1)提拉含氮浓度为5×1017个/立方厘米至1.5×1019个原子/立方厘米的熔融硅，(2)以超过5℃/分钟(尤以在5至15℃/分钟范围内更佳)的速率冷却融硅圆柱体(当提拉中融硅圆柱体通过一1100℃温度区时)及(3)在该冷却速率及该氮浓度的条件下制得一硅半导体基板，该硅半导体基板可满足下列关系式，
[数学12]
8620000×(CR)-1.4×EXP(-3.3E-15×[N])≤100000nm3
该关系式代表最大空洞体积，其中N个原子/立方厘米代表热处理前硅基板内的氮浓度，CR℃/分钟代表上升中融硅圆柱体通过1100℃温度区时的冷却速率。
当冷却速率降至低于5℃/分钟的层次时，空洞型缺陷增大。为缩小该空洞需要大量氮。再者，为通过热处理作用以产生扩散作用的目的，内壁氧化物薄膜较冷却速率慢时厚，所以热处理温度最好尽可能高。为达成有效及正确制得本发明权利要求第1项所述硅半导体基板的目的，于一非氧化环境中，在最高最终温度超过1200℃(但以在1200至1250℃范围内为佳)将一硅半导体基板施以热处理不低于1小时(尤以历时1至2小时更佳)。该硅半导体基板由一硅单晶体制得，骇硅单晶体的生长是通过：(1)提拉含氮浓度1×1018个/立方厘米至1.5×1019个原子/立方厘米的熔融硅，(2)以超过1℃/分钟及不到5℃/分钟(尤以在3至5℃/分钟范围内更佳)的速率冷却融硅圆柱体(当提拉中融硅圆柱体通过一1100℃温度区时)及(3)在该冷却速率及该氮浓度的条件下制得一硅半导体基板，该硅半导体基板可满足下列关系式，
[数学13]
8620000×(CR)-1.4×EXP(-3.3E-15×[N])≤150000nm3
该关系式代表最大空洞体积：其中N个原子/立方厘米代表热处理前硅基板内的氮浓度，CR℃/分钟代表上升中融硅圆柱体通过1100℃温度区时的冷却速率。
若基板中心距表面1微米深处的氧浓度不超过7×1016个/立方厘米，依照本发明制造方法制造的硅半导体基板获得一COP DZ不低于5微米，对杂质吸气作用的容量特佳，且满足[数学1]的关系式。
实施例
现在，该参考所列举的工作实施例及比较例，将本发明作更详细说明如下。应注意的是，本发明的范围并非局限于该等实施例。
在氮浓度、氧浓度、平均种晶升降速率及冷却速率不同的情况，依照CZ法，由装入用以提拉直径6英寸晶棒的18英寸石英坩埚内，装得入用以提拉直径8英寸晶棒的22英寸石英坩埚内的多晶型硅原料，制得直径6英寸及8英寸、定向为<100>、比电阻在8.5至11.5欧姆×厘米范围内的P型硅单晶体棒。
通过使原料预先混以具有规定量氮化硅薄膜的硅晶片可控制所用的掺氮量。通过调节提拉熔融硅操作过程中坩埚的转动速率可控制氧浓度。通过改变抽扯单晶体棒的速率及改变晶体的生长速率可控制冷却速率。测试所制硅单晶体棒的性能。测试结果如表1所示。
[表1]
  锭    熔融硅内氮浓度(个原子/立方厘米)   冷却速率(℃/分钟)    氧浓度(个原子/立方厘米) 平均种晶升降速率(SL，毫米/分钟)  晶片直径(英寸)
 A     5×1017     11    8.5-9.5×1017      2.2     6
 B     5×1017     11    7.5-8.5×1017      2.2     6
 C     5×1017     7    8.5-9.5×1017      1.6     6
 D     5×1017     7    8.5-9.5×1017      1.6     6
 E     1.5×1018     11    8.0-9.0×1017      2.2     6
 F     1.5×1018     7    8.0-9.0×1017      1.6     6
 G     0     11    8.5-9.5×1017      2.2     6
 H     0     7    8.5-9.5×1017      1.6     6
 I     1.2×1017     11    8.0-9.0×1017      2.2     6
 J     1.2×1017     2.5    7.0-8.0×1017      1.6     6
 K     1.0×1018     4.5    7.5-8.5×1017      1.4     8
 L     1.0×1018     2.5    7.0-8.0×1017      1.1     8
 M     0     4.5    8.5-9.5×1017      1.4     8
 N     0     2.5    8.5-9.5×1017      1.1     8
 O     5×1017     4.5    7.5-8.5×1017      1.4     8
 P     5×1017     2.5    7.0-8.0×1017      1.1     8
除掺氮量、氧浓度及冷却速率外，在几乎相同的情况下，用钢丝锯将知以上所述制得的单晶体切片成为晶片，再施以削角成面、精研、蚀刻及镜面研磨等加工步骤，可制备许多不同批的硅单晶体镜面晶片。
将如以上所述制得的单晶体晶片施以吸气热处理。在此情况下，通过加热一硅单晶体晶片以实施吸气热处理的方式是：于由20％体积比氢及80％体积比氢组成的环境中，在800至1000℃温度范围内，温度增加速率8℃/分钟；在1000至1100℃温度范围内，温度增加速率4℃/分钟；在1100至1150℃温度范围内，温度增加速率1℃/分钟；在1150至1200℃温度范围内，温度增加速率1℃/分钟：若最高最终温度为1150℃，使其静置4至8小时；若该温度为1200℃，则静置30分钟至2小时。于静置之后，将该晶片循序加以冷却：在1200至1150℃温度范围内，温度降低速率1℃/分钟，在1150至1100℃温度范围内，温度降低速率1℃/分钟；及在1100至800℃范围内，温度降低速率4℃/分钟。即使氩及氢的％体积比有所改变，甚至在一极端案例中，使用氢100％体积比或氢100％体积比，该热处理作用所用的非氧化环境的效果仍保持不变。
随后，就无瑕疵层的深度将所制硅单晶体晶片加以评价。为实施该无瑕疵层深度的评价，首先需将该等晶片的表面再加以研磨，以使得制备晶片时将其表层移除不同的量。之后，用SC-1混合液[该混合液包括：氨水(NH4OH)、过氧化氢水溶液，及超纯水，其比例为1∶1∶20]、在约80℃温度下清洗该等晶片1小时以观察细小的结晶起因微粒。有关深度的评价是利用KLA/Tencor公司所制SPI微粒测试器检查晶片表面并点数表面上的结晶起因微粒(COP)。用SC-1混合液重复清洗高达10次，由清洗10次后发现的数目减去清洗前发现的数目，并用以SC-1混合液蚀刻所移除的体积除所增加的数目，以求得COP体积密度。实施再研磨作用所移除的表面层可达1、3、5、7或12微米的不同深处。
无瑕疵层的深度，是通过对已经以如上述同样方式实施再研磨作用、移除不同量表层的某一晶片，就氧化物薄膜耐压品质所作评价，而另外加以测定者。氧化物薄膜耐压品质的评价方法是：测定零时介质击穿(TZDB)的C模式合格率，更明白一点，制备一掺磷多硅电极(其氧化物薄膜的厚度为25毫微米，电极面积为20平方毫米)，利用一控制电流100毫安培/平方厘米，将显示介电崩溃电场不低于11毫伏/厘米的试样列为合格品，并求得受测晶片表面内所有电极的效率百分率。
为研究氧沉淀物晶体缺陷密度及Oi DZ，将本发明产品硅单晶体晶片施以类似实施于电子装置者的热处理。该热处理作用的实施方式是：于氮气环境中，在800℃温度下施以热处理4小时，随后在1000℃温度下施以氧化热处理16小时。
将已经提拉及镜面研磨及未曾施以热处理的硅单晶体晶片加以检查，以使得自所发生的内细小缺陷选出最大讯号强度者并量测其尺寸。内细小缺陷密度是用光沉淀物描绘器(OPP)法测定。该OPP法利用诺玛斯基型示差干涉显微镜原理。首先，用一极化棱镜将发自一光源的激光束分成两个包含相位差90°、垂直相交的直线型极化光束，并自镜面侧将该等光束注射至该晶片内。此时，光束之一，与一缺陷相交，产生一相位移，形成与另一光束的相位差。在该等光束穿过该晶片的背面之后，用一极化分析器侦测相位差而侦察出该缺陷。
如以上所述所得的测定结果如[表2]至[表6]所示。有关无瑕疵层深度的评价，用上述的SC-1混合液重复清洗，可实施以COP数目表示的评价。凡可满足晶片面内COP体积密度不超过2×105颗/立方厘米条件的深度及用氧化物薄膜耐压差测定的效率百分率不低于90％者是评定为表示一无暇疵层。
此处，[表2]及[表3]的数据是关于本发明产品直径6英寸的工作实例者。该等实例与满足权利要求第1及2项及符合权利要求第3、4及5项所述生产条件的硅半导体基板有关。亦即，该等硅半导体基板可满足下列诸条件：冷却速率不低于5℃/分钟，氮浓度不低于5×1014个原子/立方厘米，热处理作用低于一非氧化环境内，在不低于1150℃温度下实施不低于1小时，及如由SIMS所量测者，经热处理之后，于距表面层1微米深处的氧浓度不超过7×1017个原子/立方厘米。
本实施例所用退火情况1200℃×0小时可满足本发明制造的需求：温度不低于1150℃及持续时间不低于1小时，盖因于1150℃及1200℃温度之间增加及减低温度的持续时间总计为100分钟(在此温度范围内温度增加及减低速率为1℃/分钟)。
表内所示计算得来的空洞体积是某一硅半导体基板热处理前的最火空洞体积，该空洞体积是由相关工作实例所示冷却速率及氮浓度依照[数学2]关系式左边部分的计算式计算出来。该等表内所示OPP计算的空洞体积是依照关系式[数学8]、[数学9]及[数学10]、利用由OPP量测所得最大讯号强度所计算的数值。该空洞体积，类似于通过上述关系式[数学2]左边部分的计算式计算的最大空洞体积(该等表内所示的计算空洞体积)可满足由关系式[数学2]左边部分所显示不超过100000立方毫微米的最大容许空洞体积。该事实确认：依照OPP的评价所得热处理前硅半导体基板是在本发明所界定的范围内。顺便一提的是，由OPP量测值计算的最大讯号强度仅可于所用以量测的装置上的量测数位化值。因此，由OPP最大讯号强度计算的空洞体积并不与由关系式[数学2]所求得的空洞体积完全吻合。
[表4]的数据与比较例(该比较例不能满足本发明直径6英寸硅半导体基板的要求)的产品有关。主要由于该等产品的氮浓度偏离本发明的范围，权利要求第3至5项载明对产品的要求，(Oi DZ)-(COP DZ)≤10微米的关系，由于权利要求第1项所述的氧沉淀物晶体缺陷并不始终满足该条件(此等缺陷的数目不多于5×106个原子/立方厘米)。
再者，[表5]的数据是关于本发明权利要求第6项产品直径8英寸的工作实例者。该等实例与满足权利要求第1项所述生产条件的硅半导体基板有关。亦即，该等硅半导体基板可满足下列诸条件：冷却速率不低于1℃/分钟及低于5℃/分钟，氮浓度不低于1×1015个原子/立方厘米，热处理作用是于一非氧化环境内，在不低于1200℃温度下实施不低于1小时，及如由SIMS所量测者，经热处理之后，于距表面层1微米深处的氧浓度不超过7×1017个原子/立方厘米。
[表5]所示计算得来的空洞体积是某一硅半导体基板热处理前的最大空洞体积，该空洞体积是由相关工作实例所示冷却速率及氮浓度依照[数学3]关系式左边部分的计算式计算出来。该等表内所示OPP计算的空洞体积是依照关系式[数学8]至[数学10]、利用由OPP量测所得最大讯号强度所计算的数值。该空洞体积可满足由关系式[数学3]左边部分所显示不超过150000立方毫微米的最大容许空洞体积。
[表6]的数据与比较例的产品有关，该产品并不满足本发明权利要求第6项引述的主要为直径8英寸硅半导体基板的要求。主要由于该等产品的氮浓度偏离权利要求第6项引述生产条件的范围，该等产品并不满足下述关系：(Oi DZ)-(COP DZ)≤10微米，亦不满足权利要求第1项的下述要求：氧沉淀物晶体瑕疵数目不低于5×108个原子/立方厘米。
表2
锭  [N]1014   [Oi]107   冷却速率(℃/分钟)    OPP强度(伏特)   计算得来的空洞体积(立方毫微米)   OPP计算得来的空洞表面积(毫微米)   退火情况(℃×小时)   1微米深处[Oi]1016   COP DZ(微米)   Oi DZ(微米)   OiDZ-COP DZ(微米)    BMD密度108 氮尖端深度(微米)
  A     5.0     9.4     11     1.995     58000     60000   1150×4     3.5     10     17.3     7.3 ＞1×109     8
  A     9.4     8.5     11     0.794     135000     14000   1150×4     3.2     10     17.3     7.3 ＞1×109     8
  A     9.5     8.6     11     0.794     13000     14000   1150×2     4.5     7     13.4     5.4 ＞1×109     5
  A     11     8.5     11     0.631     8000     9600   1200×0     6.4     7     11.3     6.3 ＞1×109     5
  A     11     8.5     11     0.631     8000     9600   1200×1     4.5     12.5     19.8     7.3 ＞1×109     13.4
  B     5.1     8.4     11     1.995     56000     60000   1150×4     3.2     10     17.3     7.3 ＞1×109     8
  B     5.9     7.5     11     1.585     43000     42000   1150×4     2.8     10     17.3     7.3 ＞1×109     8
  B     6.3     7.6     11     1.558     38000     42000   1150×2     4.0     7     13.4     5.4 ＞1×109     5
  B     6.0     7.5     11     1.558     41000     42000   1200×0     5.6     7     13.4     5.4 ＞1×109     5
  B     6.1     7.5     11     1.558     40000     42000   1200×1     4.0     12.5     19.8     7.3 ＞1×109     13.4
  C     6.5     9.3     7     1.995     66000     60000   1150×4     3.4     10     17.3     7.3 ＞1×109     8
  C    11.7     8.6     7     0.794     12000     14000   1150×4     3.2     10     17.3     7.3 ＞1×109     8
  C    11.5     8.6     7     0.794     13000     14000   1150×2     4.5     7     13.4     5.4 ＞1×109     5
  C    11.7     8.6     7     0.794     12000     14000   1200×0     6.4     7     11.3     6.3 ＞1×109     5
  C    11.6     8.6     7     0.794     12300     14000   1200×1     4.5     12.5     19.8     7.3 ＞1×109     13.4
  D     6.5     8.4     7     1.995     66000     60000   1150×4     3.0     10     7.3     7.3 ＞1×109     8
表3
锭   [N]1014   [Oi]107   冷却速率(℃/分钟)     OPP强度(伏特) 计算得来的空洞体积(立方毫微米)   OPP计算得来的空洞表面积(毫微米)   退火情况(℃×小时)   1微米深处[Oi]1016   COP DZ(微米)    Oi DZ(微米)   Oi DZ-COP DZ(微米)     BMD密度108 氮尖端深度(微米)
  D     11.7     7.5     7     0.794     12000     14000   1150×4     2.8     10    17.3     7.3 ＞1×109     8
  D     11.8     7.5     7     0.794     11500     14000   1150×2     3.9     7    13.4     5.4 ＞1×109     5
  D     11.8     7.5     7     0.794     11500     14000   1200×0     5.6     7    11.3     6.3 ＞1×109     5
  D     11.7     7.6     7     0.794     12000     14000   1200×1     4.0     12.5    19.8     7.3 ＞1×109     13.4
  E     15.1     8.7     11     0.398     2000     4600   1150×4     3.2     10    17.3     7.3 ＞1×109     8
  E     20     8.1     11     1.0     400     3200   1150×4     3.0     10    17.3     7.3 ＞1×109     8
  E     19.9     8.1     11     1.0     400     3200   1150×2     4.2     7    13.4     5.4 ＞1×109     5
  E     19.8     8.1     11     1.0     400     3200   1200×0     6.0     7    11.3     6.3 ＞1×109     5
  E     19.8     8.1     11     1.0     400     3200   1200×1     4.2     12.5    19.8     7.3 ＞1×109     13.4
  F     15.6     8.5     7     0.501     3300     6600   1150×4     3.1     10    17.3     7.3 ＞1×109     8
  F     20     8.1     7     0.794     800     6600   1150×4     3.0     10    17.3     7.3 ＞1×109     8
  F     19.9     8.1     7     0.794     800     4600   1150×2     4.2     7    13.4     5.4 ＞1×109     5
  F     19.8     8.1     7     0.794     800     4600   1200×0     6.0     7    11.3     6.3 ＞1×109     5
  F     19.8     8.1     7     0.794     800     4600   1200×1     4.2     12.5    19.8     7.3 ＞1×109     13.4
表4
   锭  [N]1014  [Oi]107   冷却速率(℃/分钟)    OPP强度(伏特) 计算得来的空洞体积(立方毫微米)   OPP计算得来的空洞表面积(毫微米)   退火情况(℃×小时)   1微米深处[Oi]1016   COPDZ(微米)   Oi DZ(微米)   Oi DZ-COP DZ(微米)     BMD密度108  氮尖端深度(微米)
  G     0     9.5     11     2.51     274000     511000   1150×4     3.5     3     17.3     14.3 ＞1×109     无
  G     0     8.5     11     2.51     274000     511000   1150×4     3.2     3     17.3     14.3   4×109     无
  G     0     9.1     11     2.51     274000     511000   1200×1     4.8     5     17.3     12.3   8×109     无
  H     0     9.5     7     3.16     524000     658000   1150×4     3.5     3     17.3     14.3   9×109     无
  H     0     8.5     7     3.16     524000     658000   1150×4     3.2     3     17.3     14.3   5×109     无
  H     0     8.8     7     3.16     524000     658000   1200×1     4.6     5     17.3     12.3   3×109     无
  I     1.1     8.6     11     1.26     190000     239000   1150×4     3.2     5     17.3     12.3 ＞1×109      7
  I     1.5     8.4     11     0.63     167000     112000   1150×4     3.2     5     17.3     12.3 ＞1×109      7
  J     1.1     8.5     7     1.585     330000     308000   1150×4     3.2     5     17.3     12.3 ＞1×109      7
  J     1.5     8.5     7     0.794     280000     239000   1150×4     3.2     5     17.3     12.3 ＞1×109      7
表5
  锭 [N]1014  [Oi]107   冷却速率(℃/分钟)     OPP强度(伏特) 计算得来的空洞体积(立方毫微米)   OPP计算得来的空洞表面积(毫微米)   退火情况(℃×小时)   1微米深处[Oi]1016 COP DZ(微米)  Oi DZ(微米)   Oi DZ-COP DZ(微米)    BMD密度108  氮尖端深度(微米)
  K     12     8.3     4.5     1.259     29000     29000   1200×1     4.3     8   17.3     9.3 ＞1×109     13.4
  K     26     7.9     4.5     1.585     240     560   1200×1     4.2     8   17.3     9.3 ＞1×109     13.4
  K     36     7.6     4.5     1.259     10     250   1200×1     4.0     8   17.3     9.3 ＞1×109     13.4
  K     26     7.9     4.5     1.585     240     560   1200×0     5.9     4   17.3     7.3 ＞1×109     5
  L     12     7.9     2.5     6.31     115000     8300   1200×1     4.1     8   17.3     9.3 ＞1×109     13.4
  L     26     7.4     2.5     6.31     950     1300   1200×1     3.9     8   17.3     9.3 ＞1×109     13.4
  L     36     7.1     2.5     1.585     50     600   1200×1     3.8     8   17.3     9.3 ＞1×109     13.4
  L     26     7.4     2.5     6.31     1300     1300   1200×0     5.5     4   17.3     7.3 ＞1×109     5
表6
锭  [N]1014   [Oi]107   冷却速率(℃/分钟)    OPP强度(伏特) 计算得来的空洞体积(立方毫微米)   OPP计算得来的空洞表面积(毫微米)   退火情况(℃×小时)   1微米深处[Oi]1016   COP DZ(微米)   Oi DZ(微米)   Oi DZ-COP DZ(微米)     BMD密度108 氮尖端深度(微米)
M     0     9.5     4.5     7.94     990000     1040000   1200×1     5.0     3   17.3   14.3   5×108     无
M     0     8.6     4.5     7.94     990000     1040000   1200×1     4.6     3   17.3   14.3   3×108     无
N     0     9.4     2.5     12.6     2310000     1720000   1200×1     4.9     3   17.3   14.3   3×108     无
N     0     8.6     2.5     12.6     2310000     1720000   1200×1     4.5     3   17.3   14.3   1×108     无
O     4.6     8.0     4.5     3.98     227000     177000   1200×1     4.2     5   17.3   12.3   8×108     13.4
O     8.9     7.6     4.5     1.995     47000     59000   1200×1     4.0     5   17.3   12.3   4×108     13.4
P     4.6     8.0     2.5     6.31     580000     371000   1200×1     4.2     5   17.3   12.3   6×108     13.4
P     8.9     7.6     2.5     3.98     138000     177000   1200×1     4.0     5   17.3   12.3   2×108     13.4
如以上所述，本发明的硅半导体基板可控制空洞型晶体缺陷无瑕疵区的深度、氧沉淀物型缺陷密度、缺陷发生的深度，以要求具有氧沉淀物缺陷的构造设定在空洞型缺陷无瑕疵区正下方高密度中形成一吸气部位。该项技术以下述方式实施：于热处理前控制硅半导体基板内氧的浓度，使冷却速率维持在本发明界定的范围内。

Claims (6)

1、一种由加热一衍生自切克劳斯基法或施加磁场的切克劳斯基法所生长硅单晶体的硅半导体基板所制成的硅半导体基板，其特征为：可满足关系式，
[数学1]
(Oi DZ)-(COP DZ)≤10微米
其中0i DZ代表氧沉淀物晶体缺陷的无瑕疵区及COP DZ代表无大小不低于0.11微米空洞型缺陷且氧沉淀物晶体缺陷不低于每立方厘米5×108个。
2、如权利要求1所述的硅半导体基板，其中该基板于距其表面不低于5微米深处具有一源自氮分离的局部浓化部分，该局部浓化合分所显示的讯号强度不低于通过二次离子质量分析法(SIMS)所测定平均讯号强度的两倍高。
3、一种用以制造如权利要求1所述的硅半导体基板的方法，其将征为：于一非氧化环境中，将一氮浓度不低于5×1014个原子/立方厘米及不超过1×1016个原子/立方厘米的硅半导体基板加以热处理，随后使该基板于该基板中心距表面1微米深处获得一不超过7×1016个原子/立方厘米的氧浓度并具有一源自氮分离的局部浓化部分，该局部浓化部分于距其表面不低于5微米深处显示的讯号强度不低于通过二次离子质量分析法(SIMS)分析氮时所测定平均讯号强度的两倍高。
4、一种用以制造如权利要求1所述的硅半导体基板的方法，其特征为：(1)由通过切克劳斯基法或施加磁场的切克劳斯基法、利用含氮不低于5×1017个原子/立方厘米及不超过1.5×1019个原子/立方厘米的熔融硅所生长的硅单晶体制造一硅半导体基板及(2)于一非氧化环境中，在最高最终温度不低于1150℃的情况下，将该硅半导体基板加热不低于1小时，使该基板于该基板中心距表面1微米深处获得一不超过7×1016个原子/立方厘米的氧浓度且于距其表面不低于5微米深处具有一源自氮分离的局部浓化部分，该局部浓化合分显示的讯号强度不低于依照二次离子质量分析法(SIMS)通过分析氮所测定平均信号强度的两倍高。
5、一种用以制造如权利要求1所述的硅半导体基板的方法，其特征为：(1)由提拉含氮不低于5×1017个原子/立方厘米及不超过1.5×1017个原子/立方厘米的熔融硅所生长硅单晶体制造一硅半导体基板，且当被提拉的熔融硅圆柱体通过1100℃温度区时，以不低于5℃/分钟的速率冷却该熔融硅圆柱体，在该冷却速率及该氮浓度的情况下所制得的硅半导体基板可满足下列关系式，
[数学2]
8620000×(CR)-1.4×EXP(-3.3E-15×[N])≤100000nm3
该关系式代表一空洞型缺陷的最大空洞体积，其中N个原子/立方厘米代表热处理前硅基板内的氮浓度，CR℃/分钟代表上升的熔融硅圆柱体通过1100℃温度区时的冷却速率；(2)并于一非氧化环境中、在最高最终温度不低于1150℃的情况下，将该硅半导体基板加热不低于1小时。
6、一种用以制造如权利要求1所述的硅半导体基板的方法，其特征为：(1)由提拉含氮不低于1×1018个原子/立方厘米及不超过1.5×1019个原子/立方厘米的熔融硅所生长硅单晶体制造一硅半导体基板，且当被提拉的熔融硅圆柱体通过1100℃温度区时，以不低于1℃/分钟及低于5℃/分钟的速率冷却该熔融硅圆柱体，在该冷却速率及该氮浓度的情况下所制得的硅半导体基板可满足下列关系式，
[数学3]
8620000×(CR)-1.4×EXP(-3.3E-15×[N])≤150000nm3
该关系式代表一空洞型缺陷的最大空洞体积，其中N个原子/立方厘米代表热处理前硅基板内的氮浓度，CR℃/分钟代表上升中熔融硅圆柱体通过1100℃温度区时的冷却速率；(2)并于一非氧化环境中、在最高最终温度不低于1200℃的情况下，将该硅半导体基板加热不低于1小时。
CNB021431817A 2001-09-14 2002-09-16 硅半导体基板及其制备方法 Expired - Lifetime CN1191608C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001280459A JP4567251B2 (ja) 2001-09-14 2001-09-14 シリコン半導体基板およびその製造方法
JP280459/2001 2001-09-14

Publications (2)

Publication Number Publication Date
CN1405842A true CN1405842A (zh) 2003-03-26
CN1191608C CN1191608C (zh) 2005-03-02

Family

ID=19104454

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021431817A Expired - Lifetime CN1191608C (zh) 2001-09-14 2002-09-16 硅半导体基板及其制备方法

Country Status (7)

Country Link
US (1) US7208043B2 (zh)
EP (1) EP1293592B1 (zh)
JP (1) JP4567251B2 (zh)
KR (1) KR100566824B1 (zh)
CN (1) CN1191608C (zh)
DE (1) DE60205316T2 (zh)
TW (1) TWI284685B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103392223A (zh) * 2011-02-24 2013-11-13 信越半导体股份有限公司 硅基板的制造方法及硅基板
CN105297140A (zh) * 2015-09-10 2016-02-03 上海超硅半导体有限公司 硅片及退火处理方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10205084B4 (de) * 2002-02-07 2008-10-16 Siltronic Ag Verfahren zur thermischen Behandlung einer Siliciumscheibe sowie dadurch hergestellte Siliciumscheibe
CN100397595C (zh) * 2003-02-14 2008-06-25 三菱住友硅晶株式会社 硅片的制造方法
JP4579159B2 (ja) * 2003-05-30 2010-11-10 株式会社ヤスフクセラミックス 高周波用磁器組成物とその製造方法、および平面型高周波回路
US20070034251A1 (en) * 2003-07-25 2007-02-15 Ge Energy (Usa) Llc Semiconductor elements having zones of reduced oxygen
DE10336271B4 (de) * 2003-08-07 2008-02-07 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
KR100539275B1 (ko) * 2004-07-12 2005-12-27 삼성전자주식회사 반도체 장치의 제조 방법
JP5188673B2 (ja) * 2005-06-09 2013-04-24 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコンウェーハ及びその製造方法
JP2007022864A (ja) * 2005-07-19 2007-02-01 Sumco Corp シリコン単結晶の製造方法
JP4760729B2 (ja) * 2006-02-21 2011-08-31 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコン単結晶ウェーハ及びｉｇｂｔ用のシリコン単結晶ウェーハの製造方法
WO2009148779A2 (en) 2008-05-29 2009-12-10 The Board Of Trustees Of The University Of Illinois Heavily doped metal oxides and methods for making the same
EP2309038B1 (en) * 2009-10-08 2013-01-02 Siltronic AG production method of an epitaxial wafer
EP3175021A1 (en) 2014-07-31 2017-06-07 Sunedison Semiconductor Limited Nitrogen doped and vacancy dominated silicon ingot and thermally treated wafer formed therefrom having radially uniformly distributed oxygen precipitation density and size

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1242014B (it) * 1990-11-15 1994-02-02 Memc Electronic Materials Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici.
JPH0684925A (ja) 1992-07-17 1994-03-25 Toshiba Corp 半導体基板およびその処理方法
EP0603780B1 (en) * 1992-12-21 1998-04-29 Nippon Steel Corporation Method of growing compound semiconductor on silicon wafer
JP3080501B2 (ja) * 1993-03-01 2000-08-28 東芝セラミックス株式会社 シリコンウェーハの製造方法
US5833749A (en) * 1995-01-19 1998-11-10 Nippon Steel Corporation Compound semiconductor substrate and process of producing same
EP0733726A3 (en) * 1995-03-24 1997-05-02 Koji Izunome Growing silicon single crystal with a uniform distribution of doping in the longitudinal or radial direction
JP2687103B2 (ja) * 1995-03-24 1997-12-08 科学技術振興事業団 温度分布を制御したＳｉ単結晶育成方法
JP2760957B2 (ja) * 1995-03-24 1998-06-04 科学技術振興事業団 融液中の対流場を制御した単結晶育成方法
DE19637182A1 (de) 1996-09-12 1998-03-19 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte
US6485807B1 (en) * 1997-02-13 2002-11-26 Samsung Electronics Co., Ltd. Silicon wafers having controlled distribution of defects, and methods of preparing the same
TW494146B (en) * 1997-04-09 2002-07-11 Memc Electronic Materials Spa Process for growing a single crystal silicon ingot
JPH1160379A (ja) * 1997-06-10 1999-03-02 Nippon Steel Corp 無転位シリコン単結晶の製造方法
JP3919308B2 (ja) * 1997-10-17 2007-05-23 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法ならびにこの方法で製造されたシリコン単結晶およびシリコンウエーハ
KR100565438B1 (ko) * 1998-02-02 2006-03-30 신닛뽄세이테쯔 카부시키카이샤 Soi기판 및 그의 제조방법
TW589415B (en) * 1998-03-09 2004-06-01 Shinetsu Handotai Kk Method for producing silicon single crystal wafer and silicon single crystal wafer
JP4084902B2 (ja) * 1998-05-01 2008-04-30 シルトロニック・ジャパン株式会社 シリコン半導体基板及びその製造方法
US6548886B1 (en) * 1998-05-01 2003-04-15 Wacker Nsce Corporation Silicon semiconductor wafer and method for producing the same
DE19823962A1 (de) * 1998-05-28 1999-12-02 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Einkristalls
JPH11349393A (ja) * 1998-06-03 1999-12-21 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
KR20010031444A (ko) * 1998-08-31 2001-04-16 와다 다다시 실리콘 단결정 웨이퍼의 제조방법 및 실리콘 단결정 웨이퍼
DE69913731T2 (de) * 1998-10-14 2004-10-14 Memc Electronic Materials, Inc. Im wesentlichen defektfreie epitaktische siliziumscheiben
JP2000256092A (ja) * 1999-03-04 2000-09-19 Shin Etsu Handotai Co Ltd シリコンウエーハ
DE19925044B4 (de) * 1999-05-28 2005-07-21 Siltronic Ag Halbleiterscheibe mit Kristallgitter-Defekten und Verfahren zur Herstellung derselben
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法および貼り合わせｓｏｉウエーハ
KR100788988B1 (ko) * 1999-10-15 2007-12-28 신에쯔 한도타이 가부시키가이샤 에피텍셜 웨이퍼용 실리콘 단결정 웨이퍼, 에피텍셜웨이퍼 및 이들의 제조방법 그리고 평가방법
KR100378184B1 (ko) * 1999-11-13 2003-03-29 삼성전자주식회사 제어된 결함 분포를 갖는 실리콘 웨이퍼, 그의 제조공정및 단결정 실리콘 잉곳의 제조를 위한 초크랄스키 풀러
JP2001220291A (ja) * 2000-02-01 2001-08-14 Komatsu Electronic Metals Co Ltd シリコンウエハの製造方法
JP4463957B2 (ja) * 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
JP4566478B2 (ja) * 2001-08-09 2010-10-20 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
JP4549589B2 (ja) * 2001-09-14 2010-09-22 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103392223A (zh) * 2011-02-24 2013-11-13 信越半导体股份有限公司 硅基板的制造方法及硅基板
CN103392223B (zh) * 2011-02-24 2016-01-20 信越半导体股份有限公司 硅基板的制造方法及硅基板
US9390905B2 (en) 2011-02-24 2016-07-12 Shin-Etsu Handotai Co., Ltd. Method for manufacturing silicon substrate and silicon substrate
CN105297140A (zh) * 2015-09-10 2016-02-03 上海超硅半导体有限公司 硅片及退火处理方法
CN105297140B (zh) * 2015-09-10 2019-10-25 上海超硅半导体有限公司 硅片及退火处理方法

Also Published As

Publication number Publication date
JP2003086596A (ja) 2003-03-20
EP1293592B1 (en) 2005-08-03
EP1293592A3 (en) 2003-06-04
CN1191608C (zh) 2005-03-02
JP4567251B2 (ja) 2010-10-20
KR100566824B1 (ko) 2006-04-03
TWI284685B (en) 2007-08-01
KR20030023488A (ko) 2003-03-19
EP1293592A2 (en) 2003-03-19
US20030056715A1 (en) 2003-03-27
DE60205316D1 (de) 2005-09-08
DE60205316T2 (de) 2006-04-13
US7208043B2 (en) 2007-04-24

Similar Documents

Publication Publication Date Title
CN1324664C (zh) 用于控制理想氧沉淀硅片中洁净区深度的方法
CN1191608C (zh) 硅半导体基板及其制备方法
CN101187058B (zh) 硅半导体晶片及其制造方法
EP1732114B1 (en) Method for producing silicon wafer for IGBT
CN1217393C (zh) 热处理硅晶片的方法及用该方法制造的硅晶片
KR100766393B1 (ko) 규소 웨이퍼의 제조방법
EP1804283B1 (en) Manufacturing method of annealed wafer
CN1943022A (zh) 硅半导体衬底的热处理方法以及使用该方法处理的硅半导体衬底
JPH1098047A (ja) 低欠陥密度を有するシリコン半導体ウエハの製造方法
CN1697130A (zh) 硅晶片以及用于制造硅晶片的方法
CN1461360A (zh) 基本上没有氧化诱生堆垛层错的掺氮硅
CN101080515A (zh) 单晶的制造方法及退火晶片的制造方法
CN1355932A (zh) 有本征吸气的外延硅晶片的制造方法
CN100345263C (zh) 具有氮/碳稳定的氧沉淀物成核中心的硅片及其制造方法
JPH04285100A (ja) シリコンウェーハの品質検査方法
CN1194382C (zh) 硅半导体衬底及其制造方法
CN1463305A (zh) 直径300mm及300mm以上的单晶硅晶片及其制造方法
EP1533402A1 (en) Epitaxial wafer and its manufacturing method
CN1545725A (zh) 外延晶片及其制造方法
CN1668786A (zh) 外延生长用硅晶片及外延晶片及其制造方法
CN113906171A (zh) 单晶硅晶圆的制造方法及单晶硅晶圆
EP1215309B1 (en) Silicon wafer and method for manufacture thereof, and method for evaluation of silicon wafer
CN1017487B (zh) 硅半导体器件用硅片的缺陷控制方法
RU2344210C1 (ru) Способ упрочнения бездислокационных пластин кремния
Kawado et al. Crystal Perfection of Silicon Single Crystals Grown by the Magnetic‐Field‐Applied Czochralski Method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20050302