CN1395309A - 混合集成电路装置及其制造方法 - Google Patents

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Abstract

一种混合集成电路装置及其制造方法，在模装工序中在模腔内要固定混合集成电路衬底的厚度方向的位置。本发明在混合集成电路衬底31上向上倾斜地连接导线架39，搬送到模腔内部70。用压销47向下按压因在模型上水平固定导线架39而向上倾斜的混合集成电路衬底31。由此，固定混合集成电路衬底70在模腔内部70的位置，可总括进行传递模模装。

Description

混合集成电路装置及其制造方法
技术领域
本发明涉及混合集成电路装置及其制造方法，涉及在混合集成电路衬底上利用传递模形成树脂封装体的混合集成电路装置及其制造方法。
背景技术
通常，用于混合集成电路装置的封装方法主要有两种。
第一方法是采用象在安装有半导体元件等电路元件的混合集成电路衬底之上盖盖子那样形状的装置、即通常被称作箱体构件的装置进行封装。该结构有时采用中空结构或在其中另外注入树脂的结构。
第二方法是作为半导体IC的模装方法的注入模法。例如特开平11-330317号公报所示。该注入模法通常采用热塑性树脂，例如将加热到300℃的树脂利用高的注入压力注入并一度充填在模型内来封装树脂。与传递模相比，由于不需要将树脂充填在模型内后树脂的聚合时间，故具有可缩短作业时间的优点。
下面参照图10至图13C说明使用注入模的现有混合集成电路装置及其制造方法。
首先，如图10所示，作为金属衬底这里采用铝(以下称Al)衬底1来说明。
该Al衬底1表面被阳极氧化，其上整个面上形成有绝缘性好的树脂2。但是，若考虑到耐压，则也可省去该氧化物。
树脂封装体10由支承部件10a和热塑性树脂形成。即通过注入模模装用热塑性树脂覆盖了载置于支承部件10a上的衬底1。然后，支承部件10a和热塑性树脂的接触部利用注入的高热的热塑性树脂溶化支承部件10a的接触部，实现全模装结构。
这里，热塑性树脂采用的是被称作PPS(聚亚苯基硫醚)的树脂。
热塑性树脂的注入温度非常高，约为300℃，存在高温的树脂使焊料12溶化产生焊料不良的问题。因此，预先罐封热硬性树脂(例如环氧树脂)，覆盖焊料的结部、金属细线7、有源元件5及无源元件6，形成外敷层9。由此，防止在热塑性树脂成型时注入树脂压使尤其是细线(约30～80μm)倒下或断线。
树脂封装体10分两阶段形成。第一阶段为了确保在衬底1背面和模型之间设置间隙并在其间充填高注入压力树脂时衬板1背面的厚度，在衬板1背面载置支承部件10a。第二阶段通过注入模由热塑性树脂覆盖载置于支承部件10a上的衬底1。然后，支承部件10a和热塑性树脂的接触部由注入的高热的热塑性树脂溶化支承部件10a的接触部，实现全模装结构。这里作为支承部件10a的热塑性树脂最好是与衬底1热膨胀系数同等的树脂。
下面，参照图11～图13C说明使用注入模的现有混合集成电路装置的制造方法。
图11是工序流程图，包括准备金属衬底的工序、绝缘层形成工序、铜箔压装工序、局部镀镍工序、铜箔蚀刻工序、装片工序、引线接合工序、罐封工序、导线连接工序、支承部件安装工序、注入模工序、导线切断工序等各工序。
图12A、图12B、图12C及图13A、图13B、图13C表示各工序的剖面图。另外，不需图示也清楚的工序则省略附图。
首先，在图12A及图12B中，表示准备金属衬底的工序、绝缘层形成工序、铜箔压装工序、局部镀镍工序及铜箔蚀刻工序。
在准备金属衬底的工序中，作为衬底的作用根据散热性、衬底强度及衬底屏蔽性等而准备。而且，在本实施例中，使用散热性好的例如厚1.5mm左右的Al衬底1。
其次，在铝衬底1上，还在整个面上形成绝缘性好的树脂2。在绝缘性树脂2上压装构成混合集成电路的铜的导电箔3。在铜箔3上，根据其与例如电连接作为取出电极的铜箔3和有源元件5的金属细线7的粘接性，在整个面上实施镀镍4。
然后，利用公知的网印等形成镀镍4及导电路3a。
其次，图12C表示装片工序及引线接合工序。
在前工序形成的导电路3a上通过焊剂等导电糊安装有源元件5及无源元件6，实现规定的电路。
图13A、图13B表示罐封工序、导线连接工序及支承部件安装工序。
如图13A所示，在罐封工序中，在其后的注入模工序之前，预先用热硬性树脂(例如环氧树脂)罐封焊料的结部、金属细线7、有源元件5及无源元件6，形成外敷层9。
接着，准备用于将来自上述混合集成电路的信号输出及输入的外部导线8。然后，通过形成于衬底1外周部的外部连接端子11及焊料12连接外部导线8。
然后，如图13B所示，在连接了外部导线8等的混合集成电路衬底1上载置支承部件10a，将衬底1载置在支承部件10a上，从而可确保下工序所述的注入模模装时衬底1背面的树脂封装体10的厚度。
图13C表示注入模工序及导线切断工序。
如图所示，在衬底1上用热硬性树脂罐封并形成外敷层9之后，利用注入模形成树脂封装体10。此时，支承部件10a和热塑性树脂的接触部利用注入的高热的热塑性树脂使支承部件10a的接触部溶化，形成全模装结构的树脂封装体10。
最后，根据使用目的切断外部导线8，调节外部导线8的长度。
利用上述工序，完成图10所示的混合集成电路装置。
另外，在半导体产业中，通常实施传递模法。在现有的传递模形成的混合集成电路装置中，例如是在铜构成的导线架上固定安装半导体元件。而且，半导体元件和引线是通过金(以下称Au)线电连接。这是由于Al细线弹性差，容易折曲，接合时需要超声波，故接合时间较长，因此不能采用。因此，目前将由一张金属板构成、金属板上形成电路并且由Al细线引线接合的金属衬底直接传递模模装的混合集成电路装置不存在。
发明内容
在注入模型的混合集成电路装置中，需要防止模装时的注入压力使金属细线7折曲或断线，防止注入时的温度使焊料12流动。因此，在图10所示的现有结构中采用罐封形成的外敷层9来对应上述问题。
但是，在用热硬性树脂(例如环氧树脂)罐封并形成外敷层9后，进行注入模模装，故存在耗费热硬性树脂的材料成本及操作成本的问题。
在现有的传递模形成的混合集成电路装置中，将半导体元件等固定安装在隔离岛上，故半导体元件等产生的热自固定安装区域发散，但散热区域有限，存在散热性差的问题。
如上所述，在树脂封装体的引线接合中，采用了抗树脂注入压能力强的Au线，故采用Al线的传递模目前也未实施。而且，Al细线由于用超声波接合进行，收缩的部分弱，并且，弹性系数低，不能抗树脂的注入压等原因，故会迅速弯曲。
在由传递模全部封装混合集成电路衬底的情况下，需要在模型内进行混合集成电路衬底的水平及厚度方向的位置固定，但是，存在可抵抗模装注入压的固定装置还未开发的问题。
本发明的目的在于提供一种在传递模工序中将混合集成电路衬底在模型内固定在规定位置的装置。
为了解决上述问题，在本发明的混合集成电路装置中，具有固定安装在所述混合集成电路衬底上的引线和将所述衬底及所述引线传递模模装而成的树脂封装体，在进行所述传递模模装时，将固定所述衬底的压销按压的部分设在所述衬底上。
并且，所述压销按压的部分配置在所述衬底的外周部上。由此，压销可按压所述衬底的未设导电图形或电路元件的部分。
在由所述压销形成的孔的底部所述衬底和绝缘树脂露出。由此，通过确认孔底部露出的衬底和绝缘性树脂的比例可确认绝缘性树脂内部的衬底的位置。
本发明的半导体集成电路装置的制造方法包括下述工序：准备至少表面进行过绝缘处理的混合集成电路衬底；在所述衬底上形成导电图形；在所述导电图形上固定安装半导体元件或无源元件；将引线电连接在所述衬底上；利用传递模在所述衬底的至少表面上模装热硬性树脂。
在本发明中，在模装工序中，通过利用至少一个压销向混合集成电路衬底施加向下的压力，防止混合集成电路衬底因树脂封装的压力而在模型模腔内移动。由此可进行混合集成电路衬底的定位，故可解决现有问题。并且，通过进行混合集成电路衬底的定位，可用散热性良好的树脂对混合集成电路衬底的背面进行一定厚度的覆盖，可提高混合集成电路装置的散热性。
本发明可确认压销形成的孔的底部露出的混合集成电路衬底和热硬性树脂的面积的比例。由此，可确认混合集成电路衬底在混合集成电路装置内的位置。
附图说明
图1A、图1B是本发明的混合集成电路装置的(A)剖面图，(B)平面图；
图2A、图2B是本发明的混合集成电路装置的(A)平面图，(B)剖面图；
图3是本发明混合集成电路装置的制造方法的流程图；
图4A、图4B、图4C是说明本发明混合集成电路装置的制造方法的图；
图5A、图5B是说明本发明混合集成电路装置的制造方法的图；
图6A、图6B是说明本发明混合集成电路装置的制造方法的图；
图7A、图7B是说明本发明混合集成电路装置的制造方法的图；
图8A、图8B是说明本发明混合集成电路装置的制造方法的图；
图9A、图9B是说明本发明混合集成电路装置的制造方法的图；
图10是现有混合集成电路装置的剖面图；
图11是现有混合集成电路装置的制造方法的流程图；
图12A、图12B、图12C是说明现有混合集成电路装置的制造方法的图；
图13A、图13B、图13C是说明现有混合集成电路装置的制造方法的图；
具体实施方式
下面，参照图1A、图1B及图2A、图2B说明本发明实施例1的混合集成电路装置。
首先，参照图1A、图1B说明本混合集成电路装置的结构。如图1A所示，混合集成电路装置31考虑到固定安装在衬底31上的半导体元件等产生的热，采用散热性好的衬底。在本实施例中，就使用铝衬底31的情况进行说明。另外，虽然在本实施例中衬底31采用了铝(以下称Al)衬底，但不必特别限定。例如采用印刷电路板、陶瓷衬底、金属衬底等作为衬底31也可实现本实施例。而且，金属衬底可以用铜衬底、铁衬底、铁镍衬底或AlN(氮化铝)衬底等。
Al衬底31表面被阳极氧化，其上在整个面上还形成绝缘性良好的例如环氧树脂构成的绝缘树脂32。不过，若不考虑耐压，则也可不设该金属氧化物。
在该树脂32上，形成有铜箔33(参照图5A、图5B)构成的导电路33a，Al衬底31上除电连接部位外例如由环氧系树脂形成外敷层，以保护导电路33a。导电路33a上通过焊料40安装有功率晶体管、小信号晶体管或IC等有源元件35、片状电阻、片状电容器等无源元件36，实现规定的电路。这里，也可以局部不采用焊料，而用银糊等电连接。在半导体元件等有源元件8面朝上安装的情况下，通过金属细线37连接。金属细线37在功率系半导体元件的情况下例如使用约150～500μmφ的Al线。通常将其称作粗线。在半功率系或小信号系半导体元件的情况下使用例如约30～80μmφ的Al线。通常将其称作细线。在设于Al衬底31外周部的外部连接用端子38上通过焊料40连接有铜或铁镍等导电性部件构成的外部导线39。
本发明的特征在于，在混合集成电路衬底31上的有源元件35、无源元件36及Al细线37等上直接形成树脂封装体。
也就是说，在树脂封装体41中，传递模使用的热硬性树脂粘度低且硬化温度低于上述连接装置所用的焊料40等的熔点例如183℃。由此，如图10所示，可除去现有混合集成电路装置中利用热硬性树脂(例如环氧树脂)的罐封形成的外敷层9。
其结果，尤其是将小信号系的IC等与导电路33a电连接的、例如约40μm左右的直径的金属细线等，即使直接填充传递模模装时的热硬性树脂，也不会躺倒、断线或折曲。尤其对Al细线而言，可防止折曲是要点。
下面如图1B所示，外部导线39向树脂封装体41的外部导出，外部导线39根据使用目的而调节长度。树脂封装体41上在与导出外部导线39的侧边相对的一侧，在两处作为压销痕形成有孔42。孔42是在上述传递模模装时压销47(参照图6A、图6B)固定衬底31所产生的，在树脂封装体41形成后仍存在。
参照图2A，孔42形成于衬底31的外周部43即衬底31上未形成电路等的部分。另外，孔42在衬底31的外周部43形成于绝缘树脂32上，故形成品质和耐湿性方面没有问题的结构。外周部43是为了在一个个冲压衬底31时确保与电路区域的距离而设置的边界。
如图2A、图2B所示，在Al衬底31上交错地形成有导电路33a，该导电路33a上通过焊料40等安装有功率晶体管、小信号晶体管或IC等有源元件35、片状电阻、片状电容器等无源元件36，通过外部连接用端子38连接有外部导线39，实现规定的电路。
如图所示，衬底31上以小的空间形成有复杂的电路。本发明的混合集成电路装置的特征在于，在Al衬底31整个面上形成绝缘树脂32后，在树脂32上形成复杂的电路，然后，在衬底31上粘接外部导线39，利用传递模直接一体形成树脂封装体41。
以往，在利用传递模形成混合集成电路装置的情况下，例如由铜构成的导线架利用蚀刻、冲孔或冲压等进行加工，形成配线、隔离岛等，故不能形成象混合集成电路的导电图形那样复杂的电路。传递模形成的导线架，在形成图2A那样的配线时，为了防止导线的弯曲需要在不同的部位用吊线固定。这样，在使用通常的导线架的混合集成电路中最多只安装几个有源元件，形成具有图2A那样的导电图形的混合集成电路受到了限制。
也就是说，通过采用本发明的混合集成电路装置的结构，可利用传递模形成具有复杂电路的衬底31。在本发明中，衬底31是使用导热系数高的衬底进行传递模模装的，故可发散衬底31整体产生的热。因此，与传递模模装的现有导线架构成的混合集成电路装置相比，由于直接模装金属衬底31，故该衬底作为大的散热片起作用，散热性好，可改善电路特性。
如图1B所示，本发明的混合集成电路装置的特征在于，自模装工序中形成的两个孔42的底部露出热硬性树脂和混合集成电路衬底。
在模装工序中，在混合集成电路衬底31在正确的位置固定的情况下，例如设定为热硬性树脂和衬底一半一半地在孔42的底部露出。在两个孔42的两侧的底部，在衬底未全部露出的情况下，在模装工序中，混合集成电路衬底31向厚的方向移动。
因此，在模装工序之后，通过确认孔42的底部可确认热硬性树脂内部混合集成电路衬底的位置。
下面，参照图3～图9B说明本发明的混合集成电路装置的制造方法。
图3是工序流程图，包括：准备金属衬底的工序；绝缘层形成工序；铜箔压装工序；局部镀镍工序，铜箔蚀刻工序；装片工序；引线接合工序；导线连接工序；传递模工序；导线切断工序等各工序。由该流程图可知，虽然目前是通过注入模形成树脂封装体，但本发明实现了由传递模形成树脂封装体的工序。
图4A～图9B表示各工序的剖面图。另外，不用图示也清楚的工序则不再图示。
如图4A所示，本发明的第一工序是准备金属衬底、形成绝缘层、压装铜箔和进行镀镍的工序。
在准备金属衬底的工序中，作为衬底的作用要考虑散热性、衬底强度、衬底模装性等而准备。此时，尤其是当将功率晶体管、大规模LSI、数字信号处理电路等利用高密度安装集成在一个小型混合IC时，由于高密度化而形成热集中，故散热性受到重视。在本实施例中，就使用散热性好的、例如厚1.5mm左右的Al衬底31的情况进行说明。在本实施例中，对衬底31使用Al衬底的情况进行说明，但是不必特别限定。
例如使用印刷电路板、陶瓷衬底、金属衬底等作为衬底31也可实现本实施例。金属衬底可考虑铜衬底、铁镍衬底或由导电性好的金属构成的化合物等。
接着，衬底31表面被阳极氧化，生成氧化物，其上整个面还形成绝缘性好的例如由环氧树脂构成的树脂32。不过，若不考虑耐压，则也可省去该金属氧化物。然后，在绝缘性树脂32上压装构成混合集成电路的铜的导电箔33。在铜箔33上考虑到与例如将作为取出电极的铜箔33和有源元件35电连接的金属细线37的粘接性，在整个面上形成镀镍34。
如图4B所示，本发明的第二工序是形成局部镀镍和进行铜箔蚀刻的工序。
在镀镍34上，利用公知的网印等仅在需要镀镍34的部分残留抗蚀剂，形成选择掩模。然后，利用蚀刻在铜箔33上在例如形成取出电极的部位形成镀镍34a。然后，除去抗蚀剂，再次利用公知的网印等仅在作为铜箔33构成的导电图形33a需要的部分残留抗蚀剂形成选择掩模。然后通过蚀刻，在绝缘性树脂32上形成铜箔33构成的导电图形33a。然后，在导电图形上例如利用网印由环氧树脂形成外敷层。
如图4C所示，本发明第三工序是进行装片和引线接合的工序。
在前工序形成的导电图形33a上通过焊剂40等导电性糊剂安装功率晶体管、小信号晶体管或IC等有源元件35、片状电阻、片状电容器等无源元件36，实现规定的电路。这里，也可以局部不采用焊料，而用银糊等电连接。在半导体元件等有源元件8面朝上安装的情况下，通过金属细线37连接。在安装功率晶体管、半功率晶体管等有源元件35时，考虑到散热性，在有源元件35和导电路33a之间设置散热片。
其次，在半导体元件等有源元件35面朝上安装的情况下，通过接合由金属细线37电连接。如上所述电连接有源元件35和导电路33a的金属细线37考虑到和铜箔33构成的导电路33a的粘接性，经导电路33a上的镀镍34a进行引线接合。
这里，金属细线37特别使用Al细线37，Al细线37在空气中难于进行正球状连接，故使用针脚式接合法。但是，针脚式接合法中针脚部容易因树脂的应力而破坏，且与Au细线相比，弹性系数小，具有容易受树脂压力而被压倒的特征。因此，使用Al细线37时，尤其是形成树脂封装体41时要注意。
如图5A、图5B所示，本发明第四工序是进行导线连接的工序。
如图5A所示，准备用于将来自上述混合集成电路的信号输出及输入的外部导线39。外部导线39为了用作输出输入端子由导电性的Cu、Fe-Ni等材质构成，并且，根据电流容量等决定外部导线39的宽度和厚度。在本发明的实施例中，外部导线39的强度、弹性是需要的，这一点在下道工序即传递模模装工序会详细说明，故要准备例如0.4～0.5mm左右厚的外部导线39。然后，将外部导线39经焊料40和衬底31外周部形成的外部连接用端子38连接。此时，连接装置不限于焊料，也可以由点焊等进行连接。
这里，如图5B所示，本发明的特征在于，外部导线39相对于衬底31的安装面稍稍成一角度连接。衬底31和外部导线39所成的角度例如可考虑为10度左右。下道工序即传递模模装工序所用的热硬性树脂的硬化温度设定得低于连接外部导线39和外部连接用电极38的焊料40的熔点。
本发明的第五工序是作为本发明特征的工序，如图6A、图6B、图7A、图7B及图8A、图8B所示，利用传递模模装，用热硬性树脂总括封装混合集成电路衬底31。
为了利用传递模模装封装混合集成电路衬底31，混合集成电路衬底31如图6B所示在模腔70内必须定位。但是，在对混合集成电路衬底31总括进行传递模模装时，难于直接固定混合集成电路衬底31。并且，也存在混合集成电路衬底31会因树脂的注入压力而在模型内移动的问题。
于是，本工序中利用设在上模45的至少一个压销47按压混合集成电路衬底31的外周部，来进行模型70内混合集成电路衬底31的定位，然后进行树脂注入。
具体地说，最初，如图6A所示，将用焊料粘接了导线架39的混合集成电路衬底31搬送到模腔70内。
然后，如图6B所示，利用上下模45及44固定导线架39，利用压销47按压混合集成电路衬底31的外周部，从而固定混合集成电路衬底31在模腔70内的位置。
如图5A、图5B所示，导线架39是由第一连结部39d和第二连结部39c连结多个导线构成的，并且，不平行于混合集成电路衬底31，是用焊料向上方倾斜接合的。因此，如图6A所示，在将导线架39平行载置时，混合集成电路衬底31在模腔66内就形成向上倾斜的状态。
如图6A所示，压销47是设置在上模45的至少一个凸起物，具有在上模45和下模44嵌合时按压混合集成电路衬底31外周部的作用。并且，压销47在按压混合集成电路衬底31时，具有使混合集成电路衬底31在模腔70内平行的长度。
因此，如图6B所示，通过用压销47按压因在模型上固定导线架39而产生倾斜的混合集成电路衬底31的外周部，利用压销47的向下的压力和导线架39的向上的应力，可固定混合集成电路衬底31的垂直方向的位置。
如图8A、图8B所示，通过使连接在混合集成电路衬底70的导线架39的特定部分与设于模型上的导销46接触，可进行混合集成电路衬底31的水平方向的定位。
另外，在上述的说明中，如图6A、图6B所示，使用固定于上模的压销47进行混合集成电路衬底31的定位，但也有采用如图7A、图7B所示的可动式压销80的方法。当采用可动式压销80时，在树脂注入结束后，拉出销80，然后硬化，故没有混合集成电路衬底31的露出部，可进一步提高混合集成电路装置的耐湿性。
其次，如图8B所示，在本发明的混合集成电路装置的制造方法中，将自浇口注入模腔70内的热硬性树脂以首先与衬底31的侧面接触的方式注入。然后，如箭头49所示注入的热硬性树脂自衬底31沿箭头49a向衬底31的上部方向及下部方向分流。此时，向衬底31的上部的流入宽度56和向衬底31的下部方向的流入宽度55形成大致相等的宽度，故热硬性树脂向衬底31下部的流入也可顺畅地进行。并且，热硬性树脂的注入速度及注入压力也因曾于衬底31侧面接触而降低，可抑制Al细线37的折曲、断线等的影响。
由此，在本工序中可利用热硬性树脂对混合集成电路衬底31总括进行传递模模装。
如图6A、图6B所示，在用固定式压销47按压混合集成电路衬底31时，如图9A所示，混合集成电路衬底31外周部的一部分模装工序结束时自压销用孔42的底部露出。但是，混合集成电路衬底31的外周部是在对混合集成电路衬底31冲切时必要的边界，故未设置导电图形等。因此，在混合集成电路衬底31上设有外敷层，金属衬底未露出外部，故孔42不会降低混合集成电路装置的耐湿性。而且，由于将边界区域定为销的接触部，故与将电路区域定为接触部相比，可有效地活用衬底表面。
并且，如图9B所示，通过确认孔42的底部露出的金属衬底42b和树脂42a的面积的比例，可确认在模装工序混合集成电路衬底31有无移动。在衬底31在所需位置模装后，例如设计为混合集成电路衬底31占孔42的底部的一半。因此，在所需面积的金属衬底未在孔42的底部露出的情况下，就表示混合集成电路衬底31在模装工序中沿水平方向移动了。在混合集成电路衬底31在两个孔42的哪个的底部也未露出的情况下，就表示混合集成电路衬底31在模装工序中沿厚度方向移动了。如上所述，通过确认孔42的底部，可判断模装工序进行是否良好。
如图9A、图9B所示，本发明第六工序是进行导线切断的工序。
在前工序即传递模模装工序自模型44、45泄漏的树脂由形成于外部导线39的第二连结部39c挡住，直接硬化。其结果，自外部导线39的第二连结部39c起树脂封装体41侧的导线间充填了流出树脂50，自外部导线39的第二连结部39c起前端侧的导线间未充填树脂。
通过冲切第二连结部39c，使外部导线39的一个个导线独立，然后，根据使用目的调节外部导线39的长度，例如，在虚线51的位置切断外部导线39。与此同时，也除去流出树脂50。
利用上述工序，完成图1A、图1B所示的混合集成电路装置。
如上所述，本发明的混合集成电路装置的制造方法的特征在于，在传递模模装工序中，利用压销按压混合集成电路衬底的外周部，从而进行混合集成电路装置在模型内的定位。这样，在本发明的混合集成电路装置的制造方法中，可省略现有混合集成电路装置的制造方法中的支承部件的载置，并且，可大幅度提高完成的混合集成电路装置的散热性。
对本发明的混合集成电路装置及其制造方法，上面就全模装型混合集成电路装置进行了说明，但并不限于上述实施例。例如也可形成混合集成电路装置的背面整面露出的混合集成电路装置。这种情况下，在上述效果之外，还可得到散热性的效果。
并且，在本实施例中，是就外部导线自衬底的一个侧面导出的单侧导线的情况进行的说明，并不限于该结构，两侧导线，四个方向导线的情况下，在上述效果之外，还可在使衬底温度的状态下实现传递模模装工序。另外，只要不脱离本发明的要旨的范围，就可进行种种变更。
如上所述，本发明的混合集成电路装置及其制造方法可得到如下所述的优异效果。
在模装工序中使用设于模型上的压销按压混合集成电路衬底的外周部，可固定混合集成电路衬底在模腔内的位置。并且，可总括对混合集成电路衬底进行传递模模装，故可以一定的厚度用导热性好的热硬性树脂密封混合集成电路装置的背面，可制作散热性好的混合集成电路装置。另外，通过使用压销形成混合集成电路衬底的未设导电图形的外周部的一部分露出的状态，但是混合集成电路衬底由于在金属衬底上形成有绝缘层，故不会因此降低混合集成电路装置的耐湿性。
另外，在本发明中，通过确认由压销形成的孔的底部，可确认混合集成电路衬底在混合集成电路装置内部的位置。具体地说，通过确认孔底部露出的混合集成电路衬底和热硬性树脂的面积的比例，可确认混合集成电路衬底的水平方向的位置。通过确认孔底部有无混合集成电路衬底露出，可确认混合集成电路衬底的厚度方向的位置。

Claims (17)

1、一种混合集成电路装置，其特征在于，具有由金属衬底构成的混合集成电路衬底、固定安装在所述混合集成电路衬底上的导线和将所述衬底及所述导线传递模模装而成的树脂封装体，在进行所述传递模模装时，将固定所述衬底的压销按压的部分设在所述衬底上。
2、如权利要求1所述的混合集成电路装置，其特征在于，所述压销按压的部分配置在所述衬底的外周部上。
3、如权利要求2所述的混合集成电路装置，其特征在于，在由所述压销形成的孔的底部所述衬底和热硬性树脂露出。
4、如权利要求3所述的混合集成电路装置，其特征在于，所述孔至少在所述衬底的两端部上的所述树脂封装体的两处形成。
5、如权利要求3或4所述的混合集成电路装置，其特征在于，所述热硬性树脂是环氧树脂。
6、一种混合集成电路装置的制造方法，其特征在于，包括下述工序：准备表面具有通过导电图形电连接有电路元件的电气回路的混合集成电路衬底；将作为输入或输出端子向外部延伸的导电装置用焊料固定在所需的所述导电图形上；通过用模装的模型夹持所述导电装置，固定所述混合集成电路衬底水平方向的位置；在模型内部通过用按压装置固定所述混合集成电路衬底垂直方向的位置；利用使用了热硬性树脂的传递模模装总括模装所述混合集成电路。
7、如权利要求6所述的混合集成电路装置的制造方法，其特征在于，所述导电装置为导线，所述导线在所述模装工序结束前是作为框体保持的导线架。
8、如权利要求6所述的混合集成电路装置的制造方法，其特征在于，所述导线架在与所述导电图形电连接时，相对于所述混合集成电路衬底向上倾斜地连接。
9、如权利要求6所述的混合集成电路装置的制造方法，其特征在于，所述按压装置是固定在所述模型内部的至少一个压销。
10、如权利要求9所述的混合集成电路装置的制造方法，其特征在于，利用所述压销的向下的按压力和所述导线架的向上的应力固定所述混合集成电路衬底的垂直方向的位置。
11、如权利要求9所述的混合集成电路装置的制造方法，其特征在于，所述压销按压所述混合集成电路衬底的无导电图形及所述电路元件的外周部。
12、如权利要求9所述的混合集成电路装置的制造方法，其特征在于，所述压销按压所述混合集成电路衬底中形成有绝缘性树脂的外周部。
13、如权利要求6所述的混合集成电路装置的制造方法，其特征在于，在进行所述传递模模装的工序中，自所述模型的侧面注入所述热硬性树脂，防止所述热硬性树脂的压力引起的所述混合集成电路衬底的移动。
14、如权利要求9所述的混合集成电路装置的制造方法，其特征在于，利用所述压销在所述集成电路装置上形成孔。
15、如权利要求14所述的混合集成电路装置的制造方法，其特征在于，使所述热硬性树脂和所述混合集成电路衬底的一部分露出在所述孔的底部。
16、如权利要求14所述的混合集成电路装置的制造方法，其特征在于，通过确认所述孔的底部露出的所述热硬性树脂和所述混合集成电路衬底的比例，确认所述集成电路装置的位置。
17、如权利要求14所述的混合集成电路装置的制造方法，其特征在于，通过确认所述混合集成电路衬底在所述孔的底部有无露出，确认所述集成电路装置的位置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100382299C (zh) * 2003-12-24 2008-04-16 三洋电机株式会社 混合集成电路装置及其制造方法
CN102117754A (zh) * 2011-01-05 2011-07-06 无锡市玉祁红光电子有限公司 晶体闸流管阳极安装隔离片的翻转模具装置
CN103219374A (zh) * 2012-01-24 2013-07-24 富士通株式会社 半导体器件及电源器件
CN104604346A (zh) * 2013-08-30 2015-05-06 新电元工业株式会社 电气设备及其制造方法、以及电气设备的设计方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003045903A (ja) 2001-08-01 2003-02-14 Fujitsu Ten Ltd ダイボンド装置
JP3896029B2 (ja) 2002-04-24 2007-03-22 三洋電機株式会社 混成集積回路装置の製造方法
US20050000726A1 (en) * 2003-06-06 2005-01-06 Honda Motor Co., Ltd. Resin encapsulated electronic component unit and method of manufacturing the same
JP4413054B2 (ja) * 2004-03-29 2010-02-10 三洋電機株式会社 混成集積回路装置の製造方法
CN102034782A (zh) * 2009-09-30 2011-04-27 万国半导体有限公司 一种用于功率半导体器件的混合合金引线框架
JP2011100718A (ja) * 2009-10-05 2011-05-19 Yazaki Corp コネクタ
US8787003B2 (en) * 2011-10-12 2014-07-22 Infineon Technologies Ag Low inductance capacitor module and power system with low inductance capacitor module
CN103715106B (zh) * 2012-09-29 2016-08-17 广东美的制冷设备有限公司 一种智能功率模块的制造方法及智能功率模块
JP5734364B2 (ja) * 2012-11-22 2015-06-17 株式会社デンソー 電力変換装置
US20150373845A1 (en) * 2014-06-24 2015-12-24 Panasonic Intellectual Property Management Co., Ltd. Electronic component mounting structure and method of manufacturing electronic component mounting structure
CN108847409B (zh) * 2018-06-25 2020-04-17 乐清海创智能科技有限公司 一种智能功率模块及其制备方法
CN108831838B (zh) * 2018-06-26 2020-04-24 乐清海创智能科技有限公司 一种ipm封装结构及其制备方法
CN108878383B (zh) * 2018-06-26 2020-04-17 乐清海创智能科技有限公司 一种高性能ipm封装模块及其制备方法
TWI721648B (zh) * 2019-04-10 2021-03-11 欣興電子股份有限公司 封裝載板以及封裝結構
CN111816636B (zh) 2019-04-10 2022-05-31 欣兴电子股份有限公司 封装载板以及封装结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62244139A (ja) * 1986-04-17 1987-10-24 Citizen Watch Co Ltd 樹脂封止型ピングリツドアレイ及びその製造方法
JPS63253653A (ja) * 1987-04-10 1988-10-20 Citizen Watch Co Ltd 樹脂封止型ピングリツドアレイ及びその製造方法
US4954308A (en) * 1988-03-04 1990-09-04 Citizen Watch Co., Ltd. Resin encapsulating method
JPH02171219A (ja) * 1988-12-24 1990-07-02 T & K Internatl Kenkyusho:Kk 電子部品の樹脂封止成形方法及び装置
JPH04192351A (ja) * 1990-11-22 1992-07-10 Hitachi Ltd 半導体装置及びその形成方法
JPH06224241A (ja) * 1993-01-25 1994-08-12 Toyota Autom Loom Works Ltd 樹脂封止回路装置の成形方法
JP3491481B2 (ja) * 1996-08-20 2004-01-26 株式会社日立製作所 半導体装置とその製造方法
US6495083B2 (en) * 1997-10-29 2002-12-17 Hestia Technologies, Inc. Method of underfilling an integrated circuit chip
TW424312B (en) * 1998-03-17 2001-03-01 Sanyo Electric Co Module for IC cards, method for making a module for IC cards, hybrid integrated circuit module and method for making same
JP2000294692A (ja) * 1999-04-06 2000-10-20 Hitachi Ltd 樹脂封止型電子装置及びその製造方法並びにそれを使用した内燃機関用点火コイル装置
US6365434B1 (en) * 2000-06-28 2002-04-02 Micron Technology, Inc. Method and apparatus for reduced flash encapsulation of microelectronic devices
US20020074652A1 (en) * 2000-12-15 2002-06-20 Pierce John L. Method, apparatus and system for multiple chip assemblies

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100382299C (zh) * 2003-12-24 2008-04-16 三洋电机株式会社 混合集成电路装置及其制造方法
CN102117754A (zh) * 2011-01-05 2011-07-06 无锡市玉祁红光电子有限公司 晶体闸流管阳极安装隔离片的翻转模具装置
CN103219374A (zh) * 2012-01-24 2013-07-24 富士通株式会社 半导体器件及电源器件
CN104604346A (zh) * 2013-08-30 2015-05-06 新电元工业株式会社 电气设备及其制造方法、以及电气设备的设计方法
CN104604346B (zh) * 2013-08-30 2016-04-20 新电元工业株式会社 电气设备及其制造方法、以及电气设备的设计方法

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