CN1290200C - 包括沟槽电容器的半导体器件的制造方法 - Google Patents

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Abstract

一种包括沟槽电容器的半导体器件包括半导体衬底，包括窄部分和主部分的沟槽，窄部分的直径同轴地小于主部分处的沟槽直径，提供在半导体衬底中环绕包括窄部分的沟槽的第一电容器电极，沿第一电容器电极的表面提供的电容器绝缘膜，以及提供在沟槽内部的第二电容器电极。

Description

包括沟槽电容器的半导体器件的制造方法
相关申请的交叉参考
本申请基于2003年1月8日申请的在先日本专利申请No.2003-1740，并要求其优先权，其整个内容在这里作为参考引入。
技术领域
本发明涉及要提供在半导体器件中的沟槽电容器。具体地，本发明涉及包含沟槽电容器的半导体器件及其制造方法。
背景技术
如动态随机存取存储器(DRAM)的半导体器件包括以累积电荷的形式进行记忆存储的电容器。
一定程度的最小电荷积累对于精确地操作存储单元同时不进行过量的刷新操作是很重要的。用于积累电荷的电容器需要具有一定程度的最小电容量。
迄今为止现有多种发明以确保电容器的足够容量，从而防止在获取更高集成度和器件小型化的尝试中破坏信息存储功能。这里，典型的例子是沟槽电容器。
沟槽电容器为使用提供在硅衬底中的深沟渠(沟槽)三维地形成的电容器。通过三维地形成电容器，与两维地形成的电容器相比，可以确保电容器的相对电极面积较大。电容器的容量与电容器的相对电极面积呈正比。因此，随着沟槽越深，电容器的容量增加。以此方式，集成时容易确保电容器的容量。
然而，近些年来，器件进一步小型化。由此，通过形成较深的沟槽已很难确保预定的电容器容量。
当器件小型化时沟槽直径减小。因此，电容器的容量降低并且高宽比(沟槽的深度/沟槽顶部的口径)增加。通常，形成沟槽时使用的干蚀刻的蚀刻速率主要取决于到达沟槽底部的蚀刻源的数量。当沟槽的高宽比增加时，到达沟槽底部的蚀刻源的数量降低，并且由此降低了蚀刻速率。蚀刻速率的如此降低使产量显著下降，构成了妨碍了在较深沟槽中确保电容器的预定容量的主要因素。
要解决该问题，公开了一种沟槽电容器，其中不规则部分形成在沟槽内壁上，作为增加沟槽相对电极面积的不同措施(日本专利公开(Kokai)No.2002-110942，第5和6页，图2和3)。
下面参考图1A到1F介绍一个常规例子。图1A-1F示出了包含沟槽电容器的半导体器件的常规制造方法的剖面图。
如图1A所示，使用氧化硅膜102和氮化硅膜103共同作为蚀刻掩模，沟槽104形成在硅衬底101上。通过固态扩散法，砷扩散在硅衬底101中以环绕沟槽104的下部，由此提供了第一电容器电极105。形成氧化硅膜106以覆盖沟槽104的整个表面，并且在其上层叠多晶硅膜107。
如图1B所示，用NH4F对上层多晶硅膜107和下层氧化硅膜106的下层进行湿蚀刻。由于多晶硅膜107在晶界处具有较低的耐NH4F渗透性，由于NH4F的渗透加速了下层氧化硅膜106的蚀刻。以此方式，在氧化硅膜106中形成了大量的空隙108。
如图1C所示，通过化学干蚀刻(CDE)对多晶硅膜107进行全面的隔离工艺。隔离多晶硅膜107之后，在氧化硅膜106的空隙的位置处蚀刻为硅衬底101的第一电容器电极105的杂质扩散层。因此，第一电容器电极105的表面制得不规则。
如图1D所示，通过用NH4F进行湿蚀刻，对氧化硅膜106进行全面的隔离。
如图1E所示，沿沟槽104内的第一电容器电极105形成电容器绝缘膜109。对于第二电容器电极，掺杂砷的多晶硅填充到沟槽104内。
对第二电容器电极110和电容器绝缘膜109的上部进行回蚀(etchback)工艺，由此露出了沟槽104的上内壁。颈圈(collar)氧化物膜111形成在露出部分。通过回蚀除去颈圈氧化物膜111的多余部分。通过将掺杂砷的多晶硅填充到沟槽104的上内壁内完成了图1F所示的沟槽电容器。
在该常规的沟槽电容器内，电容器绝缘膜109沿沟槽104的不规则内表面具有不规则的形状。因此，电容器绝缘膜109的表面积实际上增加了，并且由此增加了沟槽电容器的电容量。
发明内容
根据本发明一个实施例包括沟槽电容器的半导体器件，包括半导体衬底，提供在半导体衬底上的沟槽，就垂直于衬底表面的剖面而言，沟槽包括窄部分和具有基本上直的侧壁的主部分，窄部分的直径同轴地小于主部分处的沟槽直径，提供在半导体衬底中环绕包括窄部分的沟槽的第一电容器电极，沿第一电容器电极的表面提供的电容器绝缘膜，以及提供在沟槽内部的第二电容器电极，第二电容器电极通过电容器绝缘膜与第一电容器电极相对。
此外，本发明的另一方案包括半导体衬底，提供在半导体衬底上的第一沟槽，就垂直于衬底表面的剖面而言，第一沟槽包括窄部分和具有基本上直的侧壁的主部分，窄部分的直径同轴地小于主部分处的第一沟槽直径，提供在衬底上与第一沟槽有一段距离的第二沟槽，第二沟槽具有与第一沟槽基本上相同的深度和基本上相同的直径，第二沟槽包括具有与第一沟槽的窄部分基本上相同直径的窄部分，并且该窄部分提供在与第一沟槽的窄部分基本上相同深度位置处，第一电容器电极分别提供在半导体衬底中对应于第一沟槽和第二沟槽每一个的位置处，以环绕包含窄部分的第一沟槽和第二沟槽中的每一个，
沿第一沟槽和第二沟槽每一个的第一电容器电极的表面分别提供的电容器绝缘膜，分别在第一沟槽和第二沟槽每一个内提供的第二电容器电极，第二电容器电极通过电容器绝缘膜与第一电容器电极相对。
此外，根据本发明的一个实施例包含沟槽电容器的半导体器件的制造方法包括：在半导体衬底的上表面上形成掩模图形，以及使用掩模图形作为蚀刻掩模在半导体衬底上形成沟槽，其中形成沟槽包括通过第一各向异性蚀刻工艺形成沟槽的主部分并通过第二各向异性蚀刻工艺形成窄部分，其中沟槽主部分的直径同轴地降低，并且第二各向异性蚀刻工艺的蚀刻条件与第一各向异性蚀刻工艺的蚀刻条件不同。
附图说明
图1A到1F按照工艺顺序示出了沟槽电容器的常规制造方法的剖面图。
图2示出了根据本发明第一实施例的半导体器件结构的剖面图。
图3A到3G按照工艺顺序示出了根据本发明第一实施例的半导体器件的制造方法的剖面图。
图4示出了根据第一实施例硅蚀刻速率与高宽比之间的关系曲线。
图5A到5D按照工艺顺序示出了根据本发明第二实施例的半导体器件的制造方法的剖面图。
图6示意性地示出了在本发明的第二实施例的沟槽形成工艺中处理时间与蚀刻速率之间的关系曲线。
图7示意性地示出了在本发明的第二实施例的沟槽形成工艺中处理时间与沟槽深度之间的关系曲线。
图8示出了在本发明的第三实施例中使用的蚀刻系统的结构的示意图。
图9示出了在本发明的第三实施例中F2发光强度相对蚀刻时间的转变的曲线图。
图10示出了在本发明的第四实施例中使用的蚀刻系统的结构的示意图。
具体实施方式
在沟槽内壁上提供有不规则部分的常规沟槽电容器中，提供不规则部分的具体措施依靠不规则部分的自然形成。因此几乎不可能控制形成具有需要形状和在需要位置处的不规则部分。
此外，根据常规的方法提供不规则部分时，当在相同的半导体衬底中制造多个沟槽电容器时，存在由于多个沟槽电容器之中的不规则部分的形状不同造成电容器容量不同的问题。
下面要介绍的根据本发明的各实施例的包括沟槽电容器的半导体器件及其制造方法可以确保在沟槽内壁上精确地控制不规则部分的形状和形成位置。
(第一实施例)
假设硅衬底用做半导体衬底，参考图2到3G介绍根据本发明第一实施例的包括沟槽电容器的半导体器件及其制造方法。
图2示出了根据本发明第一实施例的包括沟槽电容器的半导体器件的结构的剖面图。
为第一和第三扩散层的源扩散层2和为第二和第四扩散层的漏扩散层3形成在硅衬底1的上表面上。为第一和第二栅电极的字线电极5形成在源扩散层2和漏扩散层3之间的栅极氧化膜4上。字线电极5由多晶硅或硅化钨制成。氮化硅膜6形成在字线电极5的周围。以上提到的组成部分共同构成晶体管。
位线7形成在漏扩散层3上以接触漏扩散层3。同时，为第一和第二沟槽的沟槽8提供在彼此相邻的源扩散层2上。
沟槽8包括锥形沟槽上部8a，沟槽下部8b的内壁垂直于半导体衬底的上表面。沟槽8包括主部分和窄部分。就垂直于衬底表面的剖面而言，主部分包括基本上直的侧壁。窄部分9提供在沟槽下部8b的一个或多个位置中，以减小与沟槽8同轴的沟槽下部8b的直径。
通过扩散如砷的杂质环绕沟槽下部8b，在硅衬底1内形成第一电容器电极10。颈圈氧化物膜11形成在沟槽上部8a的侧壁上。第一电容器电极10避免电连接到源扩散层2。
电容器绝缘膜12形成在沟槽下部8b的内壁表面上，以与第一电容器电极10的表面形状对准。电容器绝缘膜12整体为薄膜。例如掺杂砷的多晶硅填充在沟槽8的其余内部空间内作为第二电容器电极13。第二电容器电极13电连接到源扩散层2。
当如上所述窄部分9提供在第一电容器电极10上时，电容器电极的表面积增加，并且增加了沟槽电容器的电容量。
五个窄部分9(图2中窄部分9的尺寸d2设置为125nm，该处的d4设置为30nm)形成在沟槽8中，沟槽8具有8μm的深度(图2中的d3)，沟槽下部8b的主部分的直径(图2中的d1)为150nm，然后测量该沟槽电容器的容量。由此，与没有形成窄部分9相同深度的沟槽电容器的容量相比，该沟槽电容器的容量增加约15％。
以此方式，甚至用有限的沟槽电容器表面积也容易确保电荷的足够积累。可以获得整个半导体器件的较高集成。
当根据本发明该实施例的半导体器件包括多个沟槽电容器时，所有多个沟槽电容器中至少多个相邻沟槽电容器具有基本上相同的深度，这样的多个相邻沟槽电容器在沟槽基本相同的深度位置处具有基本上相同的沟槽直径(图2中的d1)。窄部分9在沟槽基本相同的深度位置处以基本上相同的直径(图2中的d2)形成，这些沟槽之间的窄部分的数量必然相同。由此，多个沟槽电容器之中，电容器电极的表面积不会有大的变化。在本实施例中沟槽电容器的电容量变化基本上与没有形成窄部分9的沟槽电容器的相同。这是根据本发明的第一实施例包括沟槽电容器的半导体器件的效果之一。采用该结构，可以提供包括高可靠性的沟槽电容器的半导体器件。
图3A到3G按照工艺顺序示出了根据本发明的第一实施例的包括沟槽电容器的半导体器件的制造方法的剖面图。
通过热氧化法膜厚度为4.5nm的氧化硅膜14形成在硅衬底1上。通过化学气相淀积(CVD)法膜厚度为220nm的氮化硅膜15和膜厚度为1400nm的氧化硅膜16层叠在氧化硅膜14上。抗蚀剂膜涂覆其上，然后通过光刻工艺形成抗蚀剂图形。使用该抗蚀剂图形作为蚀刻掩模，通过反应离子蚀刻(RIE)法蚀刻氧化硅膜16、氮化硅膜15、氧化硅膜14直到露出硅衬底1，如图3A所示。
使用氧化硅膜16作为蚀刻掩模，通过RIE法向下蚀刻到预定深度形成沟槽的上部8a。沟槽的上部8a形成图3B所示的前向锥形。例如含有230 SCCM的HBr、21 SCCM的O2以及35 SCCM的NF3的混合气体用做蚀刻气体。对于蚀刻条件，例如压力设置为150mTorr，激励功率设置为900W。随着蚀刻的进行，由硅与蚀刻气体的反应物组成的蚀刻淀积物17产生并淀积在蚀刻掩模上以及沟槽8内。
形成锥形沟槽上部8a之后，工艺转到开始形成沟槽的下部分8b。改变蚀刻条件，接着进行蚀刻在沟槽8的侧壁上形成主部分(该工艺中的沟槽直径表示为d1)，如图3C所示。主部分为就垂直于硅衬底1表面的剖面而言，侧壁基本上变直的部分。例如使用含有300 SCCM的HBr、22 SCCM的O2以及7 SCCM的SF6的混合气体作为蚀刻气体。对于蚀刻条件，例如压力设置为200mTorr，激励功率设置为1600W。该工艺下文称做主部分形成工艺。
该主部分形成工艺之后，例如使用含有300 SCCM的HBr、25 SCCM的O2以及7 SCCM的SF6的混合气体作为蚀刻气体。对于蚀刻条件，例如压力设置为200mTorr，激励功率设置为1600W。蚀刻继续20秒钟。与主部分形成工艺的蚀刻条件相比，以上介绍的蚀刻条件仅需要在沟槽8的内壁上淀积更多的蚀刻淀积物17。如图3D所示，在这些蚀刻条件下，起防止蚀刻的保护膜作用的蚀刻淀积物17往往更多淀积在沟槽底部的周边部分而不是中心部分。由此，沟槽底部周边部分的蚀刻速率比沟槽底部中心部分的慢，由此随着蚀刻的进行沟槽直径窄于以上提到的沟槽直径d1。该工艺下文称做窄部分形成工艺。
接下来，再次进行以上介绍的主部分形成工艺。蚀刻条件再次改变为主部分形成工艺的蚀刻条件(300 SCCM的HBr、22 SCCM的O2以及7SCCM的SF6、200mTorr的压力以及1600W的激励功率)。因此，进行蚀刻以形成基本上垂直于硅衬底1的主部分。如图3E所示，具有沟槽直径d2的窄部分9与沟槽8同轴地形成。形成窄部分9之后，沟槽直径再次回到d1。显然可以在进行蚀刻的同时保持沟槽直径d1，换句话说，同时继续形成主部分。
图3F示出了重复设置窄部分形成工艺和主部分形成工艺五次之后的沟槽。对应于插入五次窄部分形成工艺，窄部分9形成在五个部分中，由此沟槽的表面积增加。这里，介绍在五个位置中形成窄部分的一个例子。然而，窄部分的数量不限于五个。通过改变窄部分的数量，可以得到具有需要表面积的沟槽8。还有用于形成沟槽8的工艺。
下面参考图3G介绍形成沟槽的工艺之后的制造工艺。通过湿蚀刻等除去淀积在沟槽内和硅衬底1上的蚀刻淀积物17。在用掩模覆盖沟槽8上部的状态下形成电容器电极10，假设在沟槽8的上部中形成有图2所示的颈圈氧化物膜11。例如通过固态扩散法使杂质从沟槽8的内壁开始扩散来形成第一电容器电极10。沿第一电容器电极10的表面形状形成电容器绝缘膜12，并且通过掩埋形成第二电容器电极13。
在第二电容器电极13的上部和电容器绝缘膜12上进行回蚀工艺形成颈圈氧化物膜11。沟槽8的上内壁露出，并且颈圈氧化物膜11形成在露出部分上。通过回蚀除去颈圈氧化物膜11的多余部分，然后如掺杂砷的多晶硅填充到沟槽8的其余部分内。以此方式，完成了图3G所示的沟槽电容器。
通过调节要插入的窄部分形成工艺的频率可以容易地控制要提供在沟槽8中的窄部分8的数量。根据本实施例的包括沟槽电容器的半导体器件的制造方法，不仅可以控制窄部分9的数量，也可以自由地控制形成窄部分9的深度位置。
图4为在硅衬底中通过蚀刻形成沟槽时蚀刻速率与高宽比的关系曲线。随着蚀刻的进行，蚀刻淀积物17淀积在沟槽内，特别是在它的正面上。沟槽8的有效(virtual)高宽比增加，蚀刻速率下降。
通过转变蚀刻速率下降控制形成窄部分9的位置。例如，为了如图3G所示以均匀的间隔形成窄部分9，唯一重要的是在主部分形成工艺的过程中逐渐地延长蚀刻时间。例如，当重复窄部分形成工艺和主部分形成工艺时，用于窄部分形成工艺的蚀刻时间固定到30秒钟，用于主部分形成工艺的蚀刻时间开始为1分钟，每次插入窄部分形成工艺时逐渐延长15秒钟，延长蚀刻时间的目的是为了弥补蚀刻速率的降低。由此可以以几乎均匀的间隔形成窄部分9。这里各工艺中的蚀刻条件与以前介绍的相同。
在根据本实施例的包括沟槽电容器的半导体器件的制造方法中，在形成沟槽8的蚀刻工艺过程中在沟槽侧壁上形成窄部分9。因此，与形成沟槽之后以不同的工艺形成不规则部分的常规工艺相比，可以简化工艺。因此本实施例的制造方法非常适合大规模生产。
在使用根据本发明的包括沟槽电容器的半导体器件的制造方法同时制造的多个沟槽电容器中，可以精确地控制沟槽8的形状。与通过自然形成不规则部分的常规例子相比，根据本实施例制造的半导体器件显示出沟槽形状变化很小。因此根据本实施例制造的半导体器件显示出电容量变化很小。
通过使用根据本发明的包括沟槽电容器的半导体器件的制造方法形成窄部分，可以在垂直于半导体衬底的方向中将蚀刻源的注入方向对准到沟槽内。因此，形成瓶型沟槽时可以得到优良的沟槽形状。下面介绍本实施例的效果。
瓶型沟槽是在形成图3C所示的沟槽上部8a的锥形之后进行蚀刻以使沟槽直径加宽而形成的。通过形成这种沟槽形状，与在形成锥形之后立即保持沟槽直径的情况下进行蚀刻相比，可以增加沟槽的表面积。然而，形成这种瓶型沟槽时，随着蚀刻的进行，并不在垂直于半导体衬底的方向中进行蚀刻。由此，现已知沟槽的形状变得曲折。可以认为这是由于有许多蚀刻源从除垂直方向之外的多个方向注入到沟槽内。
根据本实施例的包括沟槽电容器的半导体器件的制造方法，在形成沟槽的过程中提供了窄部分9。因此，形成瓶型沟槽时，通过窄部分9可以限制从除垂直于衬底方向之外的多个方向注入的蚀刻源的数量。可以在垂直于衬底的方向中进行蚀刻，由此得到优良的沟槽形状。这里，就限制从除垂直于衬底方向之外的多个方向注入的蚀刻源的数量而言，优选地，窄部分9的直径小于衬底表面上沟槽开口处的直径。
(第二实施例)
下面参考图5A到5D介绍根据本发明第二实施例的包括沟槽电容器的半导体器件的制造方法。除了窄部分9的数量减少到1个之外，根据本实施例的制造方法制造的包括沟槽电容器的半导体器件的结构与参考图2的第一实施例中介绍的结构相同。。因此，这里省略了对相同结构的介绍。
图5A到5D按照工艺顺序示出了根据本发明第二实施例的包括沟槽电容器的半导体器件的制造方法的剖面图。对于对应于图3中所示的结构，在图5中使用了相同的参考数字。这里省略了与第一实施例中相同的工艺说明。
在硅衬底1上进行对应于第一实施例的图3A到3C的工艺。与第一实施例类似，对应于图3C的工艺称做主部分形成工艺(主部分的沟槽直径也表示为d1)。
图5A为进行以上介绍的工艺之后沟槽电容器的剖面图。硅与蚀刻源的反应物的蚀刻淀积物17淀积在沟槽内，特别是在它的上部分上。显然增加了沟槽8的有效高宽比。随着蚀刻时间，蚀刻速率降低，例如在5μm的深度，蚀刻速率降低到约0.25μm/min。
蚀刻条件例如改变为45SCCM的NF3、200mTorr的压力以及500W的激励功率以便于除去蚀刻淀积物17。在这些条件下，继续蚀刻30秒钟。如图5B所示，随着蚀刻的进行，除去了淀积在沟槽8开口上以及沟槽底部中心部分上的蚀刻淀积物17。沟槽侧壁和底部周边部分上的蚀刻淀积物17留下来没有除去。
蚀刻淀积物17起防止蚀刻的保护膜作用。因此，蚀刻速率在沟槽底部的中间部分和周边部分之间改变，取决于蚀刻淀积物17的剩余量。换句话说，具有较薄保护膜的中心部分的蚀刻量多于周边部分的蚀刻量。由此，与第一实施例类似，进行蚀刻以使沟槽直径变窄。
接下来，在例如300 SCCM的HBr、20 SCCM的O2以及7 SCCM的SF6、200mTorr的压力以及1600W的激励功率的蚀刻条件下进行蚀刻，以在径向拓宽硅。继续该蚀刻直到沟槽直径加宽并达到沟槽直径d1。应该控制蚀刻时间以便当沟槽直径例如达到沟槽直径d1时，该工艺终止。更精确地，蚀刻时间设置为5秒钟。
如图5C所示，与第一实施例类似，与沟槽8同轴地形成具有沟槽直径d2的窄部分9，沟槽直径d2比沟槽直径d1窄。与第一实施例类似，主部分形成工艺之后进行的以上介绍工艺将称做窄部分形成工艺。
图5D示出了主部分形成工艺的第二轮的剖面图。在以上介绍的窄部分形成工艺之后，在例如300 SCCM的HBr、22 SCCM的O2以及7 SCCM的SF6、200mTorr的压力以及1600W的激励功率的蚀刻条件下进行蚀刻，以保持沟槽直径基本上与形成主部分时的直径相同。与窄部分形成工艺之前相比，证明蚀刻速率得到恢复。这归因于在窄部分形成工艺中除去了沟槽内堆积的蚀刻淀积物17并且由此降低了有效的高宽比。
图6示意性地示出了在本发明的第二实施例的沟槽8形成工艺中处理时间与蚀刻速率之间的关系曲线。图6示出了引入了两轮窄部分形成工艺的一个例子。显然当引入窄部分形成工艺时蚀刻速率增加。与第一轮相比引入第二轮窄部分形成工艺时，蚀刻速率的增加较小。这是由于随着蚀刻的进行沟槽自身的高宽比被改变。
在适当的时刻引入窄部分形成工艺以除去蚀刻淀积物17。通过在适当的时刻引入该工艺，可以保持蚀刻速率同时生产量基本上没有降低。如图7所示，与没有形成窄部分相比(图7中的虚线所示)，可以形成较深的沟槽8。当沟槽8的高宽比超过预定值时或者当蚀刻速率低于预定速率时，可以设置插入窄部分形成工艺的适当时刻。
除了在本发明的第一和第二实施例中使用的蚀刻工艺之外，还可以在除这些实施例中应用的蚀刻条件之外的蚀刻条件下使用湿蚀刻或干蚀刻。同样以此方式，可以除去蚀刻淀积物，由此抑制了蚀刻速率下降。由于本实施例可以除去蚀刻淀积物同时形成了不规则部分，因此可以简化工艺数量，因此特别适合大规模生产。
在本实施例中，根据形成的窄部分，可以在垂直于半导体衬底的方向中将蚀刻源的注入方向对准到沟槽内。因此，形成瓶型沟槽时可以得到优良的沟槽形状。
在本实施例中，使用含氟气体作为蚀刻气体。也可以使用在它的化学成分中不含有氟的气体得到类似的结果。然而，当含氟气体用做蚀刻气体时，可以有效地除去蚀刻淀积物。因此在本实施例中，含氟气体适合于分离蚀刻淀积物的工艺。在各种含氟气体之中，氟碳化合物气体具有相对于硅选择性蚀刻为氧化物的蚀刻淀积物的性质。对于本实施例中分离蚀刻淀积物的工艺，氟碳化合物气体作为蚀刻气体特别有用。
(第三实施例)
本实施例的特点在于在第一或第二实施例中沟槽下部的形成工艺期间测量硅的蚀刻速率。当蚀刻速率低于预定速率时，插入窄部分形成工艺。根据本实施例的半导体器件及其制造方法与以上介绍的各实施例的相同。因此，这里省略了半导体器件及其制造方法的介绍。
图8示意性地示出了在本实施例中使用的等离子体蚀刻系统的结构。
工艺室18包括由彼此相对的阴极电极19和阳极电极20组成平行板型等离子体产生机构。未示的磁场施加机构在工艺室18中建立平行磁场。要处理的衬底21放置在阴极电极19上。高频电源23通过匹配电路22连接到阴极电极19。
将工艺气体均匀地提供到要处理的衬底21上的淋浴喷头24结合在阳极电极20中。一个或多个贮气瓶26(图中仅示出了一个贮气瓶)通过一个或多个流速控制装置25(图中仅示出了一个装置)连接到淋浴喷头24。分别提供贮气瓶26作为工艺气体的气体源。涡轮分子泵28通过压力调节阀27连接到工艺室18。干燥泵29连接到涡轮分子泵28的出口侧。
监控等离子体发光的发光监视器30安装到工艺室18。例如，通过监控F2的等离子体发光强度可以测量蚀刻速率。控制系统31连接到发光监视器30。配置控制系统31根据从发光监视器30反馈的蚀刻速率的测量结果改变蚀刻条件。
在蚀刻速率和F2的等离子体发光强度之间存在密切的关系。随着蚀刻速率的降低，F2的等离子体发光强度逐渐增加。这是由于随着蚀刻速率的降低消耗的氟基团被还原。蚀刻速率降低归因于两个原因。两个原因为由于蚀刻的进行沟槽8的高宽比有效增加，以及由于在沟槽内淀积蚀刻淀积物17高宽比有效增加。图9示出了F2的等离子体发光强度相对于蚀刻时间的转变的曲线图。随着蚀刻的进行F2的等离子体发光强度增加。
当在主部分形成工艺中F2的发光强度升高到预定的发光强度时，由发光监视器30得到的信号传送到控制系统31。此时，引入了形成窄部分9的窄部分形成工艺同时除去了蚀刻淀积物17。由此，可以以最有效的定时引入窄部分形成工艺。可以形成具有优良的再现性和精度的沟槽电容器同时保持生产量。
(第四实施例)
与第三实施例类似，本实施例的特点在于沟槽下部形成工艺期间测量硅的蚀刻速率。当蚀刻速率低于预定速率时，插入窄部分形成工艺。本实施例采用了与第三实施例不同的测量蚀刻速率的方法。
图10示意性地示出了在本实施例中使用的等离子体蚀刻系统的结构。相同的参考数字用于表示图8中的相同部件，这里省略了对相同部分的介绍。与第三实施例中使用的蚀刻系统的不同之处是安装了用于测量为蚀刻掩模的氧化硅膜16(图5A到5D中所示)的膜厚度的膜厚度监控器32。可以安装膜厚度监控器32代替发光监控器。
可以观察硅衬底1的蚀刻速率与氧化硅膜16的蚀刻速率之间的关系。当硅的蚀刻速率降低时，如SiF4的蚀刻产物量减少。通过SiF4与活性氧之间的反应减少要淀积在氧化硅膜16上的蚀刻淀积物17的量。由此，氧化硅膜16的蚀刻速率增加。根据这种关系，通过用膜厚度监控器32测量氧化硅膜16的膜厚度可以从氧化硅膜16的蚀刻速率计算硅的蚀刻速率。
测量氧化硅膜16的膜厚度的措施包括例如测量来自氧化硅膜16的反射光强度。来自氧化硅膜16顶面和来自它的底面的反射光具有不同的相位。因此，这种衍射光强度随着氧化硅膜16的膜厚度而变化。
在本实施例中，随着沟槽8蚀刻的进行，硅的蚀刻速率降低。因此，氧化硅膜16的膜厚度的减小速率(氧化硅膜16的蚀刻速率)逐渐增加。
当在主部分形成工艺中氧化硅膜16的蚀刻速率达到预定值时，换句话说，当在主部分形成工艺中硅的蚀刻速率降低到预定值时，由膜厚度监控器32得到的信号传送到控制系统31。此时，引入了形成窄部分9的窄部分形成工艺同时除去了蚀刻淀积物17。由此，可以以最有效的定时引入窄部分形成工艺。可以形成具有优良的再现性和精度的沟槽电容器同时保持生产量。
可以不脱离本发明的实质对本发明的各实施例进行各种修改。例如，沟槽的上部可以形成垂直形状而不是锥形。除了主部分之外沟槽的下部可以形成锥形代替基本垂直的形状。
在本发明的每个实施例中，沟槽包括沟槽上部分和沟槽下部分，沟槽下部分包括主部分和窄部分。然而，当沟槽的上部可以形成垂直形状而不是锥形时，主部分形成工艺中的蚀刻条件和上部分形成工艺中的蚀刻条件可以相同。此时，上部可以包括主部分。然而，不是必须形成上部分。
在根据本发明的每个实施例的包括沟槽电容器的半导体器件中，第二电容器电极13连接到与沟槽电容器相邻设置的源扩散层2。然而，也可以将第一电容器电极连接到扩散层。
考虑了这里公开的本发明的说明和实施，对于本领域中的技术人员来说本发明的其它实施例将显而易见。这里的说明和实施例旨在示例，本发明的实际范围和精神由下面的权利要求书表示。

Claims (8)

1.一种包含沟槽电容器的半导体器件的制造方法，包括：
在半导体衬底的上表面上形成掩模图形；以及
使用掩模图形作为蚀刻掩模在半导体衬底上形成沟槽，
其中形成沟槽包括交替地通过第一各向异性蚀刻工艺形成沟槽的主部分并通过第二各向异性蚀刻工艺形成窄部分，在所述窄部分中所述沟槽的直径同轴地降低，并且第二各向异性蚀刻工艺的蚀刻条件与第一各向异性蚀刻工艺的蚀刻条件不同。
2.根据权利要求1的方法，
其中形成窄部分时除去沟槽内淀积的蚀刻淀积物。
3.根据权利要求1的方法，
其中当形成沟槽时沟槽的高宽比超过预定值时形成窄部分。
4.根据权利要求1的方法，
其中当形成沟槽时蚀刻速率低于预定值时形成窄部分。
5.根据权利要求4的方法，
其中进行等离子体蚀刻作为各向异性蚀刻，以及
通过在形成沟槽的等离子体蚀刻期间监控等离子体的发光强度来测量蚀刻速率。
6.根据权利要求4的方法，
其中根据在形成沟槽的主部分期间蚀刻掩模的膜厚度来确定蚀刻速率，其中通过形成沟槽时测量来自蚀刻掩模的反射光强度可以得到膜厚度。
7.根据权利要求1的方法，
其中使用具有含氟的化学成分的气体用做形成窄部分时的蚀刻气体。
8.根据权利要求7的方法，
其中具有含氟的化学成分的气体为氟碳化合物气体。
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