JP2006173293A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 アスペクト比が高くてもトレンチの形状の制御が可能な半導体装置の製造方法を提供する。
【解決手段】 トレンチ７の下部１１の形成を前期と後期に分ける。前期工程は、マスク部材５１をマスクにして半導体基板１を選択的にエッチングする。（エッチング深さｄ）／（表面３の開口幅ｗ）が４０に到達すると、後期工程に移り、後期工程ではチャンバ内の圧力を前期工程のそれの１／２以上９／１０以下に変更してエッチングを続ける。
【選択図】 図７
【解決手段】 トレンチ７の下部１１の形成を前期と後期に分ける。前期工程は、マスク部材５１をマスクにして半導体基板１を選択的にエッチングする。（エッチング深さｄ）／（表面３の開口幅ｗ）が４０に到達すると、後期工程に移り、後期工程ではチャンバ内の圧力を前期工程のそれの１／２以上９／１０以下に変更してエッチングを続ける。
【選択図】 図７
Description
本発明は、トレンチを有する半導体装置の製造方法に関し、例えばＤＲＡＭ(Dynamic Random Access Memory)のキャパシタが埋め込まれるトレンチの形成方法に関する。
半導体装置のうち、ＤＲＡＭやアナログ回路は、半導体基板に形成されたキャパシタを備える。例えば、ＤＲＡＭは、１ビットの情報をキャパシタに蓄積された電荷量の大小で記憶する。ＤＲＡＭでは、キャパシタに蓄積された電荷のリークが不可避的に起こるため、キャパシタから電荷が失われる前にいったん情報を読み出して同じ情報を書き込む動作が必要である。これをリフレッシュ動作という。過度のリフレッシュ動作をすることなく、情報を正確に記憶するためには、キャパシタの容量を大きくする必要がある。キャパシタの容量ＣはＣ=εＳ/ｄと表される。εは誘電体膜であるキャパシタ絶縁膜の誘電率であり、Ｓはキャパシタ絶縁膜の表面積であり、ｄはキャパシタ絶縁膜の厚みである。したがって、容量Ｃは、キャパシタ絶縁膜の表面積Ｓに比例する。
しかし、ＤＲＡＭの微細化により、半導体基板の表面上に平面的に形成されたキャパシタではキャパシタ絶縁膜の表面積を大きくすることができないため、キャパシタの容量を大きくできない。そこで、半導体基板にトレンチをエッチングで形成し、そこにキャパシタを埋め込むことにより、キャパシタを縦方向に延ばしている。これにより、キャパシタ絶縁膜の表面積を大きくして、キャパシタの容量を増やしている。
キャパシタをトレンチに形成すれば、ＤＲＡＭの微細化がさらに進んでも、トレンチを深くすればキャパシタの容量を確保できる。しかし、トレンチのアスペクト比（トレンチの深さ／トレンチ上端の開口径）が大きくなると、トレンチの深さ方向のエッチングが進みにくくなる。このため、様々なトレンチ形成方法が提案されている（例えば、特許文献１，２）。
特許第３２１９１４９号公報（図１、図４〜図７）
米国特許第６，０７１，８２３号明細書（図５、図６）
本発明の目的は、アスペクト比が高くてもトレンチの形状の制御が可能な半導体装置の製造方法を提供することである。
本発明の一態様に係る半導体装置は、半導体基板の表面上にマスク部材を形成する工程と、前記マスク部材をマスクにして所定の圧力の下で前記半導体基板を選択的にエッチングし、（エッチング深さ）／（前記表面の開口幅）が３０以上に到達すると、この到達した際の前記圧力に対して、前記圧力を１／２以上９／１０以下に変更してエッチングを続けることによって、前記半導体基板中にトレンチを形成する工程と、を備えることを特徴とする。
本発明の他の態様に係る半導体装置は、半導体基板の表面上にマスク部材を形成する工程と、前記マスク部材をマスクにして所定のバイアスパワーの下で前記半導体基板を選択的にエッチングし、（エッチング深さ）／（前記表面の開口幅）が３０以上に到達すると、この到達した際の前記バイアスパワーに対して、前記バイアスパワーを１．２５倍以上１．５倍以下に変更してエッチングを続けることによって、前記半導体基板中にトレンチを形成する工程と、を備えることを特徴とする。
本発明によれば、アスペクト比が高くてもトレンチの形状の制御が可能となる。
本発明の実施形態について図面を参照して説明する。図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。本実施形態の主な特徴は、所定の圧力の下で半導体基板を選択的にエッチングし、（エッチング深さ）／（半導体基板の表面の開口幅）が４０以上に到達すると、この到達した際の圧力に対して、圧力を１／２以上９／１０以下に変更してエッチングを続けることによって、半導体基板中にトレンチを形成することである。
本実施形態により形成されるトレンチには、ＤＲＡＭのメモリセルに備えられるトレンチキャパシタが配置される。そこで、まず、本実施形態に係る半導体装置の製造方法で作製されたＤＲＡＭのメモリセルの構造から説明する。
図１は、本実施形態に係る半導体装置の製造方法で作製されたＤＲＡＭのメモリセルの断面図である。メモリセルＭＣは、半導体基板１の表面３上に形成されたゲート電極５を含む一つのＭＯＳ(Metal Oxide Semiconductor)トランジスタＴｒと、半導体基板１中に形成された１つのキャパシタＣｓとにより構成される。メモリセルＭＣの構造の詳細は次の通りである。
ｐ型の半導体基板（例えばシリコン基板）１には、表面３から半導体基板１の内部に延びた複数の深いトレンチ（ディープトレンチと称されることもある）７が形成されている。トレンチ７の深さは、例えば６μｍ〜８μｍである。トレンチ７は、表面３から例えば１．３μｍ〜１．５μｍを境にそれよりも上が上部９で下が下部１１である。上部９の側面は、表面３から半導体基板１内に向かうに従いトレンチ７の幅が小さくなるテーパ状を有する。したがって、トレンチの上部９では、トレンチ７の幅が徐々に小さくなっている。これに対して、トレンチの下部１１では、トレンチ７の幅が略一定である。
トレンチの下部１１の周囲の半導体基板１中には、ｎ型の不純物領域１３が形成されている。下部１１の側面上にはキャパシタ絶縁膜１５が形成されている。ポリシリコンからなる埋込導電部材１７がキャパシタ絶縁膜１５上に下部１１を埋めて形成されている。キャパシタＣｓは、一方電極となる不純物領域１３、キャパシタ絶縁膜１５及び他方電極となる埋込導電部材１７により構成される。
トレンチの上部９の側面上には、カラー(collar)絶縁膜１９が形成されている。カラー絶縁膜１９は、寄生トランジスタの形成を防止するためのものであり、したがって、カラー絶縁膜１９はキャパシタ絶縁膜１５より厚い。埋込配線２１は、カラー絶縁膜１９上にトレンチの上部９を埋めて形成されている。埋込配線２１は、トレンチ７内で埋込導電部材１７と接続されている。トレンチの上部９には、カラー絶縁膜１９及び埋込配線２１を覆い、かつ埋込配線２１とコンタクトしている導電膜２３が形成されている。隣り合うトレンチ７間には、表面３に埋め込まれた素子分離絶縁膜２５が配置されている。
表面３上にはＭＯＳトランジスタＴｒのゲート絶縁膜２７が形成されている。この上には、間隔を設けてワード線ＷＬが配置されている。活性領域上に位置するワード線ＷＬがゲート電極５となる。活性領域とは、表面３のうち素子分離絶縁膜２５が形成されていない領域である。活性領域にＭＯＳトランジスタＴｒを構成するｎ型のソース領域２９及びドレイン領域３１が形成されている。ソース領域２９は、導電膜２３とコンタクトしている。
ワード線ＷＬを覆うように層間絶縁膜３３が形成されている。層間絶縁膜３３上にはビット線ＢＬが形成されている。ビット線ＢＬとドレイン領域３１は、層間絶縁膜３３に埋め込まれた接続部材３５により接続されている。
図１に示すメモリセルＭＣの等価回路について、図２を用いて説明する。メモリセルＭＣは、１つのＭＯＳトランジスタＴｒと１つのキャパシタＣｓとで構成される。ワード線ＷＬを選択してＭＯＳトランジスタＴｒのゲートをオンし、かつ選択したビット線ＢＬの電位を「Ｈ」又は「Ｌ」にする。選択されたメモリセルＭＣのキャパシタＣｓでは、「Ｈ」の場合、電荷が蓄積され、「Ｌ」の場合、電荷が引き抜かれる。これらにより、１ビットの情報が書き込まれる。
次に、本実施形態に係る半導体装置の製造方法におけるトレンチ形成工程で用いるエッチング装置について説明する。図３は、このエッチング装置の概略図である。エッチング装置１０１は、チャンバ１０３と、チャンバ１０３内の下部に配置されると共にカソード電極となるステージ１０５とを備える。ステージ１０５上には、トレンチ形成の対象となる半導体基板としてウエハＳが載置される。
エッチング装置１０１は、さらに、チャンバ１０３内の圧力を調節する真空ポンプ１０７と、インピーダンス整合器であるマッチャー１０９を介してチャンバ１０３内の電極と接続された二つの高周波電源１１１，１１３と、を備える。高周波電源１１１はカソード電極となるステージ１０５に接続されて３．２ＭＨｚの高周波電力を供給し、高周波電源１１３もステージ１０５に接続されて４０ＭＨｚの高周波電力を供給する。ここで、周波数の低い電力を供給する高周波電源１１１によりステージ１０５に印加するパワーがバイアスパワーである。一方、周波数の高い電力を供給する高周波電源１１３によりステージ１０５に印加するパワーがソースパワーである。したがって、エッチング装置１０１は、二つの異なる周波数を重畳させる二周波重畳方式である。
エッチング装置１０１は、さらに、一端がチャンバ１０３内の上部に導かれ、他端がマスフロー１１５を介してエッチング用ガスのガスボンベ１１７に接続されたガス導入管１１９と、カソード電極となるステージ１０５に対向配置されかつ接地電位とされるアノード電極１２０と、を備える。
本実施形態に係る半導体装置の製造方法を説明する。これについては、トレンチ形成までの工程とそれ以後の工程とに分けて説明する。図４〜図８は、トレンチ形成までの工程を順に示す断面図である。
図４に示すように、厚さ２ｎｍのシリコン酸化膜３７を熱酸化によりシリコン基板１の表面３上に形成する。次に、ＣＶＤ(Chemical Vapor Deposition)により、シリコン酸化膜３７上に厚さ２２０ｎｍのシリコン窒化膜３９を形成する。シリコン窒化膜３９を表面３上に直接形成した場合、シリコン窒化膜３９はシリコンからなる半導体基板１と密着性が良くないので、これらの間にシリコン酸化膜３７を介在させている。
次に、厚さ１６００ｎｍのシリコン酸化膜４１を、ＣＶＤによりシリコン窒化膜３９上に形成する。回転塗布法を用いて、シリコン酸化膜４１上に厚さ６００ｎｍのレジスト４３を形成する。フォトリソグラフィにより、トレンチ７の形成領域４５と対応する位置にレジスト４３が開口４７を有するように、レジスト４３をパターニングする。
図５に示すように、パターニングされたレジスト４３をマスクにして、ウェットエッチングのような等方性エッチングにより、シリコン酸化膜４１の上部を選択的に除去し、その後、ＲＩＥ(Reactive Ion Etching)のような異方性エッチングを用いて、シリコン酸化膜４１の残り、シリコン窒化膜３９及びシリコン酸化膜３７をエッチングして、表面３を露出させる。これにより、シリコン酸化膜４１、シリコン窒化膜３９及びシリコン酸化膜３７からなり、表面３を露出させる開口４９を有するマスク部材５１が形成される。そして、レジスト４３を除去した半導体基板１を含むウエハＳを図３に示すステージ１０５上に置く。
図６に示すように、マスク部材５１をマスクとして、ＲＩＥにより半導体基板１を深さ１．５μｍ程度まで選択的にエッチングして、トレンチの上部９を形成する。トレンチの上部９の側面は、表面３から半導体基板１内に向かうに従いトレンチの幅が小さくなるテーパ状を有する。このエッチングの具体的条件は次の通りである。エッチングガスは、ＨＢｒが２３０ｓｃｃｍ、Ｏ２が２１ｓｃｃｍ、ＮＦ３が３５ｓｃｃｍの混合ガスであり、図３のチャンバ１０３内の圧力は１５０ｍＴｏｒｒであり、ソースパワーは７００Ｗであり、バイアスパワーは４５０Ｗである。
トレンチの上部９の形成後、図７及び図８に示すように、ＲＩＥを用いたトレンチの下部１１の形成工程に移る。トレンチの下部１１は、深さ方向において、その幅が略同じである。トレンチの下部１１の形成は、（エッチング深さｄ）／（表面３の開口幅ｗ）が４０までの工程（図７に示す前期工程）と、それ以後の工程（図８に示す後期工程）とに分け、後期工程では前期工程よりチャンバ１０３内の圧力を下げている。この理由について比較形態を用いて説明する。なお、エッチング深さｄとは、表面３からエッチングがされている面５３までの長さである。本実施形態において、（エッチング深さｄ）／（表面３の開口幅ｗ）が４０となるエッチング深さｄは例えば、６．８μｍであり、開口幅ｗは例えば１７０ｎｍである。
図９は、比較形態に係るトレンチの下部１１の形成方法を説明する断面図であり、図８と対応する。ＲＩＥは、エッチングガスから生じるイオンでエッチングする方式である。チャンバ１０３内の圧力を途中で変えないで、トレンチの下部１１を形成すると、（エッチング深さｄ）／（表面３の開口幅ｗ）が４２〜４３程度で、イオンの直進性が悪くなるため、トレンチ７の形状の制御ができなくなる。したがって、これより深いトレンチの部分５５が曲がってしまう。トレンチ７の曲がった部分５５が形成されると、形状の制御性の低さに起因して、トレンチ７にキャパシタＣｓを形成する際に、キャバシタ絶縁膜の表面積の変動が大きく、かつトレンチ７の曲がった部分５５を均一な厚みのキャバシタ絶縁膜で被覆することが難しく、信頼性の高いキャパシタＣｓを形成することができない。
そこで、本実施形態は、（エッチング深さｄ）／（表面３の開口幅ｗ）が４２〜４３の寸前である４０を境に前期工程と後期工程に分けて、後期工程ではチャンバ１０３内の圧力を前期工程のそれの１／２以上９／１０以下に変更してエッチングする。言い換えれば、（エッチング深さｄ）／（表面３の開口幅ｗ）が４０に到達すると、この到達した際の圧力に対して、圧力を１／２以上９／１０以下に変更してエッチングを続けるのである。これにより、イオンの直進性を維持してトレンチ７の曲がりを防止する。
１／２以上にしたのは、１／２より小さくすると、マスク部材５１と半導体基板１とのエッチングの選択比が小さくなり、トレンチ７を所望の深さにできないからである。一方、９／１０以下としたのは、９／１０より大きいと、エッチングによりトレンチ７の最深部で発生した反応生成物がトレンチ７の外部に排気されにくくなり、それにより、最深部に存在する反応生成物の均一性が下がり、その結果、上述したトレンチ７の曲がった部分５５が生じるからである。なお、前期工程におけるチャンバ１０３内の圧力は、マスク部材５１と半導体基板１との十分なエッチング選択比を確保し、（エッチング深さｄ）／（表面３の開口幅ｗ）が４０を超える深いトレンチ７を形成可能とする観点から１８０ｍＴｏｒｒ以上とすることが好ましい。
図７に示す前期工程の具体的条件を説明する。エッチングガスは、ＨＢｒが２３０ｓｃｃｍ、Ｏ２が８ｓｃｃｍ、ＮＦ３が１７ｓｃｃｍの混合ガスである。ここでは、ＮＦ３の替わりに、他の炭素を含有しないＦ系ガスを用いることもでき、例えば、ＨＢｒ、Ｏ２、ＳＦ６の混合ガスを用いてもよい。マスク部材５１との高い選択比で半導体基板１をエッチングするために、チャンバ１０３内の圧力は例えば２００ｍＴｏｒｒであり、ソースパワーは例えば８００Ｗであり、バイアスパワーは例えば９００Ｗである。前期工程のエッチングにより、トレンチの上部９とトレンチの下部１１との連結部５７において、トレンチの下部１１の幅がトレンチの上部９の幅より広がる。
（エッチング深さｄ）／（表面３の開口幅ｗ）が４０に到達すると、図８に示すように、チャンバ１０３内の圧力を２００ｍＴｏｒｒから１５０ｍＴｏｒｒに変更（つまり２００ｍＴｏｒｒの３／４の値に変更）してエッチングすることにより、トレンチの下部１１を完成する。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、その幅が略一定であるトレンチの下部１１に曲がった部分５５（図９）が生じることなく、表面３に対して略垂直なトレンチの下部１１を形成することができる。なお、前期工程のチャンバ１０３内の圧力が２００ｍＴｏｒｒの場合、後期工程のチャンバ１０３内の圧力を１３５ｍＴｏｒｒ〜１８０ｍＴｏｒｒの範囲にすると、この範囲以外よりも、トレンチの下部１１に曲がった部分５５が発生するのを防止する効果がより顕著になる。
なお、本実施形態では、（エッチング深さｄ）／（表面３の開口幅ｗ）が４２〜４３程度で、トレンチ７が曲がり始めることに鑑みて、その寸前である４０を境にチャンバ１０３内の圧力を変更している。しかしながら３０以上に到達してからチャンバ１０３内の圧力を変更すると、トレンチの下部１１に曲がった部分５５が生じることを防止できる。但し、（エッチング深さｄ）／（表面３の開口幅ｗ）が４０に近い値でチャンバ１０３内の圧力を変更した方が、トレンチ７を深く形成することができる。
また、（エッチング深さｄ）／（表面３の開口幅ｗ）が４２〜４３よりさらに大きい値でトレンチ７が曲がり始まるときは、その曲がり始める値の寸前以下の値でエッチング室の圧力を変更すればよい。
また、前期工程と後期工程とでチャンバ１０３内の圧力を変更するのではなく、後期工程のバイアスパワーを前期工程のそれの１．２５倍以上１．５倍以下に変更しても、イオンの直進性を維持できるので、トレンチ７の曲がりを防止する効果を得ることができる。１．２５倍以上にしたのは、１．２５倍より小さくすると、トレンチ７の最深部でのイオンの直進性が低下し、トレンチ７の形状を制御できないからである。一方、１．５倍以下としたのは、１．５倍より大きいと、マスク部材５１と半導体基板１とのエッチングの選択比が小さくなり、所望の深さのトレンチ７を形成できないからである。このとき、前期工程におけるバイアスパワーは、マスク部材５１と半導体基板１との十分なエッチング選択比を確保し、（エッチング深さｄ）／（表面３の開口幅ｗ）が４０を超える深いトレンチ７を形成するうえで、１０００Ｗ以下とすることが好ましい。
バイアスパワーを変更する場合の具体的条件を説明する。前期工程及び後期工程において、エッチングガスは、ＨＢｒが２３０ｓｃｃｍ、Ｏ２が８ｓｃｃｍ、ＮＦ３が１７ｓｃｃｍの混合ガスである。チャンバ１０３内の圧力は例えば２００ｍＴｏｒｒであり、ソースパワーは例えば８００Ｗである。前期工程のバイアスパワーは例えば９００Ｗであるのに対して、後期工程のバイアスパワーは例えば１２００Ｗである（約１．３倍）。
なお、前期工程のバイアスパワーが９００Ｗの場合、後期工程のバイアスパワーを１１５０Ｗ〜１３５０Ｗの範囲にすると、この範囲以外よりも、トレンチの下部１１に曲がった部分５５が発生するのを防止する効果がより顕著になる。
最後に、トレンチ形成工程以後の工程を説明する。図１０〜図２２は、トレンチ形成後の工程を順に示す断面図である。図１０に示すように、ＣＶＤ法を用いて、半導体基板１の全面に不純物を含んだ膜、例えばＡｓＳＧ膜５９を形成する。これにより、トレンチ７の側面上にＡｓＳＧ膜５９が形成される。ＡｓＳＧ膜５９の膜厚は３０ｎｍ程度である。
次に、回転塗布法を用いて、半導体基板１の全面に厚さ数千ｎｍ程度のレジスト６１を形成する。レジスト６１はトレンチ７に埋め込まれている。そして、ダウンフローエッチングにより、シリコン酸化膜４１上及びトレンチの上部９内に形成されたレジスト６１を除去して、ＡｓＳＧ膜５９を露出させる。トレンチの下部１１内にはレジスト６１が残されている。
図１１に示すように、フッ酸系のウェットエッチングやダウンフローエッチングを用いて、シリコン酸化膜４１上及びトレンチの上部９の側面上に形成されたＡｓＳＧ膜５９を除去する。次に、過酸化水素水と硫酸との混合液によるウェットエッチングを用いて、トレンチの下部１１に残されているレジスト６１を除去する。
図１２に示すように、ＣＶＤによってトレンチ７の側面を覆うように、半導体基板１の全面に厚さ２０ｎｍのＴＥＯＳ(Tetraethylorthosilicate)膜６３を形成する。そして、１０００℃程度の熱拡散で、ＡｓＳＧ膜５９に含まれるＡｓをトレンチの下部１１の周囲の半導体基板１中に拡散させる。これにより、キャパシタの一方電極となるｎ型の不純物領域１３が形成される。ＴＥＯＳ膜６３の存在により、Ａｓがトレンチの上部９の周囲の半導体基板１中に拡散するのを防止できる。次に、フッ酸系のウェットエッチングを用いてＴＥＯＳ膜６３及びＡｓＳＧ膜５９を除去する。この状態が図１３である。
図１４に示すように、絶縁膜６５がトレンチ７の側面上に形成されるように、ＣＶＤにより厚さ数ｎｍの絶縁膜６５を半導体基板１の全面に形成する。絶縁膜６５はキャパシタ絶縁膜となる。絶縁膜６５としては、窒化膜と酸化膜との積層膜であるＮＯ膜や誘電体膜を用いることも可能である。次に、ＣＶＤを用いて、トレンチ７が埋まるように半導体基板１の全面に厚さ数百ｎｍの導電膜６７を形成する。導電膜６７としては、例えばＡｓがドープされたポリシリコン膜である。
図１５に示すように、ＣＭＰ(Chemical Mechanical Polishing)等の所定の平坦化プロセスや所定のエッチング工程により、トレンチの下部１１に導電膜６７が残るように導電膜６７を除去する。トレンチの下部１１に残された導電膜６７は、キャパシタの他方電極である埋込導電部材１７となる。埋込導電部材１７とトレンチの下部１１との間に位置する絶縁膜６５がキャパシタ絶縁膜１５となる。なお、この工程で、図１４のシリコン酸化膜４１は除去される。次に、燐酸系のウェットエッチングを用いて、トレンチの上部９の側面上に形成された絶縁膜６５を除去する。この状態が図１６である。
図１７に示すように、ＴＥＯＳ膜６９を半導体基板１の全面にＣＶＤを用いて形成する。ＲＩＥによりＴＥＯＳ膜６９を全面エッチングして、トレンチの上部９の側面上にのみＴＥＯＳ膜６９を残す。これが図１のカラー絶縁膜１９となる。カラー絶縁膜１９は、寄生トランジスタの発生を防止するためのものであり、十分な膜厚が必要である。したがって、カラー絶縁膜１９の膜厚（例えば２５ｎｍ〜３５ｎｍ）は、キャパシタ絶縁膜１５の膜厚（例えば４ｎｍ〜６ｎｍ）よりも大きい。
図１８に示すように、ＣＶＤを用いて、トレンチの上部９が埋まるように、半導体基板１の全面に厚さ数百ｎｍの導電膜７１を形成する。導電膜７１は、例えばＡｓがドープされたポリシリコン膜である。
図１９に示すように、ＣＭＰ等により、導電膜７１をトレンチの上部９内の所定の深さまで除去する。トレンチの上部９内に残された導電膜７１が埋込配線２１となる。このエッチングにより、カラー絶縁膜１９の一部が露出する。この露出したカラー絶縁膜１９を、燐酸系のウェットエッチングを用いて除去する。
図２０に示すように、ＣＶＤを用いて、半導体基板１の全面に厚さ数百ｎｍの導電膜２３を形成する。ＣＭＰ等により、トレンチの上部９の側面の一部が露出するまで導電膜２３を除去する。
図２１に示すように、隣り合うトレンチ７間の一方から他方に渡って浅いトレンチ７３を形成する。そして、図２２に示すように、ＣＶＤによりトレンチ７３が埋まるように、半導体基板１の全面に厚さ数百ｎｍの絶縁膜（例えばＴＥＯＳ膜）を形成する。ＣＭＰ等を用いて、表面３上に形成されている上記絶縁膜を除去する。これにより、トレンチ７３内に素子分離絶縁膜２５が形成される。後は公知の方法を用いて、ＭＯＳトランジスタＴｒ、ワード線ＷＬ、ビット線ＢＬ等を形成することにより、図１に示す本実施形態に係るメモリセルＭＣが完成する。
なお、本実施形態により形成されるトレンチに配置されるのはＤＲＡＭのキャパシタに限らず、アナログ回路のキャパシタでもよい。
１・・・半導体基板、３・・・表面、７・・・トレンチ、９・・・トレンチの上部、１１・・・トレンチの下部、１３・・・不純物領域、１５・・・キャパシタ絶縁膜、１７・・・埋込導電部材、１９・・・カラー絶縁膜、２１・・・埋込配線、５１・・・マスク部材、５３・・・エッチングがされている面、５５・・・トレンチの曲がった部分、５７・・・連結部、ｄ・・・エッチング深さ、ｗ・・・半導体基板の表面の開口幅、Ｃｓ・・・キャパシタ
Claims (5)
- 半導体基板の表面上にマスク部材を形成する工程と、
前記マスク部材をマスクにして所定の圧力の下で前記半導体基板を選択的にエッチングし、（エッチング深さ）／（前記表面の開口幅）が３０以上に到達すると、この到達した際の前記圧力に対して、前記圧力を１／２以上９／１０以下に変更してエッチングを続けることによって、前記半導体基板中にトレンチを形成する工程と、を備える
ことを特徴とする半導体装置の製造方法。 - 前記トレンチの形成工程中、前記トレンチが曲がって形成される手前で前記圧力を変更する
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 半導体基板の表面上にマスク部材を形成する工程と、
前記マスク部材をマスクにして所定のバイアスパワーの下で前記半導体基板を選択的にエッチングし、（エッチング深さ）／（前記表面の開口幅）が３０以上に到達すると、この到達した際の前記バイアスパワーに対して、前記バイアスパワーを１．２５倍以上１．５倍以下に変更してエッチングを続けることによって、前記半導体基板中にトレンチを形成する工程と、を備える
ことを特徴とする半導体装置の製造方法。 - 前記トレンチの形成工程中、前記トレンチが曲がって形成される手前で前記バイアスパワーを変更する
ことを特徴とする請求項３に記載の半導体装置の製造方法。 - 前記トレンチ形成工程は、
前記表面から前記半導体基板の内部に向かうに従い前記トレンチの幅が小さくなるテーパ状の側面を有する前記トレンチの上部を形成する工程と、
前記トレンチの上部の形成後、その幅が略一定である前記トレンチの下部を形成する工程と、を含み、
前記トレンチの下部の形成工程中に、（エッチング深さ）／（前記表面の開口幅）が３０以上に到達する
ことを特徴とする請求項１又は３に記載の半導体装置の製造方法。
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-
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-
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011148985A1 (ja) * | 2010-05-26 | 2011-12-01 | 住友精密工業株式会社 | プラズマエッチング方法 |
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