JP2006173293A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 230000007423 decrease Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 239000007789 gas Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
【課題】 アスペクト比が高くてもトレンチの形状の制御が可能な半導体装置の製造方法を提供する。
【解決手段】 トレンチ7の下部11の形成を前期と後期に分ける。前期工程は、マスク部材51をマスクにして半導体基板1を選択的にエッチングする。(エッチング深さd)/(表面3の開口幅w)が40に到達すると、後期工程に移り、後期工程ではチャンバ内の圧力を前期工程のそれの1/2以上9/10以下に変更してエッチングを続ける。
【選択図】 図7
【解決手段】 トレンチ7の下部11の形成を前期と後期に分ける。前期工程は、マスク部材51をマスクにして半導体基板1を選択的にエッチングする。(エッチング深さd)/(表面3の開口幅w)が40に到達すると、後期工程に移り、後期工程ではチャンバ内の圧力を前期工程のそれの1/2以上9/10以下に変更してエッチングを続ける。
【選択図】 図7
Description
本発明は、トレンチを有する半導体装置の製造方法に関し、例えばDRAM(Dynamic Random Access Memory)のキャパシタが埋め込まれるトレンチの形成方法に関する。
半導体装置のうち、DRAMやアナログ回路は、半導体基板に形成されたキャパシタを備える。例えば、DRAMは、1ビットの情報をキャパシタに蓄積された電荷量の大小で記憶する。DRAMでは、キャパシタに蓄積された電荷のリークが不可避的に起こるため、キャパシタから電荷が失われる前にいったん情報を読み出して同じ情報を書き込む動作が必要である。これをリフレッシュ動作という。過度のリフレッシュ動作をすることなく、情報を正確に記憶するためには、キャパシタの容量を大きくする必要がある。キャパシタの容量CはC=εS/dと表される。εは誘電体膜であるキャパシタ絶縁膜の誘電率であり、Sはキャパシタ絶縁膜の表面積であり、dはキャパシタ絶縁膜の厚みである。したがって、容量Cは、キャパシタ絶縁膜の表面積Sに比例する。
しかし、DRAMの微細化により、半導体基板の表面上に平面的に形成されたキャパシタではキャパシタ絶縁膜の表面積を大きくすることができないため、キャパシタの容量を大きくできない。そこで、半導体基板にトレンチをエッチングで形成し、そこにキャパシタを埋め込むことにより、キャパシタを縦方向に延ばしている。これにより、キャパシタ絶縁膜の表面積を大きくして、キャパシタの容量を増やしている。
キャパシタをトレンチに形成すれば、DRAMの微細化がさらに進んでも、トレンチを深くすればキャパシタの容量を確保できる。しかし、トレンチのアスペクト比(トレンチの深さ/トレンチ上端の開口径)が大きくなると、トレンチの深さ方向のエッチングが進みにくくなる。このため、様々なトレンチ形成方法が提案されている(例えば、特許文献1,2)。
特許第3219149号公報(図1、図4〜図7)
米国特許第6,071,823号明細書(図5、図6)
本発明の目的は、アスペクト比が高くてもトレンチの形状の制御が可能な半導体装置の製造方法を提供することである。
本発明の一態様に係る半導体装置は、半導体基板の表面上にマスク部材を形成する工程と、前記マスク部材をマスクにして所定の圧力の下で前記半導体基板を選択的にエッチングし、(エッチング深さ)/(前記表面の開口幅)が30以上に到達すると、この到達した際の前記圧力に対して、前記圧力を1/2以上9/10以下に変更してエッチングを続けることによって、前記半導体基板中にトレンチを形成する工程と、を備えることを特徴とする。
本発明の他の態様に係る半導体装置は、半導体基板の表面上にマスク部材を形成する工程と、前記マスク部材をマスクにして所定のバイアスパワーの下で前記半導体基板を選択的にエッチングし、(エッチング深さ)/(前記表面の開口幅)が30以上に到達すると、この到達した際の前記バイアスパワーに対して、前記バイアスパワーを1.25倍以上1.5倍以下に変更してエッチングを続けることによって、前記半導体基板中にトレンチを形成する工程と、を備えることを特徴とする。
本発明によれば、アスペクト比が高くてもトレンチの形状の制御が可能となる。
本発明の実施形態について図面を参照して説明する。図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。本実施形態の主な特徴は、所定の圧力の下で半導体基板を選択的にエッチングし、(エッチング深さ)/(半導体基板の表面の開口幅)が40以上に到達すると、この到達した際の圧力に対して、圧力を1/2以上9/10以下に変更してエッチングを続けることによって、半導体基板中にトレンチを形成することである。
本実施形態により形成されるトレンチには、DRAMのメモリセルに備えられるトレンチキャパシタが配置される。そこで、まず、本実施形態に係る半導体装置の製造方法で作製されたDRAMのメモリセルの構造から説明する。
図1は、本実施形態に係る半導体装置の製造方法で作製されたDRAMのメモリセルの断面図である。メモリセルMCは、半導体基板1の表面3上に形成されたゲート電極5を含む一つのMOS(Metal Oxide Semiconductor)トランジスタTrと、半導体基板1中に形成された1つのキャパシタCsとにより構成される。メモリセルMCの構造の詳細は次の通りである。
p型の半導体基板(例えばシリコン基板)1には、表面3から半導体基板1の内部に延びた複数の深いトレンチ(ディープトレンチと称されることもある)7が形成されている。トレンチ7の深さは、例えば6μm〜8μmである。トレンチ7は、表面3から例えば1.3μm〜1.5μmを境にそれよりも上が上部9で下が下部11である。上部9の側面は、表面3から半導体基板1内に向かうに従いトレンチ7の幅が小さくなるテーパ状を有する。したがって、トレンチの上部9では、トレンチ7の幅が徐々に小さくなっている。これに対して、トレンチの下部11では、トレンチ7の幅が略一定である。
トレンチの下部11の周囲の半導体基板1中には、n型の不純物領域13が形成されている。下部11の側面上にはキャパシタ絶縁膜15が形成されている。ポリシリコンからなる埋込導電部材17がキャパシタ絶縁膜15上に下部11を埋めて形成されている。キャパシタCsは、一方電極となる不純物領域13、キャパシタ絶縁膜15及び他方電極となる埋込導電部材17により構成される。
トレンチの上部9の側面上には、カラー(collar)絶縁膜19が形成されている。カラー絶縁膜19は、寄生トランジスタの形成を防止するためのものであり、したがって、カラー絶縁膜19はキャパシタ絶縁膜15より厚い。埋込配線21は、カラー絶縁膜19上にトレンチの上部9を埋めて形成されている。埋込配線21は、トレンチ7内で埋込導電部材17と接続されている。トレンチの上部9には、カラー絶縁膜19及び埋込配線21を覆い、かつ埋込配線21とコンタクトしている導電膜23が形成されている。隣り合うトレンチ7間には、表面3に埋め込まれた素子分離絶縁膜25が配置されている。
表面3上にはMOSトランジスタTrのゲート絶縁膜27が形成されている。この上には、間隔を設けてワード線WLが配置されている。活性領域上に位置するワード線WLがゲート電極5となる。活性領域とは、表面3のうち素子分離絶縁膜25が形成されていない領域である。活性領域にMOSトランジスタTrを構成するn型のソース領域29及びドレイン領域31が形成されている。ソース領域29は、導電膜23とコンタクトしている。
ワード線WLを覆うように層間絶縁膜33が形成されている。層間絶縁膜33上にはビット線BLが形成されている。ビット線BLとドレイン領域31は、層間絶縁膜33に埋め込まれた接続部材35により接続されている。
図1に示すメモリセルMCの等価回路について、図2を用いて説明する。メモリセルMCは、1つのMOSトランジスタTrと1つのキャパシタCsとで構成される。ワード線WLを選択してMOSトランジスタTrのゲートをオンし、かつ選択したビット線BLの電位を「H」又は「L」にする。選択されたメモリセルMCのキャパシタCsでは、「H」の場合、電荷が蓄積され、「L」の場合、電荷が引き抜かれる。これらにより、1ビットの情報が書き込まれる。
次に、本実施形態に係る半導体装置の製造方法におけるトレンチ形成工程で用いるエッチング装置について説明する。図3は、このエッチング装置の概略図である。エッチング装置101は、チャンバ103と、チャンバ103内の下部に配置されると共にカソード電極となるステージ105とを備える。ステージ105上には、トレンチ形成の対象となる半導体基板としてウエハSが載置される。
エッチング装置101は、さらに、チャンバ103内の圧力を調節する真空ポンプ107と、インピーダンス整合器であるマッチャー109を介してチャンバ103内の電極と接続された二つの高周波電源111,113と、を備える。高周波電源111はカソード電極となるステージ105に接続されて3.2MHzの高周波電力を供給し、高周波電源113もステージ105に接続されて40MHzの高周波電力を供給する。ここで、周波数の低い電力を供給する高周波電源111によりステージ105に印加するパワーがバイアスパワーである。一方、周波数の高い電力を供給する高周波電源113によりステージ105に印加するパワーがソースパワーである。したがって、エッチング装置101は、二つの異なる周波数を重畳させる二周波重畳方式である。
エッチング装置101は、さらに、一端がチャンバ103内の上部に導かれ、他端がマスフロー115を介してエッチング用ガスのガスボンベ117に接続されたガス導入管119と、カソード電極となるステージ105に対向配置されかつ接地電位とされるアノード電極120と、を備える。
本実施形態に係る半導体装置の製造方法を説明する。これについては、トレンチ形成までの工程とそれ以後の工程とに分けて説明する。図4〜図8は、トレンチ形成までの工程を順に示す断面図である。
図4に示すように、厚さ2nmのシリコン酸化膜37を熱酸化によりシリコン基板1の表面3上に形成する。次に、CVD(Chemical Vapor Deposition)により、シリコン酸化膜37上に厚さ220nmのシリコン窒化膜39を形成する。シリコン窒化膜39を表面3上に直接形成した場合、シリコン窒化膜39はシリコンからなる半導体基板1と密着性が良くないので、これらの間にシリコン酸化膜37を介在させている。
次に、厚さ1600nmのシリコン酸化膜41を、CVDによりシリコン窒化膜39上に形成する。回転塗布法を用いて、シリコン酸化膜41上に厚さ600nmのレジスト43を形成する。フォトリソグラフィにより、トレンチ7の形成領域45と対応する位置にレジスト43が開口47を有するように、レジスト43をパターニングする。
図5に示すように、パターニングされたレジスト43をマスクにして、ウェットエッチングのような等方性エッチングにより、シリコン酸化膜41の上部を選択的に除去し、その後、RIE(Reactive Ion Etching)のような異方性エッチングを用いて、シリコン酸化膜41の残り、シリコン窒化膜39及びシリコン酸化膜37をエッチングして、表面3を露出させる。これにより、シリコン酸化膜41、シリコン窒化膜39及びシリコン酸化膜37からなり、表面3を露出させる開口49を有するマスク部材51が形成される。そして、レジスト43を除去した半導体基板1を含むウエハSを図3に示すステージ105上に置く。
図6に示すように、マスク部材51をマスクとして、RIEにより半導体基板1を深さ1.5μm程度まで選択的にエッチングして、トレンチの上部9を形成する。トレンチの上部9の側面は、表面3から半導体基板1内に向かうに従いトレンチの幅が小さくなるテーパ状を有する。このエッチングの具体的条件は次の通りである。エッチングガスは、HBrが230sccm、O2が21sccm、NF3が35sccmの混合ガスであり、図3のチャンバ103内の圧力は150mTorrであり、ソースパワーは700Wであり、バイアスパワーは450Wである。
トレンチの上部9の形成後、図7及び図8に示すように、RIEを用いたトレンチの下部11の形成工程に移る。トレンチの下部11は、深さ方向において、その幅が略同じである。トレンチの下部11の形成は、(エッチング深さd)/(表面3の開口幅w)が40までの工程(図7に示す前期工程)と、それ以後の工程(図8に示す後期工程)とに分け、後期工程では前期工程よりチャンバ103内の圧力を下げている。この理由について比較形態を用いて説明する。なお、エッチング深さdとは、表面3からエッチングがされている面53までの長さである。本実施形態において、(エッチング深さd)/(表面3の開口幅w)が40となるエッチング深さdは例えば、6.8μmであり、開口幅wは例えば170nmである。
図9は、比較形態に係るトレンチの下部11の形成方法を説明する断面図であり、図8と対応する。RIEは、エッチングガスから生じるイオンでエッチングする方式である。チャンバ103内の圧力を途中で変えないで、トレンチの下部11を形成すると、(エッチング深さd)/(表面3の開口幅w)が42〜43程度で、イオンの直進性が悪くなるため、トレンチ7の形状の制御ができなくなる。したがって、これより深いトレンチの部分55が曲がってしまう。トレンチ7の曲がった部分55が形成されると、形状の制御性の低さに起因して、トレンチ7にキャパシタCsを形成する際に、キャバシタ絶縁膜の表面積の変動が大きく、かつトレンチ7の曲がった部分55を均一な厚みのキャバシタ絶縁膜で被覆することが難しく、信頼性の高いキャパシタCsを形成することができない。
そこで、本実施形態は、(エッチング深さd)/(表面3の開口幅w)が42〜43の寸前である40を境に前期工程と後期工程に分けて、後期工程ではチャンバ103内の圧力を前期工程のそれの1/2以上9/10以下に変更してエッチングする。言い換えれば、(エッチング深さd)/(表面3の開口幅w)が40に到達すると、この到達した際の圧力に対して、圧力を1/2以上9/10以下に変更してエッチングを続けるのである。これにより、イオンの直進性を維持してトレンチ7の曲がりを防止する。
1/2以上にしたのは、1/2より小さくすると、マスク部材51と半導体基板1とのエッチングの選択比が小さくなり、トレンチ7を所望の深さにできないからである。一方、9/10以下としたのは、9/10より大きいと、エッチングによりトレンチ7の最深部で発生した反応生成物がトレンチ7の外部に排気されにくくなり、それにより、最深部に存在する反応生成物の均一性が下がり、その結果、上述したトレンチ7の曲がった部分55が生じるからである。なお、前期工程におけるチャンバ103内の圧力は、マスク部材51と半導体基板1との十分なエッチング選択比を確保し、(エッチング深さd)/(表面3の開口幅w)が40を超える深いトレンチ7を形成可能とする観点から180mTorr以上とすることが好ましい。
図7に示す前期工程の具体的条件を説明する。エッチングガスは、HBrが230sccm、O2が8sccm、NF3が17sccmの混合ガスである。ここでは、NF3の替わりに、他の炭素を含有しないF系ガスを用いることもでき、例えば、HBr、O2、SF6の混合ガスを用いてもよい。マスク部材51との高い選択比で半導体基板1をエッチングするために、チャンバ103内の圧力は例えば200mTorrであり、ソースパワーは例えば800Wであり、バイアスパワーは例えば900Wである。前期工程のエッチングにより、トレンチの上部9とトレンチの下部11との連結部57において、トレンチの下部11の幅がトレンチの上部9の幅より広がる。
(エッチング深さd)/(表面3の開口幅w)が40に到達すると、図8に示すように、チャンバ103内の圧力を200mTorrから150mTorrに変更(つまり200mTorrの3/4の値に変更)してエッチングすることにより、トレンチの下部11を完成する。
以上説明したように、本実施形態に係る半導体装置の製造方法によれば、その幅が略一定であるトレンチの下部11に曲がった部分55(図9)が生じることなく、表面3に対して略垂直なトレンチの下部11を形成することができる。なお、前期工程のチャンバ103内の圧力が200mTorrの場合、後期工程のチャンバ103内の圧力を135mTorr〜180mTorrの範囲にすると、この範囲以外よりも、トレンチの下部11に曲がった部分55が発生するのを防止する効果がより顕著になる。
なお、本実施形態では、(エッチング深さd)/(表面3の開口幅w)が42〜43程度で、トレンチ7が曲がり始めることに鑑みて、その寸前である40を境にチャンバ103内の圧力を変更している。しかしながら30以上に到達してからチャンバ103内の圧力を変更すると、トレンチの下部11に曲がった部分55が生じることを防止できる。但し、(エッチング深さd)/(表面3の開口幅w)が40に近い値でチャンバ103内の圧力を変更した方が、トレンチ7を深く形成することができる。
また、(エッチング深さd)/(表面3の開口幅w)が42〜43よりさらに大きい値でトレンチ7が曲がり始まるときは、その曲がり始める値の寸前以下の値でエッチング室の圧力を変更すればよい。
また、前期工程と後期工程とでチャンバ103内の圧力を変更するのではなく、後期工程のバイアスパワーを前期工程のそれの1.25倍以上1.5倍以下に変更しても、イオンの直進性を維持できるので、トレンチ7の曲がりを防止する効果を得ることができる。1.25倍以上にしたのは、1.25倍より小さくすると、トレンチ7の最深部でのイオンの直進性が低下し、トレンチ7の形状を制御できないからである。一方、1.5倍以下としたのは、1.5倍より大きいと、マスク部材51と半導体基板1とのエッチングの選択比が小さくなり、所望の深さのトレンチ7を形成できないからである。このとき、前期工程におけるバイアスパワーは、マスク部材51と半導体基板1との十分なエッチング選択比を確保し、(エッチング深さd)/(表面3の開口幅w)が40を超える深いトレンチ7を形成するうえで、1000W以下とすることが好ましい。
バイアスパワーを変更する場合の具体的条件を説明する。前期工程及び後期工程において、エッチングガスは、HBrが230sccm、O2が8sccm、NF3が17sccmの混合ガスである。チャンバ103内の圧力は例えば200mTorrであり、ソースパワーは例えば800Wである。前期工程のバイアスパワーは例えば900Wであるのに対して、後期工程のバイアスパワーは例えば1200Wである(約1.3倍)。
なお、前期工程のバイアスパワーが900Wの場合、後期工程のバイアスパワーを1150W〜1350Wの範囲にすると、この範囲以外よりも、トレンチの下部11に曲がった部分55が発生するのを防止する効果がより顕著になる。
最後に、トレンチ形成工程以後の工程を説明する。図10〜図22は、トレンチ形成後の工程を順に示す断面図である。図10に示すように、CVD法を用いて、半導体基板1の全面に不純物を含んだ膜、例えばAsSG膜59を形成する。これにより、トレンチ7の側面上にAsSG膜59が形成される。AsSG膜59の膜厚は30nm程度である。
次に、回転塗布法を用いて、半導体基板1の全面に厚さ数千nm程度のレジスト61を形成する。レジスト61はトレンチ7に埋め込まれている。そして、ダウンフローエッチングにより、シリコン酸化膜41上及びトレンチの上部9内に形成されたレジスト61を除去して、AsSG膜59を露出させる。トレンチの下部11内にはレジスト61が残されている。
図11に示すように、フッ酸系のウェットエッチングやダウンフローエッチングを用いて、シリコン酸化膜41上及びトレンチの上部9の側面上に形成されたAsSG膜59を除去する。次に、過酸化水素水と硫酸との混合液によるウェットエッチングを用いて、トレンチの下部11に残されているレジスト61を除去する。
図12に示すように、CVDによってトレンチ7の側面を覆うように、半導体基板1の全面に厚さ20nmのTEOS(Tetraethylorthosilicate)膜63を形成する。そして、1000℃程度の熱拡散で、AsSG膜59に含まれるAsをトレンチの下部11の周囲の半導体基板1中に拡散させる。これにより、キャパシタの一方電極となるn型の不純物領域13が形成される。TEOS膜63の存在により、Asがトレンチの上部9の周囲の半導体基板1中に拡散するのを防止できる。次に、フッ酸系のウェットエッチングを用いてTEOS膜63及びAsSG膜59を除去する。この状態が図13である。
図14に示すように、絶縁膜65がトレンチ7の側面上に形成されるように、CVDにより厚さ数nmの絶縁膜65を半導体基板1の全面に形成する。絶縁膜65はキャパシタ絶縁膜となる。絶縁膜65としては、窒化膜と酸化膜との積層膜であるNO膜や誘電体膜を用いることも可能である。次に、CVDを用いて、トレンチ7が埋まるように半導体基板1の全面に厚さ数百nmの導電膜67を形成する。導電膜67としては、例えばAsがドープされたポリシリコン膜である。
図15に示すように、CMP(Chemical Mechanical Polishing)等の所定の平坦化プロセスや所定のエッチング工程により、トレンチの下部11に導電膜67が残るように導電膜67を除去する。トレンチの下部11に残された導電膜67は、キャパシタの他方電極である埋込導電部材17となる。埋込導電部材17とトレンチの下部11との間に位置する絶縁膜65がキャパシタ絶縁膜15となる。なお、この工程で、図14のシリコン酸化膜41は除去される。次に、燐酸系のウェットエッチングを用いて、トレンチの上部9の側面上に形成された絶縁膜65を除去する。この状態が図16である。
図17に示すように、TEOS膜69を半導体基板1の全面にCVDを用いて形成する。RIEによりTEOS膜69を全面エッチングして、トレンチの上部9の側面上にのみTEOS膜69を残す。これが図1のカラー絶縁膜19となる。カラー絶縁膜19は、寄生トランジスタの発生を防止するためのものであり、十分な膜厚が必要である。したがって、カラー絶縁膜19の膜厚(例えば25nm〜35nm)は、キャパシタ絶縁膜15の膜厚(例えば4nm〜6nm)よりも大きい。
図18に示すように、CVDを用いて、トレンチの上部9が埋まるように、半導体基板1の全面に厚さ数百nmの導電膜71を形成する。導電膜71は、例えばAsがドープされたポリシリコン膜である。
図19に示すように、CMP等により、導電膜71をトレンチの上部9内の所定の深さまで除去する。トレンチの上部9内に残された導電膜71が埋込配線21となる。このエッチングにより、カラー絶縁膜19の一部が露出する。この露出したカラー絶縁膜19を、燐酸系のウェットエッチングを用いて除去する。
図20に示すように、CVDを用いて、半導体基板1の全面に厚さ数百nmの導電膜23を形成する。CMP等により、トレンチの上部9の側面の一部が露出するまで導電膜23を除去する。
図21に示すように、隣り合うトレンチ7間の一方から他方に渡って浅いトレンチ73を形成する。そして、図22に示すように、CVDによりトレンチ73が埋まるように、半導体基板1の全面に厚さ数百nmの絶縁膜(例えばTEOS膜)を形成する。CMP等を用いて、表面3上に形成されている上記絶縁膜を除去する。これにより、トレンチ73内に素子分離絶縁膜25が形成される。後は公知の方法を用いて、MOSトランジスタTr、ワード線WL、ビット線BL等を形成することにより、図1に示す本実施形態に係るメモリセルMCが完成する。
なお、本実施形態により形成されるトレンチに配置されるのはDRAMのキャパシタに限らず、アナログ回路のキャパシタでもよい。
1・・・半導体基板、3・・・表面、7・・・トレンチ、9・・・トレンチの上部、11・・・トレンチの下部、13・・・不純物領域、15・・・キャパシタ絶縁膜、17・・・埋込導電部材、19・・・カラー絶縁膜、21・・・埋込配線、51・・・マスク部材、53・・・エッチングがされている面、55・・・トレンチの曲がった部分、57・・・連結部、d・・・エッチング深さ、w・・・半導体基板の表面の開口幅、Cs・・・キャパシタ
Claims (5)
- 半導体基板の表面上にマスク部材を形成する工程と、
前記マスク部材をマスクにして所定の圧力の下で前記半導体基板を選択的にエッチングし、(エッチング深さ)/(前記表面の開口幅)が30以上に到達すると、この到達した際の前記圧力に対して、前記圧力を1/2以上9/10以下に変更してエッチングを続けることによって、前記半導体基板中にトレンチを形成する工程と、を備える
ことを特徴とする半導体装置の製造方法。 - 前記トレンチの形成工程中、前記トレンチが曲がって形成される手前で前記圧力を変更する
ことを特徴とする請求項1に記載の半導体装置の製造方法。 - 半導体基板の表面上にマスク部材を形成する工程と、
前記マスク部材をマスクにして所定のバイアスパワーの下で前記半導体基板を選択的にエッチングし、(エッチング深さ)/(前記表面の開口幅)が30以上に到達すると、この到達した際の前記バイアスパワーに対して、前記バイアスパワーを1.25倍以上1.5倍以下に変更してエッチングを続けることによって、前記半導体基板中にトレンチを形成する工程と、を備える
ことを特徴とする半導体装置の製造方法。 - 前記トレンチの形成工程中、前記トレンチが曲がって形成される手前で前記バイアスパワーを変更する
ことを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記トレンチ形成工程は、
前記表面から前記半導体基板の内部に向かうに従い前記トレンチの幅が小さくなるテーパ状の側面を有する前記トレンチの上部を形成する工程と、
前記トレンチの上部の形成後、その幅が略一定である前記トレンチの下部を形成する工程と、を含み、
前記トレンチの下部の形成工程中に、(エッチング深さ)/(前記表面の開口幅)が30以上に到達する
ことを特徴とする請求項1又は3に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004362355A JP2006173293A (ja) | 2004-12-15 | 2004-12-15 | 半導体装置の製造方法 |
US11/105,465 US20060128093A1 (en) | 2004-12-15 | 2005-04-14 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004362355A JP2006173293A (ja) | 2004-12-15 | 2004-12-15 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006173293A true JP2006173293A (ja) | 2006-06-29 |
Family
ID=36584520
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004362355A Abandoned JP2006173293A (ja) | 2004-12-15 | 2004-12-15 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060128093A1 (ja) |
JP (1) | JP2006173293A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011148985A1 (ja) * | 2010-05-26 | 2011-12-01 | 住友精密工業株式会社 | プラズマエッチング方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006295048A (ja) * | 2005-04-14 | 2006-10-26 | Toshiba Corp | 半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE251341T1 (de) * | 1996-08-01 | 2003-10-15 | Surface Technology Systems Plc | Verfahren zur ätzung von substraten |
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US6833079B1 (en) * | 2000-02-17 | 2004-12-21 | Applied Materials Inc. | Method of etching a shaped cavity |
JP3926272B2 (ja) * | 2003-01-08 | 2007-06-06 | 株式会社東芝 | トレンチキャパシタを含む半導体装置の製造方法 |
JP4184851B2 (ja) * | 2003-03-31 | 2008-11-19 | 東京エレクトロン株式会社 | プラズマ処理方法 |
US7135410B2 (en) * | 2003-09-26 | 2006-11-14 | Lam Research Corporation | Etch with ramping |
-
2004
- 2004-12-15 JP JP2004362355A patent/JP2006173293A/ja not_active Abandoned
-
2005
- 2005-04-14 US US11/105,465 patent/US20060128093A1/en not_active Abandoned
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CN102906864A (zh) * | 2010-05-26 | 2013-01-30 | Spp科技股份有限公司 | 等离子体蚀刻方法 |
JP5198685B2 (ja) * | 2010-05-26 | 2013-05-15 | Sppテクノロジーズ株式会社 | プラズマエッチング方法 |
US8628676B2 (en) | 2010-05-26 | 2014-01-14 | Spp Technologies Co., Ltd. | Plasma etching method |
CN102906864B (zh) * | 2010-05-26 | 2015-05-20 | Spp科技股份有限公司 | 等离子体蚀刻方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060128093A1 (en) | 2006-06-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060501 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070529 |