CN1251943A - 连接端凸点架及其制造方法 - Google Patents
连接端凸点架及其制造方法 Download PDFInfo
- Publication number
- CN1251943A CN1251943A CN99121832A CN99121832A CN1251943A CN 1251943 A CN1251943 A CN 1251943A CN 99121832 A CN99121832 A CN 99121832A CN 99121832 A CN99121832 A CN 99121832A CN 1251943 A CN1251943 A CN 1251943A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- salient point
- point constituting
- frame body
- constituting body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 324
- 239000011347 resin Substances 0.000 claims abstract description 133
- 229920005989 resin Polymers 0.000 claims abstract description 133
- 238000000465 moulding Methods 0.000 claims description 155
- 238000004382 potting Methods 0.000 claims description 112
- 238000000034 method Methods 0.000 claims description 63
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 238000004080 punching Methods 0.000 claims description 29
- 239000000853 adhesive Substances 0.000 claims description 22
- 230000001070 adhesive effect Effects 0.000 claims description 22
- 238000007789 sealing Methods 0.000 claims description 18
- 235000001674 Agaricus brunnescens Nutrition 0.000 claims description 12
- 238000005056 compaction Methods 0.000 claims description 6
- 239000008393 encapsulating agent Substances 0.000 abstract 2
- 238000012545 processing Methods 0.000 description 29
- 238000005520 cutting process Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 17
- 238000009434 installation Methods 0.000 description 13
- 238000004806 packaging method and process Methods 0.000 description 10
- 239000000047 product Substances 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 9
- 238000000576 coating method Methods 0.000 description 9
- 239000010931 gold Substances 0.000 description 8
- 238000003466 welding Methods 0.000 description 8
- 239000004568 cement Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 6
- -1 gold metals Chemical class 0.000 description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 239000011230 binding agent Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000003746 surface roughness Effects 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000005452 bending Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000001125 extrusion Methods 0.000 description 3
- 239000012467 final product Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000008719 thickening Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
- H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01066—Dysprosium [Dy]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
设有由架主体和靠薄筋部与架主体相连并从架主体上突出的凸点构成体而形成的连接端凸点架。所构成的凸点构成体为:当沿从架主体上突出的方向施加压力时,薄筋部被拉断,它很容易地被从架主体上分离下来。把半导体芯片放到凸点构成体上,用封装树脂对半导体芯片等进行单面密封。之后,向凸点构成体的底面施加压力,架主体和凸点构成体被分开,得到凸点构成体的底部比封装树脂的下面还往下方突出的结构。该突出部分被用作外部电极。
Description
本发明涉及的不是现有的备有放射状引线的引线架,本发明涉及的是一种备有会成为连接端的凸点(land)构成体的架,即连接端凸点架(terminalland frame)及其制造方法。
最近几年,为适应电子产品小型化的要求,而正在对树脂封装型半导体器件等的半导体器件进行高密度安装,这又推动了半导体器件向小型、薄型化发展。在向小型、薄型化发展的同时,也在向多管脚(pin)化发展,因此高密度的小型、薄型化树脂封装型半导体器件正是我们所期待的。
下面,对现有的用在树脂封装型半导体器件上的引线架加以说明。
图24是表示现有的引线架的构造的平面图。如图24所示,现有的引线架的构造为:引线架的架轨101内,包括半导体芯片被放在其上的矩形芯片垫102、将芯片垫102吊起的吊挂引线103、在半导体芯片被放好的状态下,通过金属细线等连接件而和半导体芯片进行电连接的放射状内引线104、与该内引线104相连并用来和连接端连接的外引线105、将外引线105和外引线105连接、固定起来并在用树脂封装时,将树脂挡住的连接条106。
另外,如图24所示的一个图案并不能构成引线架,由多个这样的图案上下、左右连续地排列起来才构成引线架。
其次,对现有的树脂封装型半导体器件加以说明。图25示出了利用图24所示的引线架而得到的树脂封装型半导体器件的剖面图。
如图25所示,半导体芯片107被放在引线架的芯片垫102上;用金属细线108把该半导体芯片107和内引线104电气地连接起来了;包围芯片垫102上的半导体芯片107和内引线104的区域被用封装树脂109密封起来了。外引线105从封装树脂109的侧面伸出来且其前端部是弯着的。
再其次,参照图26,来说明现有的树脂封装型半导体器件的制造方法。首先,由粘结剂将半导体芯片107接合到引线架的芯片垫102上(芯片焊接工序)以后,再通过金属细线108把半导体芯片107和内引线104的前端部连接起来(引线焊接工序)。之后,在让外引线105伸到外面的状态下,用封装树脂109把引线架上的被连接条106包围起来的半导体芯片107、内引线104等区域密封起来(树脂封装工序)。然后,在连接条106稍微靠里的地方进行切割,以使各外引线105分离,再撤去引线架的架轨101,并同时对外引线105的前端部进行弯曲加工(连接条切割、引线弯曲工序)。通过以上各工序,即可制造出其构造如图25所示的树脂封装型半导体器件。图26中虚线内的区域,即为用封装树脂109密封的区域。
然而,靠现有的引线架,在半导体芯片被高集成化,要求有许多管脚即要求有很多外引线的情况下,因对内引线(外引线)线宽的缩小有一个不能再缩小的界限,所以要想满足多管脚化的要求,就要增加和外引线相连的内引线,这样势必导致引线架本身尺寸变大。其结果是,树脂封装型半导体器件也变大,难以得到我们所期待的小型、薄型化树脂封装型半导体器件。另一方面,若不改变要满足半导体芯片的多管脚化要求的引线架的尺寸,而只是增加内引线,那么就必须使每一根内引线的线宽变窄,这样所进行的为形成引线架的蚀刻等加工将很困难。
最近,出现了将半导体芯片放到底面设有外部电极的载体(印刷线路板)上,并且在对半导体芯片和外部电极进行完电连接后,再把该载体的上面用树脂密封起来的半导体器件,即把底面直接安装到母板上的单面安装型半导体器件,它们被称做球栅阵列(BGA:Ball Grid Array)型半导体器件或者凸起栅阵列(LGA:Land Grid Array)型半导体器件。此类半导体器件是将它们的底面直接安装到母板上的半导体器件,今后这样的表面安装型(surface mounting type)半导体器件将成为主流。因此,现有的引线架及利用该引线架的树脂封装型半导体器件,跟不上该发展方向的问题就变得越来越明显了。
另外,因为现有的树脂封装型半导体器件,是通过设置由从封装树脂的侧面伸到外面的外引线而形成的连接端,再把该连接端和母板上的电极连接起来而安装好的。所以和BGA型、LGA型半导体器件相比,母板安装的可靠性就很低。另一方面,BGA型、LGA型半导体器件要利用线路板,所以成本又很高。换句话说,上述这几种类型的半导体器件,都难以同时实现高可靠性和低成本化。
本发明的目的在于:采取利用架体来构成靠其底面进行母板安装的半导体器件的方法,而同时实现树脂封装型半导体器件的高可靠性和低成本化。
为此,把我们的技术思想从已被固定化的引线架构造中彻底地解放出来,把研究目标放到了在架上能形成会成为外部电极的“凸点”(该凸点代替了以往的放射状“引线”)的构造(称之为连接端凸点架)上。
本发明的目的还在于:丢掉现有的引线切割工序、引线弯曲工序,较易地得到树脂封装型半导体器件,并且用很低的成本来制造树脂封装型半导体器件。
本发明的第1连接端凸点架,备有:架主体(frame body)、所形成的厚度实际上和上述架主体相等并具有从上述架主体突出来的部分的多个凸点构成体、以及把上述架主体和上述多个凸点构成体连在一起,且比上述架主体和上述多个凸点构成体还薄的多个薄筋部。当上述各凸点构成体受到朝向其突出方向的压力后,上述各薄筋部被拉断,上述各凸点构成体就能被从上述架主体上分离下来。
由此,可得到能被用来制造使凸点构成体的一部分从封装树脂的下面还往下方突出的并将它用作外部电极的树脂封装型半导体器件的连接端凸点架。
最好在上述第1连接端凸点架中,上述各凸点构成体从上述架主体上突出来的部分的前端部具有朝横向扩展的蘑菇状的形状。
最好在上述第1连接端凸点架中,上述架主体、多个凸点构成体以及多个薄筋部全都是由同一块金属板形成的。
最好在上述第1连接端凸点架中,上述各凸点构成体从上述架主体上突出来的部分的前端面的面积大于上述各凸点构成体的上述前端面的对面的面积,且上述前端面的边缘部形成为曲面。
本发明的第2连接端凸点架,备有:架主体、所形成的厚度实际上和上述架主体相等并具有从上述架主体上突出来的第1部分的芯片垫、所形成的厚度实际上和上述架主体相等并具有从上述架主体上突出来的第2部分的多个凸点构成体、把上述架主体和上述芯片垫连在一起且比上述架主体及芯片垫还薄的第1薄筋部以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体及多个凸点构成体还薄的第2薄筋部。当上述芯片垫及各凸点构成体受到朝向其突出方向的压力后,上述第1薄筋部及各第2薄筋部被拉断,上述芯片垫及各凸点构成体就能被从上述架主体上分离下来。
由此,可得到拥有芯片垫部且效果和上述第1连接端凸点架相同的连接端凸点架。
也可以在上述第2连接端凸点架中,采用和上述第1连接端凸点架相同的理想的形态。
本发明的第1连接端凸点架的制造方法,包括:把会成为架主体的金属板放到冲孔模具的阴模上,再用压紧模具从上述金属板的上方压住上述金属板的工序(a);和用阳模从上述金属板的上方压上述金属板的多个区域,并让上述多个区域的各个部分从上述金属板主体向上述阴模侧的开口部突出,这样来形成由上述多个区域而形成的多个凸点构成体、以及把上述多个凸点构成体和上述金属板主体连在一起的为部分切断状态的多个薄筋部的工序(b)。
按照该方法,能够很容易地形成上述第1连接端凸点架。
最好在上述第1连接端凸点架的制造方法中,在上述工序(a)里,使用其断面面积小于上述阴模的开口面积的阳模;通过上述工序(b),使从上述各区域的金属板主体上突出来的上述各部分的前端面的面积大于上述各部分的上述前端面的对面的面积,且上述各区域的上述各部分的前端面的边缘部形成为曲面。
本发明的第2连接端凸点架的制造方法,包括:把会成为架主体的金属板放到冲孔模具的阴模上,再用压紧模具从上述金属板的上方压住上述金属板的工序(a);用阳模从上述金属板的上方压上述金属板的第1区域及多个第2区域,并让上述第1区域的第1部分和上述多个第2区域的所有的第2部分都从上述金属板主体向上述阴模侧的开口部突出,这样来形成由上述第1区域而形成的芯片垫、将上述芯片垫和上述金属板主体连在一起的为部分切断状态的第1薄筋部、由上述第2区域而形成的多个凸点构成体、以及把上述多个凸点构成体和金属板主体连在一起的为部分切断状态的多个第2薄筋部的工序(b)。
按照该方法,很容易地就能形成上述第2连接端凸点架。
最好在上述第2连接端凸点架的制造方法中,在上述工序(a)里,使用其断面面积小于上述阴模的开口面积的阳模;通过上述工序(b),使上述第1区域的第1部分的前端面的面积大于上述第1部分的上述前端面的对面的面积,且上述第1部分的前端面的边缘部形成为曲面;使上述第2区域的第2部分的前端面的面积大于上述第2部分的上述前端面的对面的面积,且上述第2部分的前端面的边缘部形成为曲面。
本发明的第1树脂封装型半导体器件,是利用备有由金属形成的架主体、包括所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的部分的第1凸点构成体组和第2凸点构成体组的多个凸点构成体、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体和上述多个凸点构成体还薄的多个薄筋部的连接端凸点架,而形成的树脂封装型半导体器件,备有:被放在上述第1凸点构成体组上并拥有多个电极焊垫的半导体芯片;把上述第2凸点构成体组的各个凸点构成体和上述各个电极焊垫电连接起来的多个连接件;以及把上述半导体芯片、上述多个连接件以及上部(即上述多个凸点构成体从上述架主体上突出来的部分)密封起来的封装树脂。上述各凸点构成体的上述上部以外的底部,不用上述封装树脂密封且比上述封装树脂的下面还往下方突出。
由此,把从封装树脂的下面突出来的凸点构成体的底部用作外部电极,可以将该外部电极配置在树脂封装型半导体器件的下面的任意位置上,以得到为高密度安装型的、被薄型、小型化的、且制造成本低、可靠性高的树脂封装型半导体器件。
最好在上述第1树脂封装型半导体器件中,被密封在上述封装树脂内的上述各凸点构成体的上部的上端面面积比上述底部的下端面面积大,而且上述上部的上端面的边缘部形成为曲面。
本发明的第2树脂封装型半导体器件,是利用备有由金属形成的架主体、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的第1部分的芯片垫、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的第2部分的多个凸点构成体、把上述架主体和上述芯片垫连在一起且比上述架主体和上述芯片垫还薄的第1薄筋部、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体和上述多个凸点构成体还薄的多个第2薄筋部的连接端凸点架,而形成的树脂封装型半导体器件,备有:被放在上述芯片垫上并拥有多个电极焊垫的半导体芯片;把上述各个凸点构成体和上述半导体芯片上的各个电极焊垫电连接起来的多个连接件;以及把上述半导体芯片、上述多个连接件、上述芯片垫的第1上部(即它从上述架主体上突出来的第1部分)以及上述多个凸点构成体的第2上部(即它从上述架主体上突出来的第2部分)密封起来的封装树脂。上述芯片垫的上述第1上部以外的第1底部和上述各凸点构成体的上述第2上部以外的第2底部,不用上述封装树脂密封且比上述封装树脂的下面还往下方突出。
这样,可以得到具有由芯片垫而带来的高放热性能的,且效果和上述第1树脂封装型半导体器件相同的树脂封装型半导体器件。
最好在上述第2树脂封装型半导体器件中,被密封在上述封装树脂内的上述芯片垫的第1上部的上端面面积比上述第1底部的下端面面积大,而且上述第1上部的上端面的边缘部形成为曲面;被密封在上述封装树脂内的各个凸点构成体的上述第2上部的上端面面积比上述第2底部的下端面面积大,而且上述第2上部的上端面的边缘部形成为曲面。
本发明的第3树脂封装型半导体器件,是通过备有由金属形成的架主体、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的多个凸点构成体、把上述架主体和上述多个凸点构成体连在一起且比上述架主体和多个凸点构成体还薄的多个薄筋部的连接端凸点架,而形成的树脂封装型半导体器件,备有:被放在上述多个凸点构成体上并拥有被连接到上述多个凸点构成体的每一个凸点构成体上的多个电极焊垫的半导体芯片;以及把上述半导体芯片和上述多个凸点构成体的上部(即它从上述架主体上突出来的部分)密封起来的封装树脂。上述各凸点构成体的上述上部以外的底部,不用上述封装树脂密封且比上述封装树脂的下面还往下方突出。
由此,可得到芯片被倒着安装的、效果和上述第1树脂封装型半导体器件相同的树脂封装型半导体器件。
最好在上述第3树脂封装型半导体器件中,被密封在上述封装树脂内的上述各个凸点构成体的上部的上端面面积比上述底部的下端面面积大,而且上述上部的上端面边缘部形成为曲面。
最好在上述第3树脂封装型半导体器件中,还备有被设在上述半导体芯片的上述多个电极焊垫上,且数量与上述多个电极焊垫相等的凸起电极,和把上述各个凸起电极和上述各个凸点构成体电连接起来的导电粘结剂。
本发明的第1树脂封装型半导体器件的制造方法,包括:准备好备有由金属形成的架主体、包括所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的部分的第1凸点构成体组和第2凸点构成体组的多个凸点构成体、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体和多个凸点构成体还薄的多个薄筋部的,当上述各凸点构成体受到朝向其突出方向的压力后,上述各薄筋部被拉断,上述各凸点构成体就能被从上述架主体上分离下来的连接端凸点架的工序(a);将半导体芯片放到上述第1凸点构成体组的上述突出部分的前端面上的工序(b);通过连接件将上述第2凸点构成体组的各个凸点构成体和各个电极焊垫电连接起来的工序(c);用封装树脂把包括上述半导体芯片、上述多个连接件及上述多个凸点构成体从上述架主体上突出来的部分的上述连接端凸点架的上侧区域密封起来的工序(d);朝让被上述封装树脂密封起来的包括上述多个凸点构成体的部分和上述架主体分离开的方向施加力,而将上述各凸点构成体的上述突出部分以外的底部没用上述封装树脂密封,且比上述封装树脂的下面还往下方突出的树脂封装型半导体器件从上述架主体上分离下来的工序(e)。
按照该方法,在用树脂密封时,可以防止树脂毛刺侵入凸点构成体的底面部分,同时还确保了将凸点构成体用作外部电极时的底座高度,这样很容易地就得到了上述第1树脂封装型半导体器件。
最好在第1树脂封装型半导体器件的制造方法中,在上述工序(e)里,向上述多个凸点构成体中的至少一部分凸点构成体的上述突出部分的前端面的对面,施加朝向上述前端面的压力。
本发明的第2树脂封装型半导体器件的制造方法,包括:准备好备有由金属形成的架主体、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的第1部分的芯片垫、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的第2部分的多个凸点构成体、把上述架主体和上述芯片垫连在一起且比上述架主体及芯片垫还薄的第1薄筋部、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体及凸点构成体还薄的多个第2薄筋部的连接端凸点架的工序(a);将半导体芯片放到上述芯片垫的上述突出来的第1部分的前端面上的工序(b);通过连接件将上述各凸点构成体和各电极焊垫电连接起来的工序(c);用封装树脂把包括上述半导体芯片、上述多个连接件及上述芯片垫的上述第1部分和上述多个凸点构成体的上述第2部分的上述连接端凸点架的上侧区域密封起来的工序(d);朝让被上述封装树脂密封起来的包括上述芯片垫及上述多个凸点构成体的部分和上述架主体分离开的方向施加力,而将上述芯片垫的上述第1部分以外的第1底部和上述各凸点构成体的上述第2部分以外的第2底部没用上述封装树脂密封,且比上述封装树脂的下面还往下方突出的树脂封装型半导体器件从上述架主体上分离下来的工序(e)。
按照该方法,在用树脂密封时,可以防止树脂毛刺侵入凸点构成体的底面部分,同时还确保了将凸点构成体用作外部电极时的底座高度,这样很容易地就得到了上述第2树脂封装型半导体器件。
最好在本发明的第2树脂封装型半导体器件的制造方法中,在上述工序(e)里,向上述芯片垫的第1部分的前端面的对面施加朝向上述前端面的力,同时也向上述多个凸点构成体中的至少一部分凸点构成体的上述第2突出部分的前端面的对面,施加朝向上述前端面的压力。
本发明的第3树脂封装型半导体器件的制造方法,包括:准备好备有由金属形成的架主体、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的部分的多个凸点构成体、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体和上述多个凸点构成体还薄的多个薄筋部的,且当上述各凸点构成体受到朝向其突出方向的压力后,上述各薄筋部被切断,上述各凸点构成体就能被从上述架主体上分离下来的连接端凸点架的工序(a);将半导体芯片放到上述多个凸点构成体的上述突出部分的前端面上,以及将上述多个凸点构成体和上述半导体芯片的多个电极焊垫一一地电连接起来的工序(b);用封装树脂把包括上述半导体芯片和上述多个凸点构成体从上述架主体上突出来的部分的上述连接端凸点架的上侧区域密封起来的工序(c);朝让被上述封装树脂密封起来的包括上述多个凸点构成体的部分和上述架主体分离开的方向施加力,而将上述各凸点构成体的上述突出部分以外的底部没用上述封装树脂密封,且比上述封装树脂的下面还往下方突出的树脂封装型半导体器件从上述架主体上分离下来的工序(d)。
按照该方法,在用树脂密封时,可以防止树脂毛刺侵入凸点构成体的底面部分,同时还确保了将凸点构成体用作外部电极时的底座高度,这样很容易地就得到了上述第3树脂封装型半导体器件。
最好在本发明的第3树脂封装型半导体器件的制造方法中,在上述工序(b)里,用导电粘结剂把设在上述半导体芯片的上述各个电极焊垫上的凸起电极和上述各凸点构成体互相地电气连接起来。
以下,对本发明的附图进行简单的说明。
图1为本发明的第1实施例所涉及的连接端凸点架的平面图。
图2为沿图1所示的II-II线剖开的剖面图。
图3为图2中的凸点构成体部分的剖面放大图。
图4为剖面图,示出了在进行本发明的连接端凸点架的制造工序里的部分冲孔工序之前的状态。
图5为剖面图,示出了正在进行本发明的连接端凸点架的制造工序里的部分冲孔工序时的状态。
图6为剖面图,示出了在本发明的部分冲孔加工工序里,用阳模对金属板的一部分施加压力,当成为部分切断状态之际,凸点构成体、金属板以及薄筋部的状态。
图7为沿图8的VII-VII线剖开的剖面图。
图8为第1实施例中的树脂封装型半导体器件的背面图。
图9(a)到图9(f)为表示第1实施例中的树脂封装型半导体器件的制造方法的各工序下的剖面图。
图10为本发明的第2实施例所涉及的连接端凸点架的平面图。
图11为沿图10所示的XI-XI线剖开的剖面图。
图12为沿图13所示的XII-XII线剖开的剖面图。
图13为第2实施例中的树脂封装型半导体器件的背面图。
图14(a)到图14(f)为表示第2实施例中的树脂封装型半导体器件的制造方法的各工序下的剖面图。
图15为本发明的第3实施例所涉及的连接端凸点架的平面图。
图16为沿图15所示的XVI-XVI线剖开的剖面图。
图17为图16中的凸点构成体部分的剖面放大图。
图18为被用在第3实施例中的半导体芯片的背面图。
图19为被用在第3实施例的变形例中的半导体芯片的背面图。
图20为对应于其上的电极焊垫如图19所示,是沿周边排列的半导体芯片,而选用的连接端凸点架的平面图。
图21为沿图22所示的XXI-XXI线剖开的剖面图。
图22为第3实施例中的树脂封装型半导体器件的背面图。
图23(a)到图23(e)是表示第3实施例的树脂封装型半导体器件的制造方法的各工序下的剖面图。
图24为现有的引线架的平面图。
图25为现有的树脂封装型半导体器件的剖面图。
图26为用来说明现有的树脂封装型半导体器件的制造方法的平面图。
下面为对附图中的各个符号所进行的说明。
1-引线架的架轨;2-芯片垫;3-吊挂引线;4-内引线;5-外引线;6-连接条;7-半导体芯片;8-金属细线;9-封装树脂;10-架主体;11-薄筋部;12-凸点构成体;12a-底面部分;12b-上面部分;13-金属板;14-阴模;15-压紧模具;16-开口部;17-阳模;18-塑性变形部;19-剪断部;20-拉断部;21-凸点构成体;22-导电粘结剂;23-半导体芯片;24-金属细线;25-封装树脂;26-架主体 27-薄筋部;28-凸点构成体;29-导电粘结剂;30-半导体芯片;31-金属细线;32-封装树脂;33、37-树脂封装型半导体器件;34、35、36-芯片垫。
(第1实施例)
图1是本发明的第1实施例的连接端凸点架的平面图。图2是沿图1所示的II-II线剖开的剖面图。图3是图2中的凸点构成体部分的剖面放大图。
如图1到图3所示,本实施例的连接端凸点架是由铜或者42号合金等被广泛地应用在引线架上的金属板而形成的架主体10和在架主体10内排列成网栅状、并通过薄筋部11而被连在架主体10上、且比架主体10还往上方突出的多个凸点构成体12构成的。也就是说,架主体10、凸点构成体12以及薄筋部11全都形成在同一块金属板上。并且当凸点构成体12在其底面部分12a受到朝上的压力以后,薄筋部11被拉断,凸点构成体12就被从架主体10上分离下来了。还有,如平面图1所示,多个凸点构成体12排列成网栅状。该凸点构成体12的平面排列还可以是锯齿形、棋盘形或者是不规则形状的。也就是说,可以根据用金属细线将它和其上的半导体芯片连接起来时的具体情况,来选择一种最合适的排列形状。
如图3所示,沿使凸点构成体12向上方突出的方向,把压力施加到凸点构成体12的底面部分12a上以后,虚线所示的薄筋部11被拉断,于是凸点构成体12就被从架主体10上分离下来了。这里,薄筋部11是用对架主体10进行部分冲孔加工的部分切割部件而形成的“连接部分”。也就是说,在用阳模对架主体10上要形成凸点构成体12的部分进行部分冲孔加工时,不要冲到底,中途、最好是冲到一半左右时就停下来。这样,冲到半折腰所冲下来的那一部分就从架主体10上突出来,该突出部分即为凸点构成体12;仍与架主体10相连的连接部分就是薄筋部11。因此,薄筋部11的厚度应极薄,即当这之后在凸点构成体12的底面部分12a上,朝让凸点构成体12突出来的方向施加压力时,应能极容易地将薄筋部11拉断。
还有,凸点构成体12从架主体10上突出的突出量,为架主体10自身厚度的一半以上。换句话说,所构成的架主体10为:在图2中,当凸点构成体12在其底面部分12a上受到朝上的压力时,薄筋部11被拉断,凸点构成体12就被从架主体10上分离下来。
例如,在本实施例中,设连接端凸点架的架厚,即架主体10的厚度为200μm,则凸点构成体12的突出量就设在140μm到180μm(架主体10的厚度的70%到90%)之间,不过,架主体的厚度并不限于200μm,可根据需要,将它设在400μm左右。再就是,本实施例将凸点构成体12的突出量定在架主体厚度的一半以上,例如突出量被定在架主体厚度的70%到90%的范围内了,实际上定在一半以下也是可以的。就是说将突出量定在一个薄筋部11会被压力拉断的范围内即可。
还有,本实施例中的连接端凸点架上,例如镀有镍(Ni)、钯(Pd)以及金(Au)等金属的电镀层,可以这样根据需要,而对连接端凸点架进行电镀。对连接端凸点架的电镀可以在凸点构成体12成型后进行;也可以在加工金属板形成凸点构成体的工序前进行。还有,本实施例中,连接端凸点架的表面粗糙度为0.1μm以下。因为连接端凸点架的表面粗糙度会影响到在用树脂封装时,它和树脂间的剥离性,所以尽管由凸点构成体12而引起的凹凸是不可避免的,但除此以外的凹凸则是越小越好。
还有,在本实施例的连接端凸点架中,所突出的凸点构成体12的最上面的部分,通过被称做压印的加压成型加工,稍微地向两侧扩大,凸点构成体12的上面呈平坦的蘑菇状。正因为凸点构成体12呈蘑菇状,所以当把半导体芯片放到连接端凸点架上并用树脂进行密封时,封装树脂对凸点构成体12的紧固力得到了提高。结果,凸点构成体12和封装树脂之间的密接性提高了,尽管是单面树脂封装型构造,但树脂封装的可靠性却可以很高。再就是,凸点构成体12的突出部分的最上面的形状并不限于平坦的蘑菇状,例如还可以是L形等的,只要是能起到紧固封装树脂的作用的形状就行。
在本实施例的连接端凸点架中,之所以故意不使用放半导体芯片的部件即芯片垫,是因为设在架主体10的区域内的多个凸点构成体12当中,有一部分凸点构成体12可以被用作芯片垫。换句话说,用几个凸点构成体12即可支持住半导体芯片。因此,即使当由于半导体器件种类的不同,放在连接端凸点架上的半导体芯片的大小出现差别时,也仍可以适当地把一部分凸点构成体12用作支持用凸点构成体,而把另一部分凸点构成体12当作和被放在其上的半导体芯片进行电气连接的电气连接用凸点构成体。换句话说,多种树脂封装型半导体器件可共用一个连接端凸点架。还有,即使在同一个连接端凸点架上,放了很多个大小不同的半导体芯片,而同时用树脂密封时,仍能得到我们所希望的各种各样的树脂封装型半导体器件。
另外,可以根据所放的半导体芯片的管脚数,来适当地决定凸点构成体12的数量。如图1所示,凸点构成体12形成在架主体10内,并且沿上下、左右方向是连续着的;凸点构成体12的形状不仅可以是圆形的,还可以是多角形的或者是长方形的;可以使同一个连接端凸点架上的凸点构成体12的大小完全相等;再就是,当利用连接端凸点架来构成树脂封装型半导体器件时,若用凸点构成体12来作连接电极,则为了减小往母板上安装时的应力,也可以仅使位于周边部的凸点构成体12大于位于其他区域上的凸点构成体12;凸点构成体12上面的大小,只要能使在用金导线等的金属细线,连接它和半导体芯片时,不妨碍线焊就行。在本实施例中,设其直径φ为100μm以上。
本实施例里所示的连接端凸点架,没有了现有的被称为内引线、外引线以及芯片垫等部分,而具有了起连接电极作用的凸点构成体12,且该凸点构成体12在平面上排列成网栅状、锯齿状,故在用该连接端凸点架来构成树脂封装型半导体器件时,如下详述,可以很容易地实现底面上有连接电极的树脂封装型半导体器件;在本实施例中,树脂封装型半导体器件的外部电极,不再由现有的引线架里的放射状延长的引线来充当,而是由点状的凸点构成体12来充当,故可以把它们配置在平面上的任意位置。结果,对由凸点构成体12而构成的树脂封装型半导体器件来说,外部电极的布置自由度就提高了,也就能适应多管脚化的要求了。当然,可以根据所放的半导体芯片的管脚数,而任意地设定凸点构成体12的排列形状,为现有的布置成一列的形状也是可以的。
其次,对本实施例的连接端凸点架的制造方法加以说明。
图4及图5是表示在连接端凸点架的制造工序里的部分冲孔工序里,凸点构成体12的形成过程的剖面图。
首先,如图4所示,将会成为连接端凸点架的架主体的金属板13放到冲孔用模具的阴模14上,并用压紧模具15从金属板13的上方将它压住。这里,在图4中的阴模14上,设置有容纳被冲压下来的部分和阳模的开口部16;金属板13的上方,设置有阳模17。
接着,如图5所示,以被固定在阴模14的某一定位置上的金属板13为加工对象,用阳模17从上方来压金属板,而让金属板13的一部分进入阴模14的开口部16内,并让金属板13中与阳模17相接触的那一部分呈部分切断状态,以形成凸点构成体12。也就是说,形成了借助薄筋部11而与金属板13连接而残留在其上,且从金属板13的主体部分突出来的凸点构成体12。另外,阳模17并不仅限于一个,一般情况是同时用多个阳模17,同时形成多个凸点构成体12。
本实施例在用阳模17来对金属板13的一部分进行部分冲孔加工之际,不让阳模17冲到底,而让它在中途停下来,从而让金属板13的一部分处于部分切断状态。这样,金属板13中被阳模17冲压过的那一部分,就不会从金属板上分离下来,而是继续与金属板13相连,残留在其上;阳模17和金属板13上要形成凸点构成体12的部分相接触的接触面积,比设置在阴模14上的开口部16的开口面积小;在用阳模17来冲压金属板13的一部分,而形成从金属板13上突出来的凸点构成体12的工序里,从金属板13的上面突出来的凸点构成体12的上面部分12b的面积,大于形成在金属板13的背面的凸点构成体12的底面部分12a的面积,且上面部分12b的边缘部带有由塑性变形而造成的曲面。
根据该构造,当这之后沿让它突出的方向施加压力,亦即把压力施加在凸点构成体12的底面部分12a上时,所形成的凸点构成体12很容易地就能被从金属板13的主体上分离下来;另一方面,当向凸点构成体12的上面部分12b施加压力时,凸点构成体12则很难被分离下来。换句话说,凸点构成体12很容易地被分离下来,靠的仅是来自某一方向的压力。
通过对突出的凸点构成体12的上面部分进行被称之为压印的加压成型加工,如图3所示,就可以形成凸点构成体12的突出部分的上面很平坦、上端部向两侧扩展的蘑菇状的形状。凸点构成体12靠压印加工而成为蘑菇状,因此在把半导体芯片放到连接端凸点架上并用树脂密封时,封装树脂对凸点构成体12的紧固力就提高了。这样,因为蘑菇状的凸点构成体12能起到紧固作用,所以可更进一步地提高它和封装树脂间的密接性;即使是单面封装型,树脂封装的可靠性仍可以很高。
在本实施例中,在金属板13上形成凸点构成体12时,凸点构成体12的突出量(凸点构成体12的上面和金属板13的上面在高度方向上的差)最好是金属板13自身厚度的一半以上。在本实施例中,金属板13的厚度为200μm,故凸点构成体12的突出量就设在140μm到180μm(即金属板自身厚度的70%到90%)之间。因此,从金属板13上突出来的凸点构成体12,就借助厚度极薄的薄筋部11而被连在金属板13的主体上。在本实施例中,薄筋部11的厚度在20μm到60μm(即金属板自身厚度的10%到30%)之间,当薄筋部11的厚度在该范围时,凸点构成体12一受到朝向其突出方向的压力,凸点构成体12很容易地就能被从金属板13上分离下来。
还有,构成连接端凸点架的金属板13的的厚度并不限于200μm,可根据需要,将它设在400μm左右;再就是,在本实施例中,将凸点构成体12的突出量定在金属板13的厚度的一半以上;不过,将其突出量定在金属板13厚度的一半以下也是可以的,只要将该突出量定在一个当用树脂把半导体芯片等密封完后,靠压力就能很容易地把薄筋部11拉断的范围内即可。
以下,对本实施例的形成凸点构成体12时的部分切断加工进行说明。图6是表示靠阳模对金属板13的一部分施加压力,而成为部分切断状态时,凸点构成体12、金属板13以及薄筋部11的状态的剖面图。
如图6所示,在金属板13上形成凸点构成体12时,金属板13在沿凸点构成体12的厚度方向上,被划分为三个部分,分别为:用如图4、图5所示的阳模17进行部分冲孔加工而带来的塑性变形部18、受阳模17的作用而发生了剪断变形的剪断部19、以及其后受朝向凸点构成体12的突出方向的压力,凸点构成体12很容易地被分离下来时的拉断面,即拉断部20。
在形成凸点构成体12时,用阳模17进行部分冲孔加工,按塑性变形部18、剪断部19以及拉断部20之顺序来形成。拉断部20相当于薄筋部11,因为这里的图为示意图,示出的拉断部20看上去好像较厚,实际上该拉断部20非常薄;在对金属板13进行部分冲孔加工时,其理想的状态是,如图6所示,尺寸A、B之比,即A∶B应为1∶1,用阳模17来冲压金属板13,在冲压到金属板13厚度的一半时,让阳模17停下来,使它处于完成了部分冲孔的状态。不过,可以根据金属板13的厚度等来适当地设定尺寸A∶B之值。
在部分冲孔加工过程中,可通过改变间隙(clearance)值,来控制剪断部19和拉断部20的尺寸。这里的间隙为由阳模17和阴模14上的开口部16的大小差而形成的间隙大小。若让间隙值变小,则可使剪断部19的尺寸比拉断部20的大;反之,若让间隙值变大,则可使剪断部19的尺寸比拉断部20的小。因此,通过使间隙值为0,缩短拉断部20的尺寸,来推迟完成金属板13的部分冲孔的时刻,即使阳模17冲到了金属板13厚度的一半以上时,仍可以不结束部分冲孔加工。
还有,也可以使阳模的断面面积大于阴模14上的开口部16的开口面积,因为这时也可以通过在阳模17和阴模14的上端面接触之前,让阳模17停下来,而形成为半切断状态的薄筋部。
其次,参照附图,对本发明的树脂封装型半导体器件的实施例进行说明。图7和图8分别是本实施例的树脂封装型半导体器件的剖面图和背面图。图7是沿图8所示的VII-VII线剖开的剖面图。另外,从上面所看到的本实施例的树脂封装型半导体器件的结构,只不过是一简单的矩形平板,所以这里就不再图示上面图了。
如图7和图8所示,本实施例的树脂封装型半导体器件,是利用如上所述的连接端凸点架,安装上半导体芯片而得到的。把半导体芯片23放到图7所示的凸点构成体21a~21f当中的第1凸点构成体21a、21b上,中间夹着银涂料(silver paste)等导电粘结剂22(或者绝缘胶);配置在半导体芯片23外围部的第2凸点构成体21c、21d、21e、21f通过金属细线24被电性地连接在半导体芯片23上;凸点构成体21a~21f的底部比封装树脂25的下面还往下方突出;用封装树脂25密封半导体芯片23、导电粘结剂22、金属细线24以及凸点构成体21a~21f中的一部分。
在本实施例中,凸点构成体21的底部从封装树脂25的下面突出来的量,基本上和图6所示的拉断部20在厚度方向上的尺寸B相等,即为从连接端凸点架的整个厚度C减去凸点构成体21的突出量A所得的值。该凸点构成体21的底部的突出量,即为将树脂封装型半导体器件安装到母板上时的底座(standoff)高度。
在本实施例的树脂封装型半导体器件中,多个凸点构成体21a~21f中的一部分即第1凸点构成体21a、21b被用作支持半导体芯片23的芯片垫;另一部分即第2凸点构成体21c~21f被用作外部电极。再就是,对凸点构成体21进行布置,以使它在树脂封装型半导体器件的底面呈凸点栅阵列。还有,可根据所放的半导体芯片的大小和管脚数,来适当地决定多个凸点构成体21当中,哪些该用来支持半导体芯片;哪些该被用作外部电极。
不同于现有的应用了引线架的树脂封装型半导体器件,本实施例中的树脂封装型半导体器件里的凸点构成体21的面积,只要不妨碍线焊即可(最理想的是其直径为100μm以上),凸点构成体21的突出量(底座高度)也在20μm到60μm之间,故可在半导体芯片的上面高密度地配置电极焊垫(未图示),从而将树脂封装型半导体器件小型、薄型化。而且,该实施例的构造能够满足多管脚化的要求,还可以实现高密度的表面安装型的树脂封装型半导体器件。还有,可得到在树脂密封好的状态下,厚度在1mm以下,例如500μm左右的厚度极薄的薄型树脂封装型半导体器件。
因为在本实施例中,树脂封装型半导体器件里的凸点构成体21上,被封装树脂25覆盖住的部分(被封装部分)的端面的面积,比未被封装树脂25覆盖、但突出来的部分的端面的面积大;又因为被密封起来的那一部分凸点构成体21的端面边缘部带有曲面(塑性变形部),所以在图7所示的状态下,凸点构成体21的断面形状略呈倒梯形。借助该结构,可以使封装树脂25对凸点构成体21有一个良好的紧固力,这样就提高了密接性,并且在将它安装到母板上时,还可以把接合可靠性维持得很高。另外,若把所使用的连接端凸点架自身的板厚加厚,凸点构成体21和封装树脂25相接触的区域就会被扩大,紧固作用就会被增强,故可更进一步地提高可靠性。
其次,参照附图,对本发明的树脂封装型半导体器件的制造方法的实施例进行说明。图9(a)到图9(f)是表示本实施例的树脂封装型半导体器件的制造方法的各个工序下的剖面图。
首先,如图9(a)所示,准备好由架主体26和被设在架主体26内、借助薄筋部27与架主体26相连、并且比架主体26还突出来的多个凸点构成体28而构成的连接端凸点架。这时,所构成的连接端凸点架为:若把压力沿凸点构成体28从架主体26突出来的方向施加到凸点构成体28上,则薄筋部27被拉断,凸点构成体28很容易地就能被从架主体26上分离下来。
其次,如图9(b)所示,放好连接端凸点架,以让凸点构成体28的突出部分冲上;把半导体芯片30放到多个凸点构成体28当中的一部分即第1凸点构成体28a、28b的上面,中间夹着导电粘结剂29(或者绝缘胶)。于是半导体芯片30和第1凸点构成体28a、28b就通过导电粘结剂29而相互地连接起来了。该工序相当于树脂封装型半导体器件的安装工序里的芯片焊接工序,即通过向连接端凸点架上涂敷导电粘结剂29、放置半导体芯片30、加热处理等这一系列的处理,来把半导体芯片30接合到连接端凸点架上。
这里,凸点构成体28具有一定的分离方向性,即当沿凸点构成体28突出来的方向施加压力,亦即来自凸点构成体28下面的压力时,很容易地就能把它从连接端凸点架上分离下来;另一方面,当施加逆方向的压力,即从凸点构成体28的上面施加压力时,则很难把它从连接端凸点架上分离下来。因此,在把半导体芯片30放到连接端凸点架上之时,即使有把凸点构成体28往下压的压力起作用,凸点构成体28也不会脱离连接端凸点架,于是可以在一稳定环境下进行芯片焊接工序。
其次,如图9(c)所示,用金属细线31对已被接合到连接端凸点架上的半导体芯片30和凸点构成体28内会成为外部连接电极的第2凸点构成体28c、28d、28e以及28f进行电连接。该工序即是所谓的引线焊接工序。因为凸点构成体28的上面的面积,即接有金属细线31的面的面积为φ=100μm以上,所以很容易进行引线的焊接。还有,在该工序里,凸点构成体28也是只有受到朝上的压力时,才会很容易地被从架主体26上分离下来,所以当把金属细线31接到凸点构成体28的上面时,即使压力会作用在下方,凸点构成体28也不会被分离下来,于是可在一稳定环境下进行引线焊接。
其次,如图9(d)所示,用封装树脂32把放在连接端凸点架上的半导体芯片30、金属细线31等密封好。该工序通常是靠利用了被分为上、下的封装模具的传递模制,来进行单面封装的。这里,封装树脂32仅对连接端凸点架上放有半导体芯片30的面的上侧区域进行密封,即所谓的单面封装构造。每个凸点构成体28是从连接端凸点架的主体开始朝上方突出的,故封装树脂32能够牢牢地紧固住该突出部分,尽管是单面封装构造,连接端凸点架和封装树脂32之间的密接性仍可以被维持得很高。
其次,如图9(e)所示,在把连接端凸点架固定到固定用部件的状态下,例如将连接端凸点架的端部固定好,并让用封装树脂32密封好的区域完全自由的状态下,从连接端凸点架的下方向凸点构成体28的底面施加朝上的压力。例如把连接端凸点架的端部固定好,然后用上顶棒从下方往上顶以施加压力。这样,把凸点构成体28和架主体26连在一起的极薄的薄筋部27就会因上顶的压力的作用而被拉断,于是凸点构成体28就和连接端凸点架的架主体26分开了。还有,在这样向上顶时,可以只向上顶例如位于中央部附近的半导体芯片30下方的凸点构成体28,也可以只向上顶外围部的凸点构成体28;还可以顶整个凸点构成体28。不过,在向上顶其中的一部分时,所进行的上顶,要使无上顶的压力处的凸点构成体28本身不致从封装树脂32上剥离而落下来。当然,也可以用向上顶以外的方法来分离它们,例如若利用对架主体26施加扭转力或者把封装树脂32吸、吊起来等方法,也可以把凸点构成体28和连接端凸点架的架主体26分开。
把上述凸点构成体28从连接端凸点架的架主体26上分开的工序结束后,即可得到如图9(f)所示的树脂封装型半导体器件33。另外,这里架主体26上没形成凸点构成体28的区域和封装树脂32的密接性很弱,所以把凸点构成体28从架主体26上分离下来,即可很容易地把树脂封装型半导体器件33从架主体26分离下来。如该图所示,树脂封装型半导体器件33所具有的构造为:凸点构成体28被配置在它的底面,凸点构成体28比封装树脂32的底面还往下方突出,由它来形成往母板上安装时的底座。这里,树脂封装型半导体器件33上的凸点构成体28的底座高度B,等于从架主体的整个厚度(如图6所示的尺寸C)减去凸点构成体28的突出量(如图6所示的尺寸A)所得的值,由此可保证凸点构成体28作为外部电极时的底座高度。因为本实施例中,让凸点构成体28相对厚度为200μm的架主体突出140μm到180μm(为架主体厚度的70%到90%),所以底座高度就在20μm到60μm(为架主体厚度的10%到30%)之间。这样,就能得到一会确保往母板上安装时的底座高度的连接电极。
还有,作为将树脂封装型半导体器件从架主体26上分离下来的方法,除了上述上顶凸点构成体28的顶法之外,还有在把树脂封装型半导体器件固定好的状态下,将架主体本身揭下来的分离办法,但本实施例在充分考虑了产品的可靠性之后,选择了前一种分离方法。
如上所述,采用如本实施例所述的连接端凸点架,放好半导体芯片;进行完树脂封装后,只通过来自凸点构成体下方的上顶力,便可以把架主体除去,这样就可以把和半导体芯片进行电连接的连接电极,排列在树脂封装型半导体器件的底面部分。
结果,可得到和现有的引线连接相比,往母板上安装时的可靠性被提高了的表面安装型半导体器件。还有,在树脂封装型半导体器件里,从封装树脂突出来的每个凸点构成体的突出量,为从所使用的连接端凸点架自身的厚度减去每个凸点构成体从该架主体上突出来的量所得的值;在将产品从架主体上分离下来时,它就成了往母板上安装时的底座高度,所以就用不着特意通过别的工序来形成什么底座了。
还有,本实施例的树脂封装型半导体器件,不象BGA型半导体器件那样,采用设有连接电极的衬底,而是从连接端凸点架这样的由金属板形成的架主体来构成半导体器件,所以,从批量生产和成本方面来看,它比现有的BGA型半导体器件更有利。还有,在产品的加工制造方面,如上所述,只要把架主体分离下来,就能很容易地得到产品。所以,省去了现有的从架上分离时所必需的切线工序、弯线工序,避免了由于切线而给产品带去的损伤和对切线精度的制约,提供了一种通过简化制造工序,使制造成本大大降低的、具有划时代意义的技术。
(第2实施例)
图10是本发明的第2实施例所涉及的连接端凸点架的平面图。图11示出了本实施例的连接端凸点架的剖面图,即沿图10所示的XI-XI线剖开的剖面图。本实施例中的连接端凸点架的基本概念和第1实施例一样。
如图10和图11所示,本实施例的连接端凸点架是由铜或者42合金等被广泛地应用在引线架上的金属板而形成的架主体10和在架主体10内排列成网栅状、并通过薄筋部11而连在架主体10上、且比架主体10还往上方突出的多个凸点构成体12和一个芯片垫34构成的。也就是说,架主体10、凸点构成体12、薄筋部11以及芯片垫34全都形成在同一块金属板上,并且当凸点构成体12在其底面部分12a受到朝上的压力以后,薄筋部11被拉断,凸点构成体12就被从架主体10上分离下来了。
在此,本实施例的连接端凸点架的构造大致和上述图1、图2以及图3所示的连接端凸点架一样。其特征之处为另设了一个放半导体芯片的芯片垫34。
因此,沿使凸点构成体12和芯片垫34向上方突出的方向,把压力施加到凸点构成体12的底面部分12a和芯片垫34的底面部分34a上以后,虚线所示的薄筋部11被拉断,于是凸点构成体12和芯片垫34就被从架主体10上分离下来了。这里,薄筋部11是用对架主体10本身进行部分冲孔加工的部分切断部件而形成的“连接部分”。也就是说,在用阳模对架主体10上要形成凸点构成体12的部分进行部分冲孔加工时,不要冲到底,中途、最好是冲到一半左右时就停下来。这样,冲到半折腰所冲下来的那一部分就从架主体10上突出来,该突出部分即为凸点构成体12;仍与架主体10相连的连接部分就是薄筋部11。
还有,凸点构成体12以及芯片垫34从架主体10上突出的突出量,为架主体10自身厚度的一半以上。例如,在本实施例中,设连接端凸点架自身的厚度,即架主体10的厚度为200μm,则凸点构成体12、芯片垫34的突出量就被设在140μm到180μm(架主体厚度的70%到90%)之间。
还有,在本实施例中的连接端凸点架上,例如镀有镍(Ni)、钯(Pd)以及金(Au)等金属的电镀层,可以这样根据需要,对连接端凸点架进行电镀。
另外,可以根据所放的半导体芯片的管脚数,来适当地决定凸点构成体12的数量。如图10所示,凸点构成体12形成在架主体10内,并且沿上下、左右方向是连续着的,因此不必象以往的引线架那样,把放半导体芯片的区域分离开,或者设置什么连接条。这里所采用的凸点构成体12的形状为圆形,采用多角形的或者长方形的都可以;也可以使同一个连接端凸点架上的凸点构成体12的大小完全相等。
再就是,当使用连接端凸点架来构成树脂封装型半导体器件时,若用凸点构成体12来作连接电极,则为了减小往母板上安装时的应力,也可以仅使位于周边部的凸点构成体12大于位于其他区域上的凸点构成体12;凸点构成体12上面的大小,只要能使在用金导线等的金属细线,把它和半导体芯片连接起来时,不妨碍线焊就行。在本实施例中,设其直径φ为100μm以上。
本实施例里所示的连接端凸点架,没有了现有的被称为内引线、外引线以及芯片垫等部分,而具有了起连接电极作用的凸点构成体12,且该凸点构成体12在平面上排列成网栅状、锯齿状,故在用该连接端凸点架来构成树脂封装型半导体器件时,如下详述,很容易地就能实现底面上有连接电极的树脂封装型半导体器件;在本实施例中,树脂封装型半导体器件的外部电极,不再由现有的引线架里的放射状延长的引线来充当,而是由点状的凸点构成体12来充当,故可以把它们配置在平面上的任意位置。结果,对由凸点构成体12而构成的树脂封装型半导体器件来说,外部电极的布置自由度就提高了,因此能适应多管脚化的要求。
其次,对本实施例的连接端凸点架的制造方法进行说明。制造方法也和上述连接端凸点架的制造方法相同。基本概念也和上述实施例中的连接端凸点架的制造方法里的一样。所不同的只是同时形成了凸点构成体12和芯片垫34。
换句话说,在图4及图5所示的状态下,对被固定在阴模的某一定位置上的金属板,进行用阳模17从其上方压金属板的部分冲孔加工,而让金属板的一部分进入阴模的开口部内,并让金属板中与阳模相接触的那一部分呈部分切断状态,这样来形成凸点构成体及芯片垫。也就是说,形成了借助薄筋部与金属板连接而残留在其上,且从金属板的主体部分突出来的凸点构成体及芯片垫。另外,阳模并不仅限于一个,一般情况是同时用多个阳模,同时形成多个凸点构成体或者芯片垫。
还有,阳模与金属板上要形成凸点构成体及芯片垫的部分相接触的接触面积,比设置在阴模上的开口部的开口面积小;在用阳模来冲压金属板的一部分,而形成从金属板上突出来的凸点构成体及芯片垫的工序里,从金属板的上面突出来的凸点构成体及芯片垫的上面部分的面积,大于形成在金属板背面的凸点构成体及芯片垫的底面部分的面积,且上面部分的边缘部带有由塑性变形而引起的曲面。
根据该构造,当这之后沿让它突出的方向施加压力,亦即把压力施加在凸点构成体12及芯片垫34的底面部分12a、34a上时,所形成的凸点构成体12和芯片垫34很容易地就能被从金属板主体上分离下来;另一方面,当向凸点构成体12及芯片垫34的上面部分12b、34b施加压力时,则很难把凸点构成体12及芯片垫34分离下来。换句话说,凸点构成体12及芯片垫34很容易地被分离下来,靠的是仅来自某一方向的压力。
在本实施例中,对金属板进行部分冲孔加工而形成凸点构成体12以及芯片垫34时,二者的突出量最好是金属板自身厚度的一半以上。在本实施例中,在厚度为200μm的金属板上,形成突出量为140μm到180μm(即金属板自身厚度的70%到90%)的凸点构成体12及芯片垫34。因此,该突出来的凸点构成体12、芯片点34就借助和金属板相比,厚度极薄的薄筋部而连在金属板上。在本实施例中,薄筋部11的厚度在20μm到60μm(即金属板自身厚度的10%到30%)之间,凸点构成体12及芯片垫34一受到朝向其突出方向的压力,很容易地就能被从金属板上分离下来。
以上未加说明的本实施例的部分冲孔加工的详细部分,和在第1实施例中所说明的部分冲孔加工一样。
其次,参照附图,对本实施例的利用了连接端凸点架的树脂封装型半导体器件进行说明。
图12、图13分别是本实施例的树脂封装型半导体器件的剖面图和背面图。图12是沿图13所示的XII-XII剖开的剖面图。另外,从上面所看到的本实施例的树脂封装型半导体器件的结构,只不过是一简单的矩形平板,所以这里就将上面图省略了。
如图12、图13所示,本实施例的树脂封装型半导体器件,是利用如上所述的连接端凸点架,安装上半导体芯片而得到的。半导体芯片被放在图10、图11所示的连接端凸点架的芯片垫35上,中间夹着银涂料等导电粘结剂22(或者绝缘胶)。被配置在半导体芯片23外围部的凸点构成体21通过金属细线24被电性地连接在半导体芯片23上;凸点构成体21及芯片垫35的底部比封装树脂25的下面还往下方突出;用封装树脂25密封半导体芯片23、导电粘结剂22、金属细线24、芯片垫35以及凸点构成体21的一部分。
在本实施例中,凸点构成体21及芯片垫35的底部从封装树脂25的下面突出来的突出量,假设其构造和图6所示的相同,则基本上与拉断部20在厚度方向上的尺寸B相等,即为从连接端凸点架的整个厚度C减去凸点构成体21的突出量A所得的值。该凸点构成体21的底部的突出量,即为将树脂封装型半导体器件安装到母板上时的底座高度。
在本实施例中,半导体芯片23是由芯片垫35来支持的,凸点构成体21可以被用作外部电极。再就是,对凸点构成体21进行布置,以使它在树脂封装型半导体器件的底面呈凸点栅阵列。
因为本实施例中,在树脂封装型半导体器件里的凸点构成体21和芯片垫35上,被封装树脂25覆盖住的部分(被封装部分)的端面的面积,比未被封装树脂25覆盖、但突出来的部分的端面的面积大;又因为被密封起来的那一部分凸点构成体21及芯片垫35的端面边缘部带有曲面(塑性变形部),所以在图12所示的状态下,凸点构成体21及芯片垫35的断面形状略呈倒梯形。借助该结构,可以使封装树脂25对凸点构成体21及芯片垫35有一个良好的紧固力,这样就提高了密接性,并且在将它安装到母板上时,还可以把接合可靠性维持得很高。另外,若把所使用的连接端凸点架自身的板厚加厚,凸点构成体21及芯片垫35与封装树脂25相接触的区域就会被扩大,紧固作用就会被增强,故可更进一步地提高可靠性。另外,在该构造下,可以把半导体器件的底面安装到母板上,这样和现有的通过放射状引线安装到母板上的情形相比,安装的可靠性被提高了,具有了比BGA型半导体器件还高的可靠性。
其次,参照附图,对本发明的树脂封装型半导体器件的制造方法的实施例进行说明。在本实施例中,基本概念和上述第1实施例中的利用了连接端凸点架的树脂封装型半导体器件的制造方法的相同。图14(a)到图14(f)是制造本实施例中的树脂封装型半导体器件时,各个工序下的剖面图。
首先,如图14(a)所示,准备好由架主体26和被设在架主体26内、借助薄筋部27与架主体26相连、并且比架主体26还突出来的多个凸点构成体28及芯片垫36而构成的连接端凸点架。这时,所构成的连接端凸点架为:若把压力沿凸点构成体28从架主体26突出来的方向施加到凸点构成体28及芯片垫36上,则薄筋部27被拉断,凸点构成体28及芯片垫36很容易地就能被从架主体26上分离下来。
其次,如图14(b)所示,放好连接端凸点架,以让凸点构成体28及芯片垫36的突出部分冲上;把半导体芯片30放到芯片垫36上,中间夹着导电粘结剂29(或者绝缘胶)。于是半导体芯片30和凸点构成体28就通过导电粘结剂29而被互相地接合起来了。该工序相当于树脂封装型半导体器件的安装工序里的芯片焊接工序,即通过向连接端凸点架上涂敷导电粘结剂29、放置半导体芯片30、加热处理等这一系列的处理,而把半导体芯片30接合到连接端凸点架上。
这里,凸点构成体28及芯片垫36具有一定的分离方向性,即当沿凸点构成体28、芯片垫36突出的方向施加压力,亦即来自凸点构成体28、芯片垫36下面的压力时,很容易地就能把它们从连接端凸点架上分离下来;另一方面,当施加逆方向的压力,即从凸点构成体28、芯片垫36的上面施加压力时,则很难把它们从连接端凸点架上分离下来。因此,在把半导体芯片30放到连接端凸点架上之时,即使有把芯片垫36往下压的压力起作用,芯片垫36也不会脱离连接端凸点架,于是可以安全地进行芯片焊接工序。
其次,如图14(c)所示,用金属细线31对已被接合到连接端凸点架上的半导体芯片30和凸点构成体28进行电连接,即所谓的引线焊接工序。因为凸点构成体28的上面的面积,即接有金属细线31的面的面积为φ=100μm以上,所以较易对引线进行焊接。还有,即使在该工序里,凸点构成体28也是只有受到朝上的压力时,才会很容易地被从架主体26上分离下来,所以当把金属细线31接到凸点构成体28的上面时,即使压力会作用在下方,凸点构成体28也不会被分离下来,于是可安全地进行引线焊接。
其次,如图14(d)所示,用封装树脂32把放在连接端凸点架上的半导体芯片30、金属细线31等密封好。该工序通常是靠利用了被分为上、下的封装模具的传递模制,来进行单面封装的。这里,为用封装树脂只密封连接端凸点架上放有半导体芯片30的面的上侧区域的,即所谓的单面封装构造。凸点构成体28及芯片垫36是从连接端凸点架的主体开始朝上方突出的,故封装树脂32能够牢牢地紧固住该突出部分,尽管是单面封装构造,连接端凸点架和封装树脂32之间的密接性仍可以被维持得很高。
其次,如图14(e)所示,在用固定用部件把连接端凸点架固定住的状态下,例如将连接端凸点架的端部固定好,并让用封装树脂32密封好的区域完全自由的状态下,从连接端凸点架的下方向凸点构成体28、芯片垫36的底面施加朝上的压力。例如把连接端凸点架的端部固定好,然后用上顶部件从下方往上顶以施加压力。这样,把凸点构成体28、芯片垫36和架主体26连接在一起的极薄的薄筋部27就会因上顶的压力的作用而被拉断,于是凸点构成体28、芯片垫36就和连接端凸点架的架主体26分开了。
把上述的凸点构成体28、芯片垫36从连接端凸点架的架主体26上分开的工序结束后,即可得到如图14(f)所示的树脂封装型半导体器件37。如该图所示,树脂封装型半导体器件37所具有的构造为:凸点构成体28和芯片垫36被配置在它的底面,并且凸点构成体28和芯片垫36比封装树脂32的底面还往下方突出,由它来形成往母板上安装时的底座高度。这里,树脂封装型半导体器件37上的凸点构成体28、芯片垫36的突出量B,为从架主体的整个厚度(如图6所示的尺寸C)减去凸点构成体28或者芯片垫36的突出量(如图6所示的尺寸A)所得的值,并且由它形成了凸点构成体28作为外部电极时的底座高度。因为本实施例中,让凸点构成体28相对厚度为200μm的架主体突出140μm到180μm(为架主体厚度的70%到90%),所以底座高度就在20μm到60μm(为架主体厚度的10%到30%)之间。这样,就能得到一会确保往母板上安装时的底座高度的连接电极。还有,芯片垫36被接到了母板的放热用电极等上,故能有效地把在半导体芯片30内产生的热放出。
如上所述,利用本实施例所示的连接端凸点架所收到的效果和上述第1实施例相同。
而且,不同于第1实施例,除了凸点构成体以外,又另设了芯片垫,所以当把该芯片垫连接到母板的放热用电极等上以后,就能够有效地将在半导体芯片30内所产生的热放出。
(第3实施例)
图15是本实施例的连接端凸点架的平面图。图16是沿图15中的XVI-XVI线剖开的剖面图。图17是图16中的凸点构成体部分的剖面放大图。
如图15到图17所示,本实施例的连接端凸点架是由铜或者42号合金等被广泛地应用在引线架上的金属板而形成的架主体10,和在架主体10内对应于半导体芯片的焊接垫的也排列成网栅状的、并通过薄筋部11而连在架主体10上的、且比架主体10还往上方突出的多个凸点构成体12构成的。也就是说,架主体10、凸点构成体12以及薄筋部11全都形成在同一块金属板上。并且当凸点构成体12在其底面部分12a受到朝上的压力以后,薄筋部11被拉断,凸点构成体12就被从架主体10上分离下来了。
还有,如图15所示,多个凸点构成体12在平面上排列成网栅状。我们认为该凸点构成体12的平面排列也可以是锯齿形、棋盘形或者是任意形状的。选择的时候,应选那种对应于所放的半导体芯片的电极焊垫的排列形状的。
还有,如图17所示,沿使凸点构成体12向上方突出的方向,把压力施加到凸点构成体12的底面部分12a上以后,虚线所示的薄筋部11被拉断,于是凸点构成体12就被从架主体10上分离下来了。这里,薄筋部11是用对架主体10进行部分冲孔加工的部分切割部件而形成的“连接部分”。也就是说,在用阳模对架主体10上要形成凸点构成体12的部分进行部分冲孔加工时,不要冲到底,中途、最好是冲到一半左右时就停下来。这样,冲到半折腰所冲下来的那一部分就从架主体10上突出来,该突出部分即为凸点构成体12;仍与架主体10相连的连接部分就是薄筋部11。因此,薄筋部11的厚度应极薄,当这之后在凸点构成体12的底面部分12a上,朝让凸点构成体12突出来的方向施加压力时,应能极容易地将薄筋部11拉断。
还有,凸点构成体12从架主体10上突出的突出量,为架主体10自身厚度的一半以上。换句话说,所构成的架主体10为:在图17中,当凸点构成体12在其底面部分12a上受到朝上的压力时,薄筋部11被拉断,凸点构成体12被从架主体10上分离下来。
例如,在本实施例中,设连接端凸点架自身的厚度,即架主体10的厚度为200μm,则凸点构成体12的突出量就设在140μm到180μm(架主体10的厚度的70%到90%)之间,不过,架主体10的厚度并不限于200μm,可根据需要,将它设在400μm左右。再就是,在本实施例中,将凸点构成体12的突出量定在架主体10厚度的一半以上,例如突出量被定在架主体厚度的70%到90%的范围内了,实际上定在一半以下也是可以的。就是说,将突出量定在一个薄筋部11会被压力拉断的范围内即可。
还有,在本实施例的连接端凸点架中,所突出的凸点构成体12的最上面的部分,通过被称做压印的加压成型加工,稍微地向两侧扩大,凸点构成体12的上面呈平坦的蘑菇状。正因为凸点构成体12呈蘑菇状,所以当把半导体芯片放到连接端凸点架上并用树脂进行密封时,封装树脂对凸点构成体12的紧固力得到了提高。结果,凸点构成体12和封装树脂之间的密接性提高了,尽管是单面树脂封装型构造,但树脂封装的可靠性却可以很高。再就是,凸点构成体12的突出部分的最上面的形状并不限于平坦的蘑菇状,例如还可以是L形等的,只要是能起到固定封装树脂的作用的形状就行。
还有,在本实施例中的连接端凸点架上,例如镀有镍(Ni)、钯(Pd)以及金(Au)等金属的电镀层,可以这样根据需要,而对连接端凸点架进行电镀。对连接端凸点架的电镀可以在凸点构成体12成型后进行;也可以在对金属板进行形成凸点构成体的加工工序之前进行。还有,本实施例中,连接端凸点架的表面粗糙度为0.1μm以下。因为连接端凸点架的表面粗糙度会影响到在进行树脂封装时它和树脂间的剥离性,所以尽管由凸点构成体12而引起的凹凸是不可避免的,但除此以外的凹凸则是越小越好。
另外,可以根据所放的半导体芯片的管脚数(电极焊垫数),来适当地决定凸点构成体12的数量。如图15所示,凸点构成体12形成在架主体10内,并且沿上下、左右方向是连续着的;凸点构成体12的形状不仅可以是圆形的,还可以是多角形的或者是长方形的;可以使同一个连接端凸点架上的凸点构成体12的大小完全相等;再就是,当利用连接端凸点架来构成树脂封装型半导体器件时,若用凸点构成体12来作连接电极,则为了减小往母板上安装时的应力,也可以仅使位于周边部的凸点构成体12大于位于其他区域上的凸点构成体12;凸点构成体12上面的大小,只要能使在用金导线等的金属细线,连接它和半导体芯片时,不妨碍线焊就行。在本实施例中,设其直径φ为100μm以上。
还有,本实施例里所示的连接端凸点架,没有了现有的被称为内引线、外引线以及芯片垫等部分,而具有了起连接电极作用的凸点构成体12,且该凸点构成体12在平面上排列成网栅状、锯齿状,故在用该连接端凸点架来构成树脂封装型半导体器件时,如下详述,可以很容易地实现底面上有连接电极的树脂封装型半导体器件;在本实施例中,树脂封装型半导体器件的外部电极,不再由现有的引线架里的放射状延长的引线来充当,而是由点状的凸点构成体12来充当,故可以把它们配置在平面上的任意位置。结果,对由凸点构成体12而构成的树脂封装型半导体器件来说,外部电极的布置自由度就提高了,因此能适应多管脚化的要求。当然,可以根据所放的半导体芯片的管脚数,而任意地设定凸点构成体12的排列形状,为现有的布置成一列的形状也是可以的。
这里,本实施例中的连接端凸点架的特征为:不同于第1实施例,凸点构成体12的排列和所应放的半导体芯片的电极焊垫的一致。
图18为本实施例所用的半导体芯片44的上面图。如该图所示,在半导体芯片44的上面,设置有呈平面排列的电极焊垫43。当所采用的半导体芯片44上有如图18所示的呈平面排列的电极焊垫43时,便要选择其构造如图15所示的连接端凸点架。
图19为在本实施例的变形例中所使用的半导体芯片45的上面图。如该图所示,在半导体芯片45的上面的周边上,设置有呈直线排列的电极焊垫43。
图20是对应于其上的电极焊垫为沿各边排列(如图19所示)的半导体芯片,而选用的连接端凸点架的平面图。换句话说,为了和周边的电极焊垫43的排列相一致,而使凸点构成体12在本变形例中的连接端凸点架的架主体10内,沿四角形的各边排成列。
以下对本实施例所作的说明,是以根据图15所示的连接端凸点架,而代表性地采用如图18所示的半导体芯片44为前提的。
其次,对本实施例的连接端凸点架的制造方法加以说明。
在本实施例中,连接端凸点架的制造工序里的部分冲孔工序,凸点构成体12的形成过程以及各部分在高度方向上的尺寸等,都和通过图4到图6而对第1实施例所做的说明一样,所以这里就不再重述了。
其次,参照附图,对本实施例中的树脂封装型半导体器件进行说明。
图21、图22分别是本实施例的树脂封装型半导体器件的剖面图和背面图。图21是沿图22所示的XXI-XXI线剖开的剖面图。另外,从上面所看到的本实施例的树脂封装型半导体器件的结构,只不过是一简单的矩形平板,所以这里就将上面图省略了。
如图21、图22所示,本实施例的树脂封装型半导体器件,是利用如上所述的连接端凸点架,安装上半导体芯片而得到的。如图21所示,把半导体芯片44放到在凸点构成体21上,中间夹着银涂料等导电粘结剂22(或者绝缘胶)。还有,凸点构成体21的底部比封装树脂25的下面还往下方突出;用封装树脂25将半导体芯片44、导电粘结剂22以及凸点构成体21的一部分密封起来。
在本实施例中,凸点构成体21的底部从封装树脂25的下面突出来的突出量,基本上和图6所示的拉断部20在厚度方向上的尺寸B相等,即为从连接端凸点架的整个厚度C减去凸点构成体21的突出量A所得的值。该凸点构成体21的底部的突出量,即为将树脂封装型半导体器件安装到母板上时的底座高度。
这里,本实施例的树脂封装型半导体器件的特征为:把半导体芯片44倒着装到凸点构成体21上,并且半导体芯片44的电极焊垫和凸点构成体21保持电连接。即本实施例和第1、第2实施例不一样,它没用金属细线。
还有,凸点构成体21在树脂封装型半导体器件的底面,形成为凸起栅阵列,并且整个树脂封装型半导体器件的面积和半导体芯片44的面积相等。换句话说,为一芯片大小的封装体。还有,它和现有的利用了引线架的树脂封装型半导体器件不同,因为凸点构成体21上面的面积基本上和半导体芯片44上的电极焊垫43相等,即φ为100μm左右就可以;高度也在140μm到180μm之间,所以可让电极焊垫43高密度地排列起来,最终实现树脂封装型半导体器件的小型、薄型化。再就是,按本实施例的构造,能够满足多管脚化的要求,还能够实现高密度的表面安装型的树脂封装型半导体器件。还有,可得到在树脂密封好的状态下,厚度在1mm以下,例如500μm左右的厚度极薄的薄型树脂封装型半导体器件。
还有,在本实施例中的树脂封装型半导体器件里,因为在凸点构成体21上被封装树脂25覆盖住的部分(被封装部分)的端面的面积,比未被封装树脂25覆盖、但突出来的部分的端面的面积大;又因为被密封起来的那一部分凸点构成体21的端面边缘部带有曲面(塑性变形部),所以在图21所示的状态下,凸点构成体21的断面形状略呈倒梯形。借助该结构,可以使封装树脂25对凸点构成体21有一个良好的紧固力,这样就提高了密接性,并且在将它安装到母板上时,还可以把接合可靠性维持得很高。另外,若把所使用的连接端凸点架自身的板厚加厚,凸点构成体21和封装树脂25相接触的区域就会被扩大,紧固作用就会被增强,故可更进一步地提高可靠性。
另外,在本实施例中,半导体芯片44被封装树脂25密封的封装构造为全(full)封装构造,不过只在半导体芯片44和凸点构成体21之间的间隙部分,注入封装树脂,而让半导体芯片44的背面露出来的构造也是可以的;半导体芯片44和凸点构成体21是通过导电粘结剂22而被连接起来的,不过,也可以事先在半导体芯片44的电极焊垫43上,形成由金(Au)等形成的凸起电极,最好是两级凸起电极,然后在该凸起电极上附设上导电粘结剂,再靠它来把电极焊垫43和凸点构成体21电连接起来。此时,因为凸起电极具有象两级台阶那样的构造,所以凸起电极夹紧导电粘结剂的能力就被提高了,于是可以防止凸起电极间的导电粘结剂流出来,接合可靠性就得到了提高。
其次,参照附图,对本发明的树脂封装型半导体器件的制造方法进行说明。图23(a)到图23(e)是制造本实施例的树脂封装型半导体器件时,各个工序下的剖面图。
首先,如图23(a)所示,准备好由架主体26和被设在架主体26内、借助薄筋部27而与架主体26连在一起、并且比架主体26还突出来的多个凸点构成体28而构成的连接端凸点架。这时,所构成的连接端凸点架为:若沿凸点构成体28从架主体26突出来的方向,把压力施加到凸点构成体28上,则薄筋部27被拉断,凸点构成体28很容易地就被从架主体26上分离下来了。
其次,如图23(b)所示,放好连接端凸点架,以让凸点构成体28的突出部分冲上,并同时放置半导体芯片30,让上方形成有电极焊垫(未图示)的面冲下(即倒放)。把半导体芯片30放到凸点构成体28的上面,中间夹着导电粘结剂29(或者绝缘胶),于是半导体芯片30的电极焊垫和凸点构成体28就通过导电粘结剂29而相互地连接起来了。该工序相当于半导体器件安装工序里的倒装焊接工序,即通过向连接端凸点架上涂敷导电粘结剂29、把半导体芯片30倒放、加热处理等这一系列的处理,来把半导体芯片30接合到连接端凸点架上。
这里,凸点构成体28具有一定的分离方向性,即当沿凸点构成体28突出来的方向施加压力,亦即来自凸点构成体28下面的压力时,很容易地就能把它从连接端凸点架上分离下来;另一方面,当施加逆方向的压力,即从凸点构成体28的上面施加压力时,则很难把它从连接端凸点架上分离下来。因此,在把半导体芯片30放到连接端凸点架上之时,即使有把凸点构成体28往下压的压力起作用,凸点构成体28也不会脱离连接端凸点架,于是可以安全地进行倒装焊接工序。
其次,如图23(c)所示,用封装树脂32将倒接和在连接端凸点架上的半导体芯片30及接合部分密封好。该工序通常是靠利用了被分为上、下封装模具的传递模制,来进行单面封装的。这里,用封装树脂32仅对连接端凸点架上放有半导体芯片30的面的上侧区域进行密封,即所谓的单面封装构造。每个凸点构成体28是从连接端凸点架的主体开始朝上方突出的,故封装树脂32能够牢牢地紧固住该突出部分,尽管是单面封装构造,连接端凸点架和封装树脂32之间的密接性仍可以被维持得很高。
另外,也可以用喷嘴、注射器等用具,把封装树脂32注入半导体芯片30和连接端凸点架的凸点构成体28间的间隙部分,这样进行部分填充、封装。在这种情况下所得到的半导体器件,因为封装树脂32没覆盖半导体芯片30的背面,该背面露在外边,所以得到的是放热性极好的封装构造。
其次,如图23(d)所示,在用固定用部件将连接端凸点架固定住的状态下,例如将连接端凸点架的端部固定好,并让用封装树脂32密封好的区域处于自由的状态下,从连接端凸点架的下方向凸点构成体28的底面施加朝上的压力。例如把连接端凸点架的端部固定好,然后用上顶部件从下方往上顶以施加压力。这样,把凸点构成体28和架主体26连在一起的极薄的薄筋部27就会因上顶的压力的作用而被拉断,于是凸点构成体28就和连接端凸点架的架主体26分开了。还有,在这样向上顶时,可以只向上顶例如位于中央部附近的半导体芯片30下方的凸点构成体28,也可以只向上顶外围部的凸点构成体28;还可以顶整个凸点构成体28。不过,在向上顶其中的一部分时,所进行的上顶,要使无上顶的压力处的凸点构成体28本身不致从封装树脂32上剥离而落下来。当然,也可以用上顶以外的方法来分离它们,例如若利用对架主体26施加扭转力或者把封装树脂32吸、吊起来等方法,也可以把凸点构成体28和连接端凸点架的架主体26分开。
把上述的凸点构成体28和连接端凸点架的架主体26分开的工序结束后,即可得到如图23(e)所示的树脂封装型半导体器件33。另外,这里架主体26上没形成凸点构成体28的区域和封装树脂32之间的密接性很弱,所以把凸点构成体28从架主体26上分离下来,即可很容易地把树脂封装型半导体器件33从架主体26分离下来。如该图所示,树脂封装型半导体器件33所具有的构造为:凸点构成体28被配置在它的底面,并使凸点构成体28比封装树脂32的底面还往下方突出,且由它来形成往母板上安装时的底座高度。这里,树脂封装型半导体器件33上的凸点构成体28的突出量B,为从架主体的整个厚度(如图6所示的尺寸C)减去凸点构成体28的突出量(如图6所示的尺寸A)所得的值,并且由它保证了凸点构成体28作为外部连接电极时的底座高度。因为本实施例中,让凸点构成体28相对厚度为200μm的架主体突出140μm到180μm(为架主体厚度的70%到90%),所以底座高度就在20μm到60μm(为架主体厚度的10%到30%)之间。这样,就可以得到一能确保往母板上安装时的底座高度的连接电极。
以上,通过用本实施例所示的连接端凸点架,来对半导体芯片进行倒接合安装,用树脂封装后,只通过来自凸点构成体下方的上顶力把架主体去掉,便可以把和半导体芯片电连接的连接电极,排列在树脂封装型半导体器件的底面部分。
结果,可得到表面安装型半导体器件,和现有的引线接合相比,母板安装可靠性也被提高了。还有,在树脂封装型半导体器件里,每个凸点构成体相对封装树脂的突出量,为从所使用的连接端凸点架自身的厚度减去每个凸点构成体从该架主体上突出来的量所得的值;在将产品从架主体上分离下来时,它就构成了母板安装时的底座高度,所以用不着再特意利用别的工序来形成底座高度了。
还有,本实施例的树脂封装型半导体器件,不象BGA型的半导体器件那样,采用设有连接电极的衬底,而是通过连接端凸点架这样的由金属板形成的架主体来构成半导体器件,所以,从批量生产和成本方面来看,它比现有的BGA型半导体器件更有利。还有,在产品的加工制造方面,如上所述,只要把架主体分离下来,就能很容易地得到产品。所以,省去了现有的分离架主体时所必需的切线工序、弯线工序,避免了由于切线而给产品带去的损伤和对切线精度的制约,提供了一种通过简化制造工序,使制造成本大大降低的、具有划时代意义的技术。
还有,在本实施例中,说明了利用将凸点构成体上顶等的压力,来把树脂封装型半导体器件从架主体26上分离下来的方法,但并不限于上顶这一种方法,若把树脂封装型半导体器件固定好,然后将架主体本身揭下来的话,薄筋部被拉断,这样也可以把凸点构成体从架主体上分离下来。根据有效地将连接凸点构成体和架主体的薄筋部拉断的方法的不同,也就有很多种分离方法了。
如上所述,若利用本发明的连接端凸点架,可以得到由连接电极代替了现有的放射状的引线电极的树脂封装型半导体器件。还有,本发明中,不用衬底等即可在架上形成树脂封装型半导体器件底面的连接电极,而且由它自然地形成连接电极的底座高度,即通过到目前为止所没有的架构造、加工方法,而实现了拥有连接电极的无引线封装型的树脂封装型半导体器件。
还有,在树脂封装型半导体器件的制造方法里,不用再受到目前为止,制造架时,对线和空间(line and space)、设计参数等所做的各种制约;没有了引线,也就用不着什么切线工序、弯线工序了;通过树脂封装后的上顶处理,很容易地就能把它从架主体上分离下来,以得到树脂封装后的半导体器件,由于工序的减少,低成本化生产得以实现。而且,树脂封装时的树脂外流问题也没有了;在凸点构成体上也不会有什么树脂毛刺,所以去毛刺等这之后的工序也不要了。
本发明也可以被应用到通过倒装芯片安装而得到的树脂封装型半导体器件及其制造方法上。
Claims (26)
1.一种连接端凸点架,备有:
架主体;
所形成的厚度实际上和上述架主体相等并具有从上述架主体突出来的部分的多个凸点构成体;以及
把上述架主体和上述多个凸点构成体连在一起,且比上述架主体和上述多个凸点构成体还薄的多个薄筋部,
当上述各凸点构成体受到朝向其突出方向的压力后,上述各薄筋部被拉断,上述各凸点构成体就能被从上述架主体上分离下来。
2.根据权利要求1所述的连接端凸点架,其中:
上述各凸点构成体从上述架主体上突出来的部分的前端部具有朝横向扩展的蘑菇状的形状。
3.根据权利要求1或者2所述的连接端凸点架,其中:
上述架主体、多个凸点构成体以及多个薄筋部是由同一块金属板形成的。
4.根据权利要求1所述的连接端凸点架,其中:
上述各凸点构成体从上述架主体上突出来的部分的前端面的面积大于上述各凸点构成体的上述前端面的对面的面积,且上述前端面的边缘部形成为曲面。
5.一种连接端凸点架,备有:
架主体;
所形成的厚度实际上和上述架主体相等并具有从上述架主体上突出来的第1部分的芯片垫;
所形成的厚度实际上和上述架主体相等并具有从上述架主体上突出来的第2部分的多个凸点构成体;
把上述架主体和上述芯片垫连在一起且比上述架主体及芯片垫还薄的第1薄筋部;以及
把上述架主体和上述多个凸点构成体连在一起且比上述架主体及多个凸点构成体还薄的第2薄筋部,
当上述芯片垫及各凸点构成体受到朝向其突出方向的压力后,上述第1薄筋部及上述各第2薄筋部被拉断,上述芯片垫及各凸点构成体就能被从上述架主体上分离下来。
6.根据权利要求5所述的连接端凸点架,其中:
上述芯片垫的第1部分的前端部以及上述各凸点构成体的第2部分的前端部具有朝横向扩展的蘑菇状的形状。
7.根据权利要求5或者6所述的连接端凸点架,其中:
上述架主体、上述芯片垫、第1薄筋部、多个凸点构成体以及多个第2薄筋部是由同一块金属板形成的。
8.根据权利要求5所述的连接端凸点架,其中:
上述芯片垫的第1部分的前端面的面积大于上述第1部分的上述前端面的对面的面积,且上述第1部分的前端面的边缘部带有曲面;
上述各凸点构成体的第2部分的前端面的面积大于上述第2部分的上述前端面的对面的面积,且上述第2部分的前端面的边缘部形成为曲面。
9.一种连接端凸点架的制造方法,包括:
把会成为架主体的金属板放到冲孔模具的阴模上,用压紧模具从上述金属板的上方压住上述金属板的工序(a);
用阳模从上述金属板的上方压上述金属板的多个区域,并让上述多个区域的各个部分从上述金属板主体向上述阴模侧的开口部突出,这样来形成由上述多个区域而形成的多个凸点构成体、以及把上述多个凸点构成体和上述金属板主体连在一起的为部分切断状态的多个薄筋部的工序(b)。
10.根据权利要求9所述的连接端凸点架的制造方法,其中:
在上述工序(a)里,使用的是其断面面积小于上述阴模的开口面积的阳模;
通过上述工序(b),从上述各区域的金属板主体上突出来的上述各部分的前端面的面积大于上述各部分的上述前端面的对面的面积,且上述各区域的上述各部分的前端面的边缘部形成为曲面。
11.一种连接端凸点架的制造方法,包括:
把会成为架主体的金属板放到冲孔模具的阴模上,用压紧模具从上述金属板的上方压住上述金属板的工序(a);
用阳模从上述金属板的上方压上述金属板的第1区域及多个第2区域,并让上述第1区域的第1部分和上述多个第2区域的所有的第2部分都从上述金属板主体向上述阴模侧的开口部突出,这样来形成由上述第1区域而形成的芯片垫、将上述芯片垫和上述金属板主体连在一起的为部分切断状态的第1薄筋部、由上述第2区域而形成的多个凸点构成体、以及把上述多个凸点构成体和金属板主体连在一起的为部分切断状态的多个第2薄筋部的工序(b)。
12.根据权利要求11所述的连接端凸点架的制造方法,其中:
在上述工序(a)里,使用的是其断面面积小于上述阴模的开口面积的阳模;
通过上述工序(b),上述第1区域的第1部分的前端面的面积大于上述第1部分的上述前端面的对面的面积,且上述第1部分的前端面的边缘部形成为曲面;上述各第2区域的第2部分的前端面的面积大于上述第2部分的上述前端面的对面的面积,且上述第2部分的前端面的边缘部形成为曲面。
13.一种利用备有由金属形成的架主体、包括所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的部分的第1凸点构成体组和第2凸点构成体组的多个凸点构成体、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体和上述多个凸点构成体还薄的多个薄筋部的连接端凸点架,而形成的树脂封装型半导体器件,备有:
被放在上述第1凸点构成体组上并拥有多个电极焊垫的半导体芯片;
把上述第2凸点构成体组的各个凸点构成体和上述各个电极焊垫电连接起来的多个连接件;以及
把上述半导体芯片、上述多个连接件以及上述多个凸点构成体的上部(即它从上述架主体上突出来的部分)密封起来的封装树脂,
上述各凸点构成体的上述上部以外的底部,不用上述封装树脂密封且比上述封装树脂的下面还往下方突出。
14.根据权利要求13所述的树脂封装型半导体器件,其中:
被密封在上述封装树脂内的上述各凸点构成体的上部的上端面面积,比上述底部的下端面面积大,而且上述上部的上端面的边缘部形成为曲面。
15.一种利用备有由金属形成的架主体、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的第1部分的芯片垫、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的第2部分的多个凸点构成体、把上述架主体和上述芯片垫连在一起且比上述架主体和上述芯片垫还薄的第1薄筋部、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体和上述多个凸点构成体还薄的多个第2薄筋部的连接端凸点架,而形成的树脂封装型半导体器件,备有:
被放在上述芯片垫上并拥有多个电极焊垫的半导体芯片;
把上述各个凸点构成体和上述半导体芯片上的各个电极焊垫电连接起来的多个连接件;以及
把上述半导体芯片、上述多个连接件、上述芯片垫的第1上部(即它从上述架主体上突出来的第1部分)及上述多个凸点构成体的第2上部(即它从上述架主体上突出来的第2部分)密封起来的封装树脂,
上述芯片垫的上述第1上部以外的第1底部和上述各凸点构成体的上述第2上部以外的第2底部,不用上述封装树脂密封且比上述封装树脂的下面还往下方突出。
16.根据权利要求15所述的树脂封装型半导体器件,其中:
被密封在上述封装树脂内的上述芯片垫的第1上部的上端面面积比上述第1底部的下端面面积大,而且上述第1上部的上端面的边缘部形成为曲面;
被密封在上述封装树脂内的各个凸点构成体的上述第2上部的上端面面积比上述第2底部的下端面面积大,而且上述第2上部的上端面的边缘部形成为曲面。
17.一种利用备有由金属形成的架主体、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的多个凸点构成体、把上述架主体和上述多个凸点构成体连在一起且比上述架主体和多个凸点构成体还薄的多个薄筋部的连接端凸点架,而形成的树脂封装型半导体器件,备有:
被放在上述多个凸点构成体上并拥有被连接到上述多个凸点构成体的每一个凸点构成体上的多个电极焊垫的半导体芯片;以及
把上述半导体芯片和上述多个凸点构成体的上部(即它从上述架主体上突出来的部分)密封起来的封装树脂,
上述各凸点构成体的上述上部以外的底部,不用上述封装树脂密封且比上述封装树脂的下面还往下方突出。
18.根据权利要求17所述的树脂封装型半导体器件,其中:
被密封在上述封装树脂内的上述各个凸点构成体的上部的上端面面积比上述底部的下端面面积大,而且上述上部的上端面边缘部形成为曲面。
19.根据权利要求17或者18所述的树脂封装型半导体器件,其中:
还备有被设在上述半导体芯片的上述多个电极焊垫上,且数量与上述多个电极焊垫相等的凸起电极;和
把上述各个凸起电极和上述各个凸点构成体电连接起来的导电粘结剂。
20.一种树脂封装型半导体器件的制造方法,包括:
准备好备有由金属形成的架主体、包括所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的部分的第1凸点构成体组和第2凸点构成体组的多个凸点构成体、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体和多个凸点构成体还薄的多个薄筋部的,且当上述各凸点构成体受到朝向其突出方向的压力后,上述各薄筋部被拉断,上述各凸点构成体就能被从上述架主体上分离下来的连接端凸点架的工序(a);
将半导体芯片放到上述第1凸点构成体组的上述突出部分的前端面上的工序(b);
通过连接件将上述第2凸点构成体组的各个凸点构成体和各个电极焊垫电连接起来的工序(c);
用封装树脂把包括上述半导体芯片、上述多个连接件及上述多个凸点构成体从上述架主体上突出来的部分的上述连接端凸点架的上侧区域密封起来的工序(d);
朝让被上述封装树脂密封的包括上述多个凸点构成体的部分和上述架主体分离开的方向施加力,而将上述各凸点构成体的上述突出部分以外的底部没用上述封装树脂密封,且比上述封装树脂的下面还往下方突出的树脂封装型半导体器件从上述架主体上分离下来的工序(e)。
21.根据权利要求20所述的树脂封装型半导体器件的制造方法,其中:在上述工序(e)里,向上述多个凸点构成体中的至少一部分凸点构成体的上述突出部分的前端面的对面,施加朝向上述前端面的压力。
22.一种树脂封装型半导体器件的制造方法,包括:
准备好备有由金属形成的架主体、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的第1部分的芯片垫、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的第2部分的多个凸点构成体、把上述架主体和上述芯片垫连在一起且比上述架主体及芯片垫还薄的第1薄筋部、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体及多个凸点构成体还薄的多个第2薄筋部的连接端凸点架的工序(a);
将半导体芯片放到上述芯片垫的上述突出来的第1部分的前端面上的工序(b);
通过连接件将上述各凸点构成体和各电极焊垫电连接起来的工序(c);
用封装树脂把包括上述半导体芯片、上述多个连接件、上述芯片垫的上述第1部分以及上述多个凸点构成体的上述第2部分的上述连接端凸点架的上侧区域密封起来的工序(d);
朝让被上述封装树脂密封的包括上述芯片垫及上述多个凸点构成体的部分和上述架主体分离开的方向施加力,而将上述芯片垫的上述第1部分以外的第1底部和上述各凸点构成体的上述第2部分以外的第2底部没用上述封装树脂密封,且比上述封装树脂的下面还往下方突出的树脂封装型半导体器件从上述架主体上分离下来的工序(e)。
23.根据权利要求22所述的树脂封装型半导体器件的制造方法,其中:在上述工序(e)里,向上述芯片垫的第1部分的前端面的对面施加朝向上述前端面的压力,同时也向上述多个凸点构成体中的至少一部分凸点构成体的上述第2部分的前端面的对面,施加朝向上述前端面的压力。
24.一种树脂封装型半导体器件的制造方法,包括:
准备好备有由金属形成的架主体、所形成的厚度实际上和上述架主体相等并拥有从上述架主体突出来的部分的多个凸点构成体、以及把上述架主体和上述多个凸点构成体连在一起且比上述架主体和上述多个凸点构成体还薄的多个薄筋部的,且当上述各凸点构成体受到朝向其突出方向的压力后,上述各薄筋部被拉断,上述各凸点构成体就能被从上述架主体上分离下来的连接端凸点架的工序(a);
将半导体芯片放到上述多个凸点构成体的上述突出部分的前端面上,并将上述多个凸点构成体和上述半导体芯片上的多个电极焊垫——地电连接起来的工序(b);
用封装树脂把包括上述半导体芯片和上述多个凸点构成体从上述架主体上突出来的部分的上述连接端凸点架的上侧区域密封起来的工序(c);
朝让被上述封装树脂密封的包括上述多个凸点构成体的部分和上述架主体分离开的方向施加力,而将上述各凸点构成体的上述突出部分以外的底部没用上述封装树脂密封,且比上述封装树脂的下面还往下方突出的树脂封装型半导体器件从上述架主体上分离下来的工序(d)。
25.根据权利要求24所述的树脂封装型半导体器件的制造方法,其中:在上述工序(d)里,向上述多个凸点构成体中的至少一部分凸点构成体的上述突出部分的前端面的对面,施加朝向上述前端面的压力。
26.根据权利要求24或者25所述的树脂封装型半导体器件的制造方法,其中:在上述工序(b)里,用导电粘结剂把设在上述半导体芯片的上述各个电极焊垫上的凸起电极和上述各凸点构成体互相地电连接起来。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP299390/1998 | 1998-10-21 | ||
JP10299390A JP2997255B1 (ja) | 1998-10-21 | 1998-10-21 | 樹脂封止型半導体装置およびその製造方法 |
JP299388/1998 | 1998-10-21 | ||
JP299389/1998 | 1998-10-21 | ||
JP29938898A JP2986787B1 (ja) | 1998-10-21 | 1998-10-21 | ターミナルランドフレームおよびその製造方法 |
JP29938998A JP2986788B1 (ja) | 1998-10-21 | 1998-10-21 | 樹脂封止型半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1251943A true CN1251943A (zh) | 2000-05-03 |
CN1190839C CN1190839C (zh) | 2005-02-23 |
Family
ID=27338300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB991218329A Expired - Fee Related CN1190839C (zh) | 1998-10-21 | 1999-10-19 | 连接端凸点架及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6667541B1 (zh) |
KR (1) | KR100564006B1 (zh) |
CN (1) | CN1190839C (zh) |
TW (1) | TW432661B (zh) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100421247C (zh) * | 2004-01-09 | 2008-09-24 | 松下电器产业株式会社 | 半导体器件 |
CN101310379B (zh) * | 2005-11-17 | 2010-09-15 | 富士通半导体股份有限公司 | 半导体器件 |
CN102259413A (zh) * | 2011-06-24 | 2011-11-30 | 阳恒 | 普通注塑机模内冷扯自动切水口模具 |
CN101971353B (zh) * | 2008-04-17 | 2012-07-18 | 奥斯兰姆奥普托半导体有限责任公司 | 光电装置和制造光电装置的方法 |
CN103978348A (zh) * | 2014-05-28 | 2014-08-13 | 福清泳贸塑胶有限公司 | 一种电脑显示器背板左侧基板的加工方法及其结构 |
CN111180410A (zh) * | 2018-11-09 | 2020-05-19 | 英飞凌科技股份有限公司 | 具有被配置为在焊接期间促进空隙去除的管芯附接部分的夹具 |
CN112768431A (zh) * | 2019-10-21 | 2021-05-07 | 三菱电机株式会社 | 非绝缘型功率模块 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6667541B1 (en) * | 1998-10-21 | 2003-12-23 | Matsushita Electric Industrial Co., Ltd. | Terminal land frame and method for manufacturing the same |
JP2001338947A (ja) * | 2000-05-26 | 2001-12-07 | Nec Corp | フリップチップ型半導体装置及びその製造方法 |
JP4034073B2 (ja) * | 2001-05-11 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
KR100445072B1 (ko) * | 2001-07-19 | 2004-08-21 | 삼성전자주식회사 | 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법 |
US20070108609A1 (en) * | 2001-07-19 | 2007-05-17 | Samsung Electronics Co., Ltd. | Bumped chip carrier package using lead frame and method for manufacturing the same |
US6825108B2 (en) * | 2002-02-01 | 2004-11-30 | Broadcom Corporation | Ball grid array package fabrication with IC die support structures |
SG105544A1 (en) * | 2002-04-19 | 2004-08-27 | Micron Technology Inc | Ultrathin leadframe bga circuit package |
US8129222B2 (en) * | 2002-11-27 | 2012-03-06 | United Test And Assembly Test Center Ltd. | High density chip scale leadframe package and method of manufacturing the package |
CN2617039Y (zh) * | 2003-02-21 | 2004-05-19 | 游尚桦 | 粘着型led引线架 |
JP4372508B2 (ja) * | 2003-10-06 | 2009-11-25 | ローム株式会社 | リードフレームの製造方法およびそれを用いた半導体装置の製造方法、ならびに半導体装置ならびにそれを備えた携帯機器および電子装置 |
US20060006510A1 (en) * | 2004-07-06 | 2006-01-12 | Koduri Sreenivasan K | Plastic encapsulated semiconductor device with reliable down bonds |
US8492906B2 (en) | 2006-04-28 | 2013-07-23 | Utac Thai Limited | Lead frame ball grid array with traces under die |
US8487451B2 (en) | 2006-04-28 | 2013-07-16 | Utac Thai Limited | Lead frame land grid array with routing connector trace under unit |
US8310060B1 (en) | 2006-04-28 | 2012-11-13 | Utac Thai Limited | Lead frame land grid array |
US8460970B1 (en) | 2006-04-28 | 2013-06-11 | Utac Thai Limited | Lead frame ball grid array with traces under die having interlocking features |
US8461694B1 (en) | 2006-04-28 | 2013-06-11 | Utac Thai Limited | Lead frame ball grid array with traces under die having interlocking features |
JP4270282B2 (ja) * | 2007-01-23 | 2009-05-27 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
CN101241890B (zh) * | 2007-02-06 | 2012-05-23 | 百慕达南茂科技股份有限公司 | 芯片封装结构及其制作方法 |
JP4489094B2 (ja) * | 2007-04-27 | 2010-06-23 | 株式会社東芝 | 半導体パッケージ |
US8957515B2 (en) * | 2007-11-07 | 2015-02-17 | Stats Chippac Ltd. | Integrated circuit package system with array of external interconnects |
KR100923869B1 (ko) * | 2008-02-04 | 2009-10-27 | 에스티에스반도체통신 주식회사 | 몰딩후 연결단자가 분리되는 반도체 패키지 제조방법 및이에 의한 반도체 패키지 |
US8115285B2 (en) * | 2008-03-14 | 2012-02-14 | Advanced Semiconductor Engineering, Inc. | Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof |
US20100044850A1 (en) | 2008-08-21 | 2010-02-25 | Advanced Semiconductor Engineering, Inc. | Advanced quad flat non-leaded package structure and manufacturing method thereof |
DE102009008738A1 (de) * | 2009-02-12 | 2010-08-19 | Osram Opto Semiconductors Gmbh | Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung |
JP5136458B2 (ja) * | 2009-02-20 | 2013-02-06 | ヤマハ株式会社 | 半導体パッケージ及びその製造方法 |
US8124447B2 (en) | 2009-04-10 | 2012-02-28 | Advanced Semiconductor Engineering, Inc. | Manufacturing method of advanced quad flat non-leaded package |
US8133759B2 (en) * | 2009-04-28 | 2012-03-13 | Macronix International Co., Ltd. | Leadframe |
CN101618413A (zh) * | 2009-07-27 | 2010-01-06 | 江苏银河电子股份有限公司 | 一种金属薄板的打凸方法 |
CN102834942B (zh) | 2010-04-09 | 2016-04-13 | 罗姆股份有限公司 | Led模块 |
US8816512B2 (en) * | 2011-07-28 | 2014-08-26 | Lg Innotek Co., Ltd. | Light emitting device module |
US8623708B1 (en) * | 2012-07-05 | 2014-01-07 | Stats Chippac Ltd. | Integrated circuit packaging system with grid-array mechanism and method of manufacture thereof |
US9570381B2 (en) | 2015-04-02 | 2017-02-14 | Advanced Semiconductor Engineering, Inc. | Semiconductor packages and related manufacturing methods |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5780750A (en) | 1980-11-06 | 1982-05-20 | Nec Kyushu Ltd | Manufacture of semiconductor device |
JPH02271652A (ja) | 1989-04-13 | 1990-11-06 | Orient Watch Co Ltd | 樹脂封止型半導体装置用リードフレームとその製造方法及び半導体装置の製造方法 |
JPH04162765A (ja) | 1990-10-26 | 1992-06-08 | Hitachi Cable Ltd | Ic用リードフレーム |
JPH05129473A (ja) | 1991-11-06 | 1993-05-25 | Sony Corp | 樹脂封止表面実装型半導体装置 |
JPH06275764A (ja) | 1993-03-19 | 1994-09-30 | Fujitsu Miyagi Electron:Kk | リードフレーム及びそのリードフレームを用いた半導体装置の製造方法 |
JPH08115989A (ja) * | 1994-08-24 | 1996-05-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US5656550A (en) | 1994-08-24 | 1997-08-12 | Fujitsu Limited | Method of producing a semicondutor device having a lead portion with outer connecting terminal |
US5892290A (en) * | 1995-10-28 | 1999-04-06 | Institute Of Microelectronics | Highly reliable and planar ball grid array package |
KR100236634B1 (ko) * | 1996-12-03 | 2000-01-15 | 김무 | 반도체 패키지용 리드 프레임 |
JP3292082B2 (ja) | 1997-03-10 | 2002-06-17 | 松下電器産業株式会社 | ターミナルランドフレームとそれを用いた樹脂封止型半導体装置の製造方法 |
JPH10275764A (ja) | 1997-03-28 | 1998-10-13 | N T T Advance Technol Kk | X線露光用装置 |
US6667541B1 (en) * | 1998-10-21 | 2003-12-23 | Matsushita Electric Industrial Co., Ltd. | Terminal land frame and method for manufacturing the same |
US6258630B1 (en) * | 1999-02-04 | 2001-07-10 | Nec Corporation | Resin-sealed semiconductor device having island for mounting semiconductor element coupled to heat spreader |
KR20010009350A (ko) * | 1999-07-09 | 2001-02-05 | 윤종용 | 기판이 없는 칩 스케일 패키지 및 그 제조방법 |
US6348726B1 (en) * | 2001-01-18 | 2002-02-19 | National Semiconductor Corporation | Multi row leadless leadframe package |
-
1999
- 1999-10-15 US US09/419,879 patent/US6667541B1/en not_active Expired - Fee Related
- 1999-10-19 CN CNB991218329A patent/CN1190839C/zh not_active Expired - Fee Related
- 1999-10-19 TW TW88118056A patent/TW432661B/zh not_active IP Right Cessation
- 1999-10-21 KR KR19990045714A patent/KR100564006B1/ko not_active IP Right Cessation
-
2002
- 2002-06-10 US US10/164,616 patent/US7026192B2/en not_active Expired - Fee Related
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100421247C (zh) * | 2004-01-09 | 2008-09-24 | 松下电器产业株式会社 | 半导体器件 |
CN101310379B (zh) * | 2005-11-17 | 2010-09-15 | 富士通半导体股份有限公司 | 半导体器件 |
CN101971353B (zh) * | 2008-04-17 | 2012-07-18 | 奥斯兰姆奥普托半导体有限责任公司 | 光电装置和制造光电装置的方法 |
US9698282B2 (en) | 2008-04-17 | 2017-07-04 | Osram Opto Semiconductors Gmbh | Optoelectronic component and method for producing an optoelectronic component |
CN102259413A (zh) * | 2011-06-24 | 2011-11-30 | 阳恒 | 普通注塑机模内冷扯自动切水口模具 |
CN102259413B (zh) * | 2011-06-24 | 2013-11-06 | 阳恒 | 普通注塑机模内冷扯自动切水口模具 |
CN103978348A (zh) * | 2014-05-28 | 2014-08-13 | 福清泳贸塑胶有限公司 | 一种电脑显示器背板左侧基板的加工方法及其结构 |
CN111180410A (zh) * | 2018-11-09 | 2020-05-19 | 英飞凌科技股份有限公司 | 具有被配置为在焊接期间促进空隙去除的管芯附接部分的夹具 |
US11869830B2 (en) | 2018-11-09 | 2024-01-09 | Infineon Technologies Ag | Semiconductor package and clip with a die attach |
CN112768431A (zh) * | 2019-10-21 | 2021-05-07 | 三菱电机株式会社 | 非绝缘型功率模块 |
CN112768431B (zh) * | 2019-10-21 | 2024-08-02 | 三菱电机株式会社 | 非绝缘型功率模块 |
Also Published As
Publication number | Publication date |
---|---|
US20020160552A1 (en) | 2002-10-31 |
CN1190839C (zh) | 2005-02-23 |
KR100564006B1 (ko) | 2006-03-23 |
KR20000029214A (ko) | 2000-05-25 |
TW432661B (en) | 2001-05-01 |
US7026192B2 (en) | 2006-04-11 |
US6667541B1 (en) | 2003-12-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1190839C (zh) | 连接端凸点架及其制造方法 | |
CN1155084C (zh) | 引线框架及其制造方法、半导体装置及其制造方法 | |
CN1122304C (zh) | 树脂封装型半导体装置的制造方法 | |
CN1230882C (zh) | 一种半导体器件的制造方法和一种半导体器件 | |
CN1219322C (zh) | 树脂密封型半导体装置及其制造方法 | |
CN1226786C (zh) | 引线架 | |
CN1855409B (zh) | 制造半导体器件的方法 | |
CN1638111A (zh) | 半导体元件的制造方法 | |
CN1291789A (zh) | 引线架及树脂封装型半导体器件的制造方法 | |
CN1512574A (zh) | 半导体器件及其制造方法 | |
CN1499623A (zh) | 引线框架、树脂密封型半导体装置及其制造方法 | |
CN1441489A (zh) | 半导体装置及其制造方法、电路板和电子仪器 | |
CN1424757A (zh) | 半导体器件及其制造方法 | |
CN1574346A (zh) | 一种制造半导体器件的方法 | |
CN1877824A (zh) | 半导体器件、层叠式半导体器件和半导体器件的制造方法 | |
CN1755907A (zh) | 半导体器件的制造方法 | |
CN1111906C (zh) | 塑料封装的半导体器件及其制造方法 | |
CN1297253A (zh) | 布线基板、具有布线基板的半导体装置及其制造和安装方法 | |
CN1207585A (zh) | 半导体装置及半导体装置的引线框架 | |
CN1641832A (zh) | 半导体器件及其制造方法 | |
CN1412843A (zh) | 引线框架、其制造方法及使用它的半导体器件的制造方法 | |
CN1516252A (zh) | 制造半导体集成电路器件的方法 | |
CN1652314A (zh) | 引线框架、半导体芯片封装、及该封装的制造方法 | |
CN1638122A (zh) | 制造半导体器件的方法 | |
CN1469461A (zh) | 半导体器件和制造半导体器件的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C53 | Correction of patent of invention or patent application | ||
COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: MATSUSHITA ELECTRONICS CORP. TO: PANASONIC ELECTRIC EQUIPMENT INDUSTRIAL CO.,LTD. |
|
CP02 | Change in the address of a patent holder |
Address after: Osaka Japan Applicant after: Matsushita Electric Industrial Co., Ltd. Address before: Osaka Japan Applicant before: Matsushita Electronics Corp. |
|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050223 Termination date: 20171019 |