CN1227357A - 控制时钟信号的方法和电路 - Google Patents

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Abstract

控制时钟信号的电路，其包括输入缓冲器(1)，外部时钟信号(C1)通过它而传输，和时钟驱动器(2)，用来驱动外部时钟信号(C1)，以将其转化为内部时钟信号(C4)。这种电路的特征在于时钟延时检测器(3)，用来检测定义为(T1－T2)的第一段时间，其中T1是外部时钟信号(C1)的周期，T2是外部时钟信号(C1)在经过使外部时钟信号(C1)产生偏移的器件中传输的时间，和时钟补偿器(4)，用来在第一段时间内停止外部时钟信号(C1)的传输。

Description

控制时钟信号的方法和电路
本发明涉及在接收外部时钟信号和传输内部时钟信号的电路中控制时钟信号的方法。本发明还涉及用来控制时钟信号的电路。
用来控制时钟信号的电路通常由诸如锁相回路的反馈系统同步电路组成，目前要求其在短同步时间内能消除时钟偏移。
为了满足这种要求，在下面的文献中已经提出了许多电路，例如：
(a)日本未决专利公开No.8-237091
(b)1996 VLSI电路论文集，PP.112-113
(c)1996 VLSI电路论文集，PP.192-193
(d)IEEE会刊1992 CICC 25.2
(e)IEICE TRANS.ELECTRON,VOL.E79-C,No.6 1996年6月，pp.798-807
(f)日本未决专利公开No.5-152438
(g)日本未决专利公开No.6-244282
图1到图6A和6B分别展示了上面列出的现有技术(a)到(e)所提出的电路。正如后面所要详细介绍的那样，上面提到的文献(a)到(g)不像本发明那样提出检测时钟延时。
图1展示了日本未决专利公开No.8-237091中提出的同步延时电路。
所展示的同步延时电路由同步延时电路宏908、输入缓冲器903、哑延时电路905和时钟驱动器904组成。同步延时电路宏908由用来测量时间差的第一延时电路行901和用来再生所测量的延时时间的第二延时电路行902组成。时钟信号在第二延时电路行902中传输的方向与它在第一延时电路行901中传输的方向相反。哑延时电路905的延时被设计为等于输入缓冲器903的延时td1和时钟驱动器904的延时td2的和(td1+td2)。
为了使哑延时电路的延时等于输入缓冲器903的延时td1和时钟驱动器904的延时td2的和(td1+td2)，哑延时电路905通常由输入缓冲器哑元905A和时钟驱动器哑元905B组成，其中输入缓冲器哑元905A的结构和延时与输入缓冲器903的结构和延时相同。
外部时钟信号906通过输入缓冲器903和哑延时电路905被输入到第一延时电路行901，并通过第二延时电路行902输出。如此输出的时钟信号由时钟驱动器904驱动，因此被转化为内部时钟信号907，并被传输至内部电路(未展示)。
参考图1，第一延时电路行901的延时与第二延时电路行902的延时相同。第一延时电路行901测量某一段时间，第二延时电路行902再生所测量的时间。输入到第一延时电路行901的信号通过第一延时电路行901在所需时间内前进，信号在第二延时电路行902中通过与其在第一延时电路行901中经过的延时器件数量相同的数量的延时器件前进。结果，第二延时电路行902能再生由第一延时电路行901所测量的时间。
信号在第二延时电路行902中通过与其在第一延时电路行901中经过的延时器件数量相同的数量的延时器件前进的过程根据信号在第一和第二延时电路行901和902中传输的一个方向或多个方向而被分为两组。另外，第二延时电路行902的长度通过选择长度的结尾或整个选择一行来确定。因此，上面提到的过程能被分为四组。
例如，对于前面的分组，图4和图5都展示了时钟信号在第一延时电路行901中的前进方向和在第二延时电路行902中的前进方向相同的电路，并且组成第二延时电路行902的元件数量由第二延时电路行902的输出端子确定。图2和图3都展示了时钟信号在第一延时电路行901中的前进方向和在第二延时电路行902中的前进方向相反的电路，并且组成第二延时电路行902的元件数量由第二延时电路行902的输入端子确定。
至于后面的分组，图2和图5都展示了第二延时电路行902的长度通过选择长度的结尾来确定的电路，而图3和图4都展示了第二延时电路行902的长度通过选择整个长度来确定的电路。
图2展示了在上面的文献(a)中提出的电路，图3展示了在上面的文献(e)中提出的电路，图4展示了在上面的文献(c)中提出的电路，图5展示了在上面的文献(b)和(d)中提出的电路。
下面将参考图6A、6B、7A和7B展示的时序图说明去除时钟偏移的操作。
(A)没有同步延时电路的电路的时钟延时
图6A展示了没有同步延时电路的电路。外部时钟信号906通过输入缓冲器903而输入，并由时钟驱动器904驱动，因此被转化为内部时钟信号907。外部时钟信号906与内部时钟信号907之间的延时差异等于输入缓冲器903的延时td1和时钟驱动器904的延时td2的和。如图6B所示，和(td1+td2)是所展示的电路的时钟偏移。
(B)通过同步延时电路去除时钟延时的原理
同步延时电路通过在每个时钟周期tCK输入一个时钟脉冲而去除时钟偏移。特别地，延时被定义为(tCK-(td1+td2))的延时电路置于延时为td1的输入缓冲器和延时为td2的时钟驱动器之间，使得延时被设计为等于时钟周期tCK(td1+tCK-(td1+td2)+td2=tCK)。结果，从时钟驱动器传输的内部时钟信号具有与外部时钟信号相同的定时。
(C)通过同步延时电路去除时钟延时
图7B是同步延时电路的时序图。
同步延时电路的工作需要两个时钟周期(2×tCK)。在第一个周期，同步延时电路测量由时钟周期决定的延时(tCK-(td1+td2))，并确定再生延时(tCK-(td1+td2))的延时电路的延时。在第二个周期，使用所测量的延时(tCK-(td1+td2))。
如图7A所示，在第一个周期，哑延时电路905和延时电路行901被用来测量由时钟周期决定的延时(tCK-(td1+td2))。
外部时钟信号906的连续两个脉冲中的第一个脉冲通过输入缓冲器903输入，并在从第一脉冲离开输入缓冲器903到第二脉冲离开输入缓冲器903的时钟周期内，通过哑延时电路905和延时电路行901而传输。由于哑延时电路905的延时被定义为(td1+td2)，外部时钟信号906通过第一延时电路行901前进的时间被定义为(tCK-(td1+td2))。
第二延时电路行902被设计为其延时等于上面提到的时间(tCK-(td1+td2))，在这段时间内外部时钟信号906通过第一延时电路行901前进。
第二延时电路行902的延时可以根据上面提到的四个过程中的任何一个来设置。
在第二周期，从输入缓冲器903传输的时钟信号通过其延时被定义为(tCK-(td1+td2))的第二延时电路行902前进，然后通过时钟驱动器904输出。因此，产生了具有延时tCK的内部时钟信号907。
产生的内部时钟信号907具有2×tCK的时钟周期，并且没有时间偏移。
然而，上面提到的同步延时电路伴随有下面的问题。
第一个问题是由于时钟信号的哑延时是固定的，因此需要预先估计固定的哑延时。在诸如宏处理器和存储器件的时钟延时能预先估计的器件中，给各个芯片设计一个哑延时电路是可能的。然而，要对诸如专用集成电路(ASIC)的时钟延时依赖于芯片的布线的器件设计哑延时电路则非常困难。
第二个问题是，如图8A和8B所示，在时钟驱动器和时钟驱动器哑元之间，延时对温度的依赖和对电源电压的依赖都有差异，另外，即使在诸如宏处理器和存储器件的时钟延时能预先估计的器件中，这种现象依然存在。
第三个问题是不能消除与外部时钟信号同步的内部时钟信号的延时差异，正如上面提到的文献(e)中所指出的那样，其原因是用来测量延时差异的延时电路和用来再生的延时电路都是通过确定一个延时电路行中的级的数目来完成的，另一个原因是在那些延时电路之间用来充电和放电的时间有差异。这样导致了数字电路固有的延时差异或延时差错对时钟周期的依赖性。
第四个问题是当时钟信号通过延时电路行来再生时必须驱动整个一行延时电路，这样导致负载容量的增加和电流消耗的增加。
考虑到传统电路的前面讲述的问题，本发明的一个目的是提供一种控制时钟信号的方法，能够检测时钟延时，防止负载容量增加，并避免产生数字电路固有的延时差错。
本发明的另一个目的是提供能达到上述效果的用来控制时钟信号的电路。
在本发明的一个方案中，提供了一种控制时钟的方法，它包括如下步骤：(a)接收外部时钟信号，(b)驱动外部时钟信号，由此将外部时钟信号转化为内部时钟信号。该方法的特征在于以下步骤：(c)计算定义为(T1-T2)的第一段时间，其中T1是外部时钟信号的周期，T2是经过使外部时钟信号产生偏移的器件传输外部时钟信号的时间；(d)在第一段时间内停止外部时钟信号的传输。
在本发明的另一方案中，提供一种控制时钟信号的电路，它包括：(a)输入缓冲器，外部时钟信号通过它而接收；(b)时钟驱动器，用来驱动外部时钟信号以将其转化为内部时钟信号。该电路的特征在于以下部件：(c)时钟延时检测器，用来检测定义为(T1-T2)的第一段时间，其中T1是外部时钟信号的周期，T2是经过使外部时钟信号产生偏移的器件传输外部时钟信号的时间，它在第一段时间内传输一个停止信号；(d)时钟延时补偿器，用来从时钟延时检测器接收停止信号并在第一段时间内停止外部时钟信号传输；(e)输入缓冲器哑元，与用来接收内部时钟信号的输入缓冲器相当，时钟信号驱动器驱动从时钟延时补偿器传输的输出信号以将其转化为内部时钟信号，时钟延时检测器接收从输入缓冲器传输的第一输出时钟信号，从时钟延时补偿器传输的第二输出时钟信号，从输入缓冲器哑元传输的第三输出时钟信号，并因此检测第一段时间。
图1是包括同步延时电路的控制时钟信号的传统电路的电路图。
图2是第一传统同步延时电路的电路图。
图3是第二传统同步延时电路的电路图。
图4是第三传统同步延时电路的电路图。
图5是第四传统同步延时电路的电路图。
图6A是用来说明时间偏移的包括输入缓冲器和时钟驱动器的电路的部分电路图。
图6B是图6A所示的电路的时序图。
图7A是包括同步延时电路的用来控制时钟信号的电路的电路图。
图7B是图7A所示的电路的时序图。
图8A是显示延时时间对电源电压的依赖性的曲线图。
图8B是显示延时时间对温度的依赖性的曲线图。
图9是显示延时时间差错对时钟周期的依赖性的曲线图。
图10A是根据本发明的第一实施例的用来控制时钟信号的电路的电路图。
图10B是图10A所示的电路的时序图。
图11是根据本发明的第二实施例的用来控制时钟信号的电路的电路图。
图12是作为图11所示的电路的一部分的时钟延时补偿电路的电路图。
图13是作为图11所示的电路的一部分的时钟周期检测电路的电路图。
图14是作为图11所示的电路的一部分的第一延时产生电路的电路图。
图15是作为图11所示的电路的一部分的第二延时产生电路的电路图。
图16是作为图11所示的电路的一部分的周期延时产生电路的电路图。
图17是图11所示的电路的时序图。
图18是根据本发明的第三实施例的用来控制时钟信号的电路的电路图。
图19是图18所示的电路的时序图。
图20是经图18所示的电路变化而成的电路的电路图。
图21是经图18所示的电路另一种变化而成的电路的电路图。
图22A是时钟周期检测电路的一个示例的电路图。
图22B是第一延时产生电路的一个示例的电路图。
图22C是第二延时产生电路的一个示例的电路图。
图22D是周期延时产生电路的一个示例的电路图。
图23A是时钟周期检测电路的另一个示例的电路图。
图23B是第一延时产生电路的另一个示例的电路图。
图23C是第二延时产生电路的另一个示例的电路图。
图23D是周期延时产生电路的另一个示例的电路图。
图24还是延时产生电路的另一个示例的电路图。
图25也是延时产生电路的另一个示例的电路图。
下面将参考附图介绍根据本发明的优选实施例。简要地说，在与下面介绍的实施例相对应的电路中，时钟信号在定义为(tCK-tSKEW)的时间内停止前进，其中tCK表示时钟信号的周期，tSKEW表示用来放大时钟信号的电路的延时。第一实施例
图10A展示了根据第一实施例的用来控制时钟信号的电路。所展示的电路由输入缓冲器1，时钟驱动器2，时钟延时检测电路3，时钟延时补偿电路4，以及其延时与输入缓冲器1的延时相同的输入缓冲器哑元5组成。
外部时钟信号C1被输入到输入缓冲器1，并在时钟驱动器2中放大，这样被转化为内部时钟信号C4，并传输入内部电路(未展示)。时钟延时检测电路3和时钟延时补偿电路4相互协同工作，并因此检测定义为(tCK-tSKEW)的时间差，其中tCK表示外部时钟信号C1的周期，tSKEW表示输入缓冲器1和时钟驱动器2的延时，并根据检测到的时间差(tCK-tSKEW)停止外部时钟信号C1从输入缓冲器1到时钟驱动器2的传输。
特别地，时钟延时检测电路3接收从输入缓冲器1传输的输出信号C2，从时钟延时补偿电路4传输的输出信号C3，从接收来自时钟驱动器2的输出信号C4的输入缓冲器哑元5传输的输出信号C5，并基于那些接收到的输出信号C2、C3和C5检测输入缓冲器1和时钟驱动器2的延时。时钟延时检测电路3传输一个表示检测到的延时的停止信号8或C6。
时钟延时补偿电路4被设置于输入缓冲器1和时钟驱动器2的输入之间，并基于从时钟延时检测电路3传输的停止信号8或C6，在时钟延时检测电路3中所检测到的时钟偏移内停止输出时钟信号C2的传输。
正如下面所要提及的那样，时钟延时检测电路3由具有相同结构的延时电路行组成，并根据延时电路行的延时差来检测延时。
外部时钟信号C1被输入到延时为td1的输入缓冲器1，然后作为输出时钟信号C2传输到时钟延时补偿电路4。时钟信号C2在定义为(tCK-tSKEW)的延时内停留在时钟延时补偿电路4中。其后，时钟信号C2作为输出时钟信号C3从时钟延时补偿电路4传输到延时为td2的时钟驱动器2中。从时钟驱动器2传输的输出时钟信号C4作为内部时钟信号被提供给内部电路(未展示)，如图10B所示。
如图10B所示，延时td3是从输出时钟信号C2自输入缓冲器1输出的时间到输出时钟信号C3自时钟延时检测电路3输出的时间为止而产生的。因此，在图10B中可以明显地看到，从外部时钟信号C1被输入至输入缓冲器1的时间到输出时钟信号C4离开时钟驱动器2为止的一段时间，也就是，从外部时钟信号C1的前沿到内部时钟信号C4的前沿的一段时间正好等于时钟周期tCK。这意味着时钟偏移明显地消除了。
如果时钟周期tCK小于时钟偏移tSKEW，时钟信号停留在时钟延时补偿电路4中的时间被设计为等于(tCK-(tSKEW-N×tCK))，其中N是满足等式tCK＞(tSKEW-N×tCK)的一个整数。
根据上面提到的实施例，时钟驱动器2的延时td2被消除了。因此，根据本实施例的电路不再需要有时钟驱动器2的哑延时电路，该电路可以很容易地应用于难于估计时钟延时的诸如ASIC的器件。特别地，根据上面提到的实施例的电路检测在时钟信号直到被转化为内部时钟信号C4为止所传输通过的元件中，诸如输入缓冲器1和时钟驱动器2，所产生的延时和时钟偏移，并补偿所检测到的延时和时钟偏移，以使内部时钟信号C4的周期等于时钟周期tCK。也就是说，时钟偏移明显地消除了。因此，本电路使得不再需要估计时钟驱动器2和别的元件的延时，以及对该延时进行补偿。
另外，由于时钟驱动器2的延时从时钟周期tCK中被减去，如果时钟驱动器2的延时因为组成电路的元件的温度变化而变化，电路也能适当地工作。
此外，由于根据上面提到的实施例的电路基于具有相同结构的多个延时电路中的延时差来检测延时，因此不会产生延时差错，而在用来检测延时的延时电路与用来再生所检测到的延时的电路的结合中将会出现延时差错。
在根据上面提到的实施例的电路中，时钟信号的延时可以借助于MOS晶体管通过驱动负载容量来产生。这种安排与延时电路在一个时刻驱动相比能减小负载与电源消耗。第二实施例
图11是根据第二实施例的用来控制时钟信号的电路的电路图。所展示的电路由输入缓冲器1，时钟驱动器2，时钟延时检测电路3，时钟延时补偿电路4，其延时与输入缓冲器1的延时相同的输入缓冲器哑元5，时钟周期检测电路6，以及偏移延时检测电路7组成。
外部时钟信号C1被输入到输入缓冲器1，并在时钟驱动器2中放大，这样被转化为内部时钟信号C4，并传输入内部电路(未展示)。时钟延时检测电路3和时钟延时补偿电路4相互协同工作，并因此检测定义为(tCK-tSKEW)的时间差，其中tCK表示外部时钟信号C1的周期，tSKEW表示输入缓冲器1和时钟驱动器2的延时，并在检测到的时间差(tCK-tSKEW)内停止外部时钟信号C1从输入缓冲器1到时钟驱动器2的传输。
图12是构成根据第二实施例的电路的一部分的时钟延时补偿电路4的电路图。时钟延时补偿电路4包括多个相互级联的时钟反相器。在图12中，只展示了两个时钟反相器，它们的符号是FIn和FIn+1。多个P型MOS晶体管MP11,MP12,…，置于电源VCC和时钟反相器FIn,FIn+1,…，之间，多个N型MOS晶体管MN11,MN12,…，置于时钟反相器FIn,FIn+1,…，和接地端GND之间。
当停止信号8为高电平，P型MOS晶体管MP11,MP12,…，和N型MOS晶体管MN11,MN12,…，被导通，使输入到时钟延时补偿电路4的时钟信号C2通过时钟反相器FIn,FIn+1,…，传输。另一方面，当停止信号8为低电平，P型MOS晶体管MP11,MP12,…，和N型MOS晶体管MN11,MN12,…，被截止，使时钟反相器FIn,FIn+1,…，不工作，因此，时钟信号C2不通过时钟反相器FIn,FIn+1,…，传输。
再参考图11，偏移延时检测电路7由第一与第二定时差检测电路301和311，分配电路302，第一与第二控制门303和304，第一、第二和第三合成电路305、306和310，第一与第二延时产生电路307和308，周期延时产生电路309和时钟周期检测电路哑元312组成。
图13是时钟周期检测电路6的一个示例的电路图。如图所示，时钟周期检测电路6由延时电路行501和锁存电路行502组成。输入到时钟周期检测电路6的时钟信号C2通过延时电路行501在一个周期内前进，也就是，直到下一个时钟信号被输入到时钟周期检测电路6为止，并将时钟信号C2在一个周期内前进到的那个延时电路所对的那个锁存电路的输出信号反相。从锁存电路行502传输的输出信号C300被传输到组成偏移延时检测电路7的内部电路，诸如第一与第二延时产生电路307和308。
第一与第二延时产生电路307和308以及时钟延时产生电路309的电路结构分别如图14、15和16所示。在每个电路中，延时电路的长度根据从时钟周期检测电路6传输的输出信号C300确定。
在第二实施例中，第一延时产生电路307、第二延时产生电路308和时钟延时产生电路309被设计为具有相同的结构。参考图14到16，第一延时产生电路307，第二延时产生电路308和时钟延时产生电路309都分别由开关电路行503、504、505和延时电路行506、507和508组成。从时钟周期检测电路6传输的输出信号C300被输入到每个开关电路行503、504和505中，并在每个开关电路行503、504和505中接通一个开关电路。
在第一延时产生电路307、第二延时产生电路308和时钟延时产生电路309中，在每个开关电路行503、504和505中的一个开关电路被从时钟周期检测电路6传输的输出信号C300接通。传输到第一延时产生电路307的输入信号C304，传输到第二延时产生电路308的输入信号C305，以及传输到时钟延时产生电路309的时钟信号C2被分别输入到与各延时电路行506、507和508中与接通的开关电路相联系的延时电路中，然后循环，因此通过各延时电路行506、507和508而传输。结果，输入信号C304、C305和C2作为输出信号C308、C309和C310从延时电路行506、507和508输出。
作为以上述方式选择要接通的开关电路的结果，第一与第二延时产生电路307和308的延时电路行506和507的延时被定义为(tCK+α)，其中tCK表示时钟周期，α表示延时差错。延时差错α对数字电路来说是固有的，它在每个最小电路单元中产生，并小于最小电路单元的延时。
通过第一与第二延时产生电路307和308的延时电路行506和507前进的时钟信号根据输入到延时电路行506和507的时钟信号C306和C307的逻辑电平而被控制，以决定它是继续前进还是停止。
与延时电路行506和507相似，周期延时产生电路309的延时电路行508的延时根据被选择接通的是哪一个开关电路而定义为(tCK+α)。
然而，与延时电路行506和507不同，周期延时产生电路309的延时电路行508与电源VCC电连接，因此，不对通过周期延时产生电路309前进的时钟信号进行继续前进或停止的控制。因此，从开关电路行305中的接通的开关电路传输到与其相联系的一个延时电路的时钟信号通过延时电路行508传输，并从延时电路行508输出。
因此，根据第二实施例的电路按以下方式工作。第一延时产生电路307，第二延时产生电路308和周期延时产生电路309的延时都被定义为(tCK+α)。第一与第二延时产生电路307和308都产生定义为(tCK-tSKEW+α)的延时，并通过检测延时(tCK-tSKEW)和一个周期后从周期延时产生电路309传输的输出信号的差异，进一步产生没有延时差错的定义为(tCK-tSKEW)的延时。时钟延时补偿电路4在所产生的延时(tCK-tSKEW)内停止时钟信号的传输。结果，时钟信号应当具有定义为tSKEW+tCK-tSKEW=tCK的延时。因此，在时钟信号中消除延时成为可能。
图11中所示的电路元件虽然没有详细说明，但对于那些熟悉本领域的人来说能基于下面说明的电路的工作可以理解，因此不再详细解释。
下面介绍根据第二实施例的电路的工作。
参考图11到17，输入缓冲器1接收外部时钟信号C1，并传输输出时钟信号C2。输出时钟信号C2被输入到时钟延时补偿电路4，时钟周期检测电路6，时钟周期检测电路哑元312，分配电路302，第一与第二控制门303与304以及周期延时产生电路309中。
输入到时钟延时补偿电路4的输出时钟信号C2作为时钟信号C3从时钟延时补偿电路4输出。时钟信号C3被输入到时钟驱动器2和第一定时差异检测电路301中。
时钟驱动器2接收时钟信号C3，并传输作为内部时钟信号的时钟信号C4,C4被传输到内部电路(未展示)。其延时与输入缓冲器1的延时相同的输入缓冲器哑元5接收时钟信号C4，并传输时钟信号C5,C5被传输到第一定时差异检测电路301。第一定时差异检测电路301传输时钟信号C301，其脉冲宽度等于时钟信号C5和C3之间的时间差(td2+td1)，其中td1表示输入缓冲器1的延时，因此也是输入缓冲器哑元5的延时，td2表示时钟驱动器2的延时。
如同前面所提到的那样，时钟周期检测电路哑元312接收时钟信号C2，并传输时钟信号C312。时钟信号C2和C312都由分配电路302而分配。结果，分配电路302传输互补时钟C302和C303，它们的周期都是2×tCK，脉冲宽度都定义为(tCK+td3)。如图17所示，时钟信号C302和C303都有一个前沿等于时钟信号C2的前沿，并有一个后沿比下一个时钟信号C2的前沿延迟td3。
从分配电路302传输的互补时钟信号C302和从第一定时差异检测电路301传输的时钟信号C301在第一合成电路305中合成，并作为时钟信号C306从第一合成电路305输出。从分配电路302传输的互补时钟信号C303和从第一定时差异检测电路301传输的时钟信号C301在第二合成电路306中合成，并作为时钟信号C307从第二合成电路306输出。
时钟信号C306和C307的周期定义为2×tCK，它有高电平，其持续时间等于两个脉冲的和的持续时间，其中一个延时为(td1+td2)，另一个为(tCK+td3)。
关于时钟信号C306和C307的高电平持续时间，在第一周期内时钟信号C306和C307在(td1+td2)和td3内位于高电平，在第二周期内总是位于高电平。
正如图14和15所示，通过第一和第二延时产生电路307和308的延时电路行506和507前进的时钟信号分别被时钟信号C306和C307控制，以决定是继续前进还是停止。
第一与第二控制门303和304接收时钟信号C2，根据从分配电路302传输的时钟信号C302和C303分配时钟信号C2，并传输时钟信号C304和C305。时钟信号C304和C305的周期都为2×tCK。时钟信号C304和C305分别通过第一和第二延时产生电路307和308的延时电路行506和507前进。
当时钟信号C306和C307位于高电平时，时钟信号C304和C305通过延时电路行506和507前进。
正如参考图14已经说明的那样，第一和第二延时产生电路307和308的延时电路行506和507的延时被设计为大约等于tCK。
正如前面所提到的那样，时钟信号C306和C307位于高电平的持续时间等于(td1+td2)+td3+tCK。
因此，在第一周期的时间(td1+td2+td3)内，时钟信号C306和C307分别通过第一和第二延时产生电路307和308的延时电路行506和507前进。
在第二周期的时间(tCK-td3-td1-td2)内，时钟信号C306和C307通过延时电路行506和507的其余部分前进。然后，时钟信号C306和C307分别作为时钟信号C308和C309从延时电路行506和507输出。时钟信号C308和C309在第三合成器310中合成，并作为时钟信号C311从第三合成器310中输出。
时钟信号C311和从周期延时电路309传输的时钟信号C310被输入到第二定时差异检测电路311，它随后传输周期为tCK，脉冲宽度定义为(tCK-td3-td1-td2)的停止信号8或时钟信号C6。
为什么计算时钟信号C311和时钟信号C310的差以代替使用时钟信号C311的原因在于要去除第一和第二延时产生电路307和308的延时电路行506和507中的数字差错。
时钟延时补偿电路4接收所产生的停止信号8或时钟信号C6，并在定义为(tCK-tSKEW)或(tCK-td3-td1-td2)的时间内停止时钟信号的前进，其中tSKEW=td1+td2+td3。
结果，外部时钟C1通过输入缓冲器1，时钟延时补偿电路4和时钟驱动器2前进的时间由下式计算：
td1+td3+(tCK-td1-td2-td3)+td2=tCK
因此，外部时钟信号C1在定时上与内部时钟信号C4相同，这意味着时钟偏移被实质地消除了。
在上面提到的第二实施例中，时钟驱动器2可以将内部时钟信号C4传输到在板上形成的布线，以代替内部电路，并可以与芯片外传输的时钟信号合成在一起。
输入缓冲器哑元5的结构可设计为与输入缓冲器1的结构相同。
根据第二实施例的电路可以被用作集成电路的一部分，或者外部单独芯片的同步电路。第三实施例
图18是根据第三实施例的用来控制时钟信号的电路的电路图。根据第三实施例的电路除了时钟延时检测电路3和时钟延时补偿电路4外，它的结构与根据第二实施例的电路的结构相同。
在该电路中，时钟延时检测电路3由时钟周期检测电路6和偏移延时检测电路7组成。偏移延时检测电路7由定时差异检测电路401，分配电路402，第一与第二合成电路405和406，以及周期延时产生电路409组成。
时钟延时补偿电路4由第一与第二控制门403和404，第一与第二延时产生电路404和405，以及合成电路410组成。
如图13所示，时钟周期检测电路6由延时电路行501和锁存电路行502组成。输入到时钟周期检测电路6的时钟信号C2通过延时电路行501在一个周期内前进，也就是，直到下一个时钟信号被输入到时钟周期检测电路6为止，并将时钟信号C2在一个周期内前进到的那个延时电路所对的那个锁存电路的输出信号反相。从锁存电路行502传输的输出信号C300被传输到组成偏移延时检测电路7的内部电路中。
第一与第二延时产生电路407和408，以及周期延时产生电路409的延时电路长度都是根据从时钟周期检测电路6传输的输出信号C400确定的。
在第三实施例中，第一延时产生电路407，第二延时产生电路408和周期延时产生电路409被设计为具有相同的结构。参考图14到16，第一延时产生电路407，第二延时产生电路408和时钟延时产生电路409都分别由开关电路行503、504、505和延时电路行506、507和508组成。从时钟周期检测电路6传输的输出信号C400被输入到各个开关电路行503、504和505中，并在各个开关电路行503、504和505中接通一个开关电路。
作为以上述方式选择要接通的开关电路的结果，第一与第二延时产生电路407和408的延时电路行506和507的延时被定义为(tCK+α)，其中tCK表示时钟周期，α表示上面提到的延时差错。
通过第一与第二延时产生电路407和408的延时电路行506和507前进的时钟信号根据输入到延时电路行506和507的时钟信号C406和C407而被控制，以决定它是继续前进还是停止。
与延时电路行506和507相似，周期延时产生电路409的延时电路行508的延时根据被选择接通的是哪一个开关电路而定义为(tCK+α)。
然而，与延时电路行506和507不同，周期延时产生电路409的延时电路行508与电源VCC电连接，因此，不对通过周期延时产生电路409前进的时钟信号进行继续前进或停止的控制。
因此，如图18所示，根据第三实施例的电路根据图19所示的定时工作。
首先，输入缓冲器1接收外部时钟信号C1，并传输输出时钟信号C2。输出时钟信号C2被输入到第一与第二控制门403与404，时钟周期检测电路6，分配电路402，以及周期延时产生电路409中。
输入到时钟延时补偿电路4的输出时钟信号C2作为时钟信号C3从时钟延时补偿电路4输出。时钟信号C3被输入到时钟驱动器2和定时差异检测电路401中。
时钟驱动器2接收时钟信号C3，并传输作为内部时钟信号的时钟信号C4.C4被传输到内部电路(未展示)。其延时与输入缓冲器1的延时相同的输入缓冲器哑元5接收时钟信号C4，并传输时钟信号C5,C5被输入到定时差异检测电路401。定时差异检测电路401传输时钟信号C401，其脉冲宽度等于时钟信号C5和C3之间的时间差(td2+td1)，其中td1表示输入缓冲器1的延时，因此也是输入缓冲器哑元5的延时，td2表示时钟驱动器2的延时。
如同前面所提到的那样，周期延时产生电路409接收时钟信号C2，并传输时钟信号C410。时钟信号C2和C410都由分配电路402分配。结果，分配电路402传输互补时钟C402和C403，它们的周期都是2×tCK，脉冲宽度都定义为(tCK+α)。如图19所示，时钟信号C402和C403都有一个前沿等于时钟信号C2的前沿，并有一个后沿比下一个时钟信号C2的前沿延迟α。
从分配电路402传输的互补时钟信号C402和从定时差异检测电路401传输的时钟信号C401在第一合成电路405中合成，并作为时钟信号C406从第一合成电路405输出。从分配电路402传输的互补时钟信号C403和从定时差异检测电路401传输的时钟信号C401在第二合成电路406中合成，并作为时钟信号C407从第二合成电路406输出。
时钟信号C406和C407的周期定义为2×tCK，它有高电平，其持续时间等于两个脉冲的和的持续时间，其中一个延时为(td1+td2)，另一个为(tCK+α)。
关于时钟信号C406和C407的高电平持续时间，在第一周期内时钟信号C406和C407在(td1+td2)和α内位于高电平，在第二周期内总是位于高电平。
正如图14和15所示，通过第一和第二延时产生电路307和308的延时电路行506和507前进的时钟信号分别被时钟信号C406和C407控制，以决定是继续前进还是停止。
第一与第二控制门303和304接收时钟信号C2，根据从分配电路402传输的时钟信号C402和C403分配时钟信号C2，并传输时钟信号C404和C405。时钟信号C404和C405的周期都为2×tCK。时钟信号C404和C405分别通过第一和第二延时产生电路407和408的延时电路行506和507前进。
当时钟信号C406和C407位于高电平时，时钟信号C404和C405通过延时电路行506和507前进。
正如参考图14已经说明的那样，第一和第二延时产生电路407和408的延时电路行506和507的延时被设计为(tCK+α)。
正如前面所提到的那样，时钟信号C406和C407位于高电平的持续时间等于(td1+td2)+α+tCK。
因此，在第一周期的时间(td1+td2+α)内，时钟信号C406和C407分别通过第一和第二延时产生电路407和408的延时电路行506和507前进。
在第二周期的时间((tCK+α)-td1-td2-α)内，时钟信号C406和C407通过延时电路行506和507的其余部分前进。然后，时钟信号C406和C407分别作为时钟信号C408和C409从延时电路行506和507输出。时钟信号C408和C409在第三合成器410中合成，并作为时钟信号C3从第三合成器410中输出。
结果，外部时钟C1通过输入缓冲器1，时钟延时补偿电路4和时钟驱动器2前进的时间由下式计算：
td1+(tCK+α)-td1-td2-α+td2=tCK
因此，外部时钟信号C1在定时上与内部时钟信号C4相同，这意味着时钟偏移被实质地消除了。
根据第三实施例，将时钟偏移减小到(td1+td2)是可能的，这一偏移小于第二实施例中的偏移，这样就保证了与第二实施例相比的更小的最小时钟周期。
在上面提到的第三实施例中，第一与第二控制门403和404可以由分配电路代替，第三分配电路410可以由接收时钟信号C408和C409并传输脉冲的脉冲发生电路代替。
作为选择，第三分配电路410可以由用来传输占空率为50的信号的电路代替。
在上面提到的第二和第三实施例中，由于时钟偏移的检测以每2×tCK进行，根据两个实施例的电路被设计为分别包括两个延时产生电路307、308和407、408，这两个电路交替工作。
然而，电路也可以设计为只包括一个延时产生电路。即如图20所示，也就是时钟延时补偿电路4可以被设计为包括控制门503，延时产生电路504，和用来将从延时产生电路504传输的输出信号乘上某个数的电路505。
作为一种选择，第一与第二控制门403和404可以由用来产生占空率为50的信号的电路506代替，如图21所示。图21所示的电路中的时钟延时补偿电路4由用来产生占空率为50的信号的电路506和延时产生电路504组成。
图20和21所示的电路借助于单独电路消除了时钟偏移，而图11和18所示的电路是借助于两个电路消除时钟偏移的。第四实施例
在上面提到的第二和第三实施例中，几乎等于由时钟周期检测电路6检测的时钟信号的周期的延时借助于延时产生电路307、308、407和408，以及周期延时产生电路309和409再生。特别地，在延时电路行506、507和508中的一个延时电路的输入端子通过使用开关电路行503、504和505而被选择。如下所述，该延时也能通过选择延时电路行506、507和508中的一个延时电路的输出端子而再生。
图22A到22D分别展示了根据第四实施例的电路中的时钟周期检测电路，第一与第二延时产生电路以及周期延时产生电路。在这一实施例中，正如前面所提到的那样，选择的是多个延时电路之一的输出端子。
在第四实施例中，第一延时产生电路607，第二延时产生电路608和周期延时产生电路609被设计为具有相同的结构。参考图22B到22D，第一延时产生电路607，第二延时产生电路608和时钟延时产生电路609都分别由开关电路行613、614、615和延时电路行616、617和618组成。
根据第四实施例，各个延时电路行616、617和618中的一个延时电路的输出端子通过各个开关电路行613、614、615被选择。
第四实施例使再生几乎等于由时钟周期检测电路6检测的时钟信号的周期的延时成为可能。第五实施例
在上面提到的第二到第四实施例中，几乎等于由时钟周期检测电路6检测的时钟信号的周期的延时借助于延时产生电路307、308、407、408、607和608，以及周期延时产生电路309、409和609再生。特别地，在延时电路行506、507、508、616、617和618中的一个延时电路的输入端子通过使用开关电路行503、504、505、613、614和615而被选择。如下所述，延时也能通过选择延时电路行506、507、508、616、617和618中的一个循环点而再生。
图23A到23D分别展示了根据第五实施例的电路中的时钟周期检测电路，第一与第二延时产生电路以及周期延时产生电路。在这一实施例中，正如前面所提到的那样，选择的是延时电路行506、507、508、616、617和618中的循环点或返回点。
在第五实施例中，第一延时产生电路707，第二延时产生电路708和周期延时产生电路709被设计为具有相同的结构。参考图23B到23D，第一延时产生电路707，第二延时产生电路708和周期延时产生电路709都分别由开关电路行713、714、715和延时电路行716、717和718组成。
根据第五实施例，各个延时电路行716、717和718中的循环点或返回点通过各个开关电路行713、714、715被选择。
第五实施例使再生几乎等于由时钟周期检测电路6检测的时钟信号的周期的延时成为可能。
另外，由于第五实施例选择循环点来再生延时，其可以保证第二个优点，也就是输入或输出负载减小使得电源消耗减小。第六实施例
在上面提到的第二到第五实施例中，几乎等于由时钟周期检测电路6检测的时钟信号的周期的延时通过确定各延时电路行506、507、508、616、617和618的长度而再生。如下所述，延时能借助于通过MOS晶体管对容量充电而再生。
特别地，根据第六实施例的电路被设计为，根据从时钟周期检测电路6传输的输出信号C300或C400选择与MOS晶体管的输出相连的容量。
如图24所示，在根据第六实施例的电路中，第一与第二延时产生电路307(或407)和308(或408)，以及周期延时产生电路309(或409)的结构被设计成相同的。
第一延时产生电路307由第一和第二NAND电路351和352,p型MOS晶体管360，第一到第五n型MOS晶体管371到375，第一到第三电容器381到383，反相器361，用来补偿脉冲宽度的电路362组成。
p型MOS晶体管360，第一n型MOS晶体管371和第二n型MOS晶体管372在电源电压VCC和接地端GND之间串行连接在一起。第一NAND电路351将输出信号传输到p型MOS晶体管360和第二n型MOS晶体管372的栅极。第二NAND电路352将输出信号传输到第一n型MOS晶体管371的栅极。
第三到第五n型MOS晶体管373、374和375的栅极相互连接在一起。第三到第五n型MOS晶体管373、374和375的漏极相互连接在一起，并进一步连接到结点N12,p型MOS晶体管360通过结点N12连接到第一n型MOS晶体管371。
第一到第三电容器381到383的一端相互连接，并连接到接地端GND，另一端分别连接到第三到第五n型MOS晶体管373、374和375的源极。
从时钟周期检测电路6传输的时钟信号C300(或C400)被输入到第三到第五n型MOS晶体管373、374和375的栅极。时钟信号C304(或C404)借助于奇数的反相器被反相和延迟，然后通过第一NAND电路351被输入到p型MOS晶体管360和第二n型MOS晶体管372的栅极。时钟信号C306(或C406)借助于奇数的反相器被反相和延迟。反相的时钟信号C306(或C406)和电源电压VCC通过第二NAND电路352被输入到第一n型MOS晶体管371的栅极。
然后，时钟信号C300(或C400)、C304(或C404)以及C306(或C406)通过反相器361被传输到电路362，并作为时钟信号C308(或C408)输出。
如前所述，第二延时产生电路308与周期延时产生电路309的结构被设计为与第一延时产生电路307的结构相同。然而，周期延时产生电路309被设计为有一个端子连接到电源电压VCC，这一端子对应于时钟信号C306(或C406)被输入到第一延时产生电路307的端子。换句话说，在周期延时产生电路309中第一n型MOS晶体管371保持导通。
第六实施例使再生几乎等于由时钟周期检测电路6检测的时钟信号的周期的延时成为可能。
另外，第六实施例的各个MOS晶体管执行与上述第二到第五实施例中的各个延时电路行执行的操作相同的操作。因此，第六实施例提供诸如减小电路面积和减小电源消耗的第二个优点。第七实施例
与第六实施例相似，根据第七实施例的电路被设计为，根据从时钟周期检测电路6传输的输出信号C300(C400)选择与MOS晶体管的输出相连的容量。
如图25所示，在根据本发明第七实施例的电路中第一与第二延时产生电路307(或407)和308(或408)，以及周期延时产生电路309(或409)的结构被设计成相同的。
通过与图24的比较可以清楚地发现，第七实施例的第一延时产生电路307除了省略了第一到第三电容器381、382和383以外，其结构与第六实施例的第一延时产生电路307的结构几乎相同。
也就是说，第一延时产生电路307由第一和第二NAND电路351和352,p型MOS晶体管360，第一到第五n型MOS晶体管371到375，反相器361，和用来补偿脉冲宽度的电路362组成。
p型MOS晶体管360，第一n型MOS晶体管371和第二n型MOS晶体管372在电源电压VCC和第三到第五n型MOS晶体管373、374和375的漏极之间串行连接在一起。第一NAND电路351将输出信号传输到p型MOS晶体管360和第二n型MOS晶体管372的栅极。第二NAND电路352将输出信号传输到第一n型MOS晶体管371的栅极。
第三到第五n型MOS晶体管373、374和375的栅极相互连接在一起。第三到第五n型MOS晶体管373、374和375的漏极相互连接在一起，并进一步连接到第二n型MOS晶体管372的源极。第三到第五n型MOS晶体管373、374和375的源极相互连接在一起，并进一步连接到接地端GND。
从时钟周期检测电路6传输的时钟信号C300(或C400)被输入到第三到第五n型MOS晶体管373、374和375的栅极。时钟信号C304(或C404)借助于奇数的反相器被反相和延迟，然后通过第一NAND电路351被输入到p型MOS晶体管360和第二n型MOS晶体管372的栅极。时钟信号C306(或C406)借助于奇数的反相器被反相和延迟。反相的时钟信号C306(或C406)和电源电压VCC通过第二NAND电路352被输入到第一n型MOS晶体管371的栅极。
然后，时钟信号C300(或C400),C304(或C404)以及C306(或C406)通过反相器361被传输到电路362，并作为时钟信号C308(或C408)输出。
与第六实施例相似，周期延时产生电路309被设计为有一个端子连接到电源电压VCC，这一端子对应于时钟信号C306(或C406)被输入到第一延时产生电路307的端子。换句话说，在周期延时产生电路309中第一n型MOS晶体管371保持导通。
第七实施例使再生几乎等于由时钟周期检测电路6检测的时钟信号的周期的延时成为可能。
另外，第七实施例的各个MOS晶体管执行与上述第二到第五实施例中的各个延时电路行执行的操作相同的操作。因此，第七实施例提供诸如减小电路面积和减小电源消耗的第二个优点。
在根据第七实施例的电路中，n型MOS晶体管和p型MOS晶体管可以相互代替。
本发明与优选实施例相联系进行了介绍，其具有如下优点。
首先，由于本发明检测时钟信号的周期和延时，然后在检测的延时内停止时钟信号的传输，时钟信号的延时变得正好等于时钟信号的整数倍周期。因此，电路不再需要包括诸如图1所示的时钟驱动器哑元905B的时钟驱动器哑延时电路。另外，根据本发明的电路能很容易地应用到诸如ASIC的难于估计时钟延时的器件中。
其次，本发明在时钟延时和周期被检测时，在具有相同结构的延时电路中检测时间差。因此，这里就不会产生对数字电路来说是固有的延时差错，而延时差错会在包括用来检测延时的延时电路与用来再生所检测到的延时的电路的传统电路中发生。
第三，本发明测量减去时钟驱动器的实际延时的时钟周期，如果时钟驱动器的延时由于组成电路的元件的温度变化而变化，电路也能正常工作。
第四，通过经MOS晶体管对容量充电来再生几乎等于时钟周期检测器检测的时钟信号的周期的延时，使得相对于延时电路行减小负载成为可能。

Claims (24)

1．一种用来控制时钟的方法，包括如下步骤：(a)接收外部时钟信号(C1)，和(b)驱动所述外部时钟信号(C1)，以将其转化为内部时钟信号(C4)，这一方法的特征在于下面的步骤：
(c)计算定义为(T1-T2)的第一段时间，其中T1为所述外部时钟信号(C1)的周期，T2是经过使外部时钟信号(C1)产生偏移的器件传输所述外部时钟信号(C1)的时间；以及
(d)在所述第一段时间内停止所述外部时钟信号(C1)的传输。
2．权利要求1中的用来控制时钟的方法，如果T1小于T2，在步骤(b)计算定义为(T1-(T2-N×T1))的第二段时间，其中N是满足等式T1＞(T2-N×T1)的整数，并且在步骤(c)中外部时钟信号(C1)在所述第二段时间内停止传输。
3．一种用来控制时钟信号的电路，包括(a)输入缓冲器(1)，外部时钟信号(C1)通过它而接收，和(b)时钟驱动器(2)，用来驱动外部时钟信号(C1)，以将其转化为内部时钟信号(C4)，这种电路的特征在于下面的器件：
(c)时钟延时检测器(3)，用来检测定义为(T1-T2)的第一段时间，其中T1为外部时钟信号(C1)的周期，T2是经过使外部时钟信号(C1)产生偏移的器件传输所述外部时钟信号(C1)的时间；以及
(d)时钟延时补偿器(4)，在所述第一段时间内停止外部时钟信号(C1)的传输。
4．权利要求3中的用来控制时钟信号的电路，其中如果T1小于T2，时钟延时检测器(3)检测定义为(T1-(T2-N×T1))的第二段时间，其中N是满足等式T1＞(T2-N×T1)的整数，并且所述补偿器在第二段时间内停止传输外部时钟信号(C1)。
5．一种用来控制时钟信号的电路，包括(a)输入缓冲器(1)，外部时钟信号(C1)通过它而接收，和(b)时钟驱动器(2)，用来驱动外部时钟信号(C1)，以将其转化为内部时钟信号(C4)，这种电路的特征在于下面的器件：
(c)时钟延时检测器(3)，用来检测定义为(T1-T2)的第一段时间，其中T1为外部时钟信号(C1)的周期，T2是经过使外部时钟信号(C1)产生偏移的器件传输所述外部时钟信号(C1)的时间；并在所述第一段时间内传输停止信号；
(d)时钟延时补偿器(4)，用来接收来自时钟延时检测器(3)的停止信号(8)，并在第一段时间内停止外部时钟信号(C1)的传输；以及
(e)输入缓冲器哑元(5)，其相当于输入缓冲器(1)，用来接收内部时钟信号(C4)，
时钟驱动器(2)驱动从时钟延时补偿器(4)传输的输出信号(C3)，以将其转化为内部时钟信号(C4)，
时钟延时检测器(3)接收从输入缓冲器(1)传输的第一输出时钟信号(C2)，从时钟延时补偿器(4)传输的第二输出时钟信号(C3)，从输入缓冲器哑元(5)传输的第三输出时钟信号(C5)以检测所述第一段时间。
6．权利要求5中的用来控制时钟信号的电路，其中时钟延时检测器(3)包括：
(ba)时钟周期检测器(6)，用来检测从输入缓冲器(1)传输的第一输出时钟信号(C2)的时钟周期；以及
(bb)偏移延时检测器(7)，用来检测输入缓冲器(1)和时钟驱动器(2)中的偏移延时，
所述偏移延时检测器(7)包括：
(bb1)第一定时差异检测器(301)，用来传输其脉冲宽度表示定义为(td1+td2)的时间差的时钟信号，其中td1表示输入缓冲器(1)的延时，td2表示时钟驱动器(2)的延时；
(bb2)时钟周期检测器哑元(312)，其延时与时钟周期检测器(6)的延时td3相同，并接收第一输出时钟信号(C2)；
(bb3)分配器(302)，用来分配第一输出时钟信号(C2)和从时钟周期检测器哑元(312)传输的输出时钟信号(C312)，由此传输互补时钟信号(C302,C303)，互补时钟信号(C302,C303)的周期为2×T1，脉冲宽度被定义为(T1+td3)，它们都有一个前沿等于第一输出时钟信号(C2)的前沿，和一个后沿比第一输出时钟信号(C2)的前沿延迟td3；
(bb4)第一与第二合成器(305,306)，用来合成互补时钟信号(C302,C303)和从第一定时差异检测器(301)传输的时钟信号(C301)，由此传输输出信号(C306,C307)，它们的周期都为2×T1，实际有效电平时间定义为(td1+td2+T1+td3)；
(bb5)第一与第二控制门(303,304)，它们都接收互补时钟信号(C302,C303)，以因此控制第一输出时钟信号(C2)的接收；
(bb6)第一与第二延时产生器(307,308)，它们都包括多个开关(503,504)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时其中一个开关接通，并包括多个延时电路(506,507)，第一与第二延时产生器(307,308)都接收从第一与第二控制门(303,304)传输的输出时钟信号(C304,C305)和从第一与第二合成器(305,306)传输的输出时钟信号(C306,C307)，从第一与第二控制门(303,304)传输的输出时钟信号(C304,C305)由从第一与第二合成器(305,306)传输的输出时钟信号(C306,C307)控制，以决定在延时电路(506,507)中是前进还是停止；
(bb7)周期延时产生器(309)，它包括多个开关(505)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时其中一个开关接通，并包括多个延时电路(508)，周期延时产生器(309)接收第一输出时钟信号(C2)，第一输出时钟信号(C2)在与接通的开关相联系的一个位置循环，并在延时电路(508)中向输出端口传输；
(bb8)第三合成器(310)，用来合成从第一与第二延时产生器(307，308)传输的输出信号(C308,C309)；
(bb9)第二定时差异检测器(311)，用来检测从第三合成器(310)传输的输出信号(C311)和从周期延时产生器(309)传输的输出信号(C310)之间的差异，并将表示所检测的差异的信号作为停止信号(8)传输给时钟延时补偿器(4)。
7．权利要求5中的用来控制时钟信号的电路，其中时钟延时检测器(3)包括：
(ba)时钟周期检测器(6)，用来检测从输入缓冲器(1)传输的第一输出时钟信号(C2)的时钟周期；以及
(bb)偏移延时检测器(7)，用来检测输入缓冲器(1)和时钟驱动器(2)中的偏移延时，
偏移延时检测器(7)包括：
(bb1)第一定时差异检测器(401)，用来传输其脉冲宽度表示定义为(td1+td2)的时间差的时钟信号(C401)，其中td1表示输入缓冲器(1)的延时，td2表示时钟驱动器(2)的延时；
(bb2)分配器(402)，用来分配第一输出时钟信号(C2)，以因此传输互补时钟信号(C402,C403)，互补时钟信号(C402,C403)的脉冲宽度被定义为(T1+α)，其中α表示对数字电路来说是固有的延时差错，它们都有一个前沿等于第一输出时钟信号(C2)的前沿，和一个后沿比第一输出时钟信号(C2)的前沿延迟(T1+α)；
(bb3)第一与第二合成器(405,406)，用来合成互补时钟信号(C402,C403)和从第一定时差异检测器(401)传输的时钟信号(C401)，以因此传输输出信号(C406,C407)，它们的周期都为2×T1，实际有效电平时间定义为(td1+td2+T1+α)；
(bb4)周期延时产生器(409)，它包括多个开关(505)，当接收第一输出时钟信号(C2)时其中一个开关接通，并包括多个延时电路(508)，周期延时产生器(409)接收第一输出时钟信号(C2)，第一输出时钟信号(C2)在与接通的开关相联系的一个位置循环，并在延时电路(508)中向输出端口传输；
时钟延时补偿器(4)包括：
(c1)第一与第二控制门(403,404)，它们都接收互补时钟信号(C402,C403)，以因此控制第一输出时钟信号(C2)的接收；
(c2)第一与第二延时产生器(407,408)，它们都包括多个开关(503,504)，当接收从时钟周期检测器(6)传输的输出时钟信号(C400)时接通其中一个开关，并包括多个延时电路(506,507)，第一与第二延时产生器(407,408)都接收从第一与第二控制门(403,404)传输的输出时钟信号(C404,C405)和从第一与第二合成器(405,406)传输的输出时钟信号(C406,C407)，从第一与第二控制门(403,404)传输的输出时钟信号(C404,C405)由从第一与第二合成器(405,406)传输的输出时钟信号(C406,C407)控制，以决定在延时电路(506,507)中是前进还是停止；
(c3)第三合成器(410)，用来合成从第一与第二延时产生器(407,408)传输的输出信号(C408,C409)，所合成的输出信号(C3)被传输到时钟驱动器(2)。
8．权利要求5中的用来控制时钟信号的电路，其中时钟延时检测器(3)包括：
(ba)时钟周期检测器(6)，用来检测从输入缓冲器(1)传输的第一输出时钟信号(C2)的时钟周期；以及
(bb)偏移延时检测器(7)，用来检测输入缓冲器(1)和时钟驱动器(2)中的偏移延时，
偏移延时检测器(7)包括：
(bb1)第一定时差异检测器(301)，用来传输其脉冲宽度表示定义为(td1+td2)的时间差的时钟信号(C301)，其中td1表示输入缓冲器(1)的延时，td2表示时钟驱动器(2)的延时；
(bb2)时钟周期检测器哑元(312)，它的延时与时钟周期检测器(6)的延时td3相同，并接收第一输出时钟信号(C2)；
(bb3)分配器(302)，用来分配第一输出时钟信号(C2)和从时钟周期检测器哑元(312)传输的输出时钟信号(C312)，以因此传输互补时钟信号(C302,C303)，互补时钟信号(C302,C303)的周期为2×T1，脉冲宽度被定义为(T1+td3)，它们都有一个前沿等于第一输出时钟信号(C2)的前沿，和一个后沿比第一输出时钟信号(C2)的前沿延迟td3；
(bb4)第一与第二合成器(305,306)，用来合成互补时钟信号(C302,C303)和从第一定时差异检测器(301)传输的时钟信号(C301)，以因此传输输出信号(C306,C307)，它们的周期都为2×T1，实际有效电平时间定义为(td1+td2+T1+td3)；
(bb5)控制门(503)，它接收互补时钟信号(C302,C303)，以因此控制第一输出时钟信号(C2)的接收；
(bb6)延时产生器(504)，它包括多个开关(503)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时接通其中一个开关，并包括多个延时电路(506)，延时产生器(504)接收从控制门(503)传输的输出时钟信号(C503)和从第一与第二合成器(305,306)传输的输出时钟信号(C306,C307)，从控制门(503)传输的输出时钟信号(C503)由从第一与第二合成器(305,306)传输的输出时钟信号(C306,C307)控制，以决定在延时电路(506)中是前进还是停止；
(bb7)周期延时产生器(309)，它包括多个开关(505)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时接通其中一个开关，并包括多个延时电路(508)，周期延时产生器(309)接收第一输出时钟信号(C2)，第一输出时钟信号(C2)在与接通的开关相联系的一个位置循环，并在延时电路(508)中向输出端口传输；
(bb8)乘法器(505)，用来将从延时产生器(504)传输的输出信号乘以某个数；以及
(bb9)第二定时差异检测器(311)，用来检测从乘法器(505)传输的输出信号和从周期延时产生器(309)传输的输出信号之间的差异，并传输表示所检测的差异的信号作为停止信号(8)给时钟延时补偿器(4)。
9．权利要求5中的用来控制时钟信号的电路，其中时钟延时检测器(3)包括：
(ba)时钟周期检测器(6)，用来检测从输入缓冲器(1)传输的第一输出时钟信号(C2)的时钟周期；以及
(bb)偏移延时检测器(7)，用来检测输入缓冲器(1)和时钟驱动器(2)中的偏移延时，
偏移延时检测器(7)包括：
(bb1)第一定时差异检测器(301)，用来传输其脉冲宽度表示定义为(td1+td2)的时间差的时钟信号，其中td1表示输入缓冲器(1)的延时，td2表示时钟驱动器(2)的延时；
(bb2)时钟周期检测器哑元(312)，它的延时与时钟周期检测器(6)的延时td3相同，并接收第一输出时钟信号(C2)；
(bb3)分配器(302)，用来分配第一输出时钟信号(C2)和从时钟周期检测器哑元(312)传输的输出时钟信号(C312)，以因此传输互补时钟信号(C302,C303)，互补时钟信号(C302,C303)的周期都为2×T1，脉冲宽度被定义为(T1+td3)，它们都有一个前沿等于第一输出时钟信号(C2)的前沿，和一个后沿比第一输出时钟信号(C2)的前沿延迟td3；
(bb4)第一与第二合成器(305,306)，用来合成互补时钟信号(C302,C303)和从第一定时差异检测器(301)传输的时钟信号(C301)，以因此传输输出信号(C306,C307)，它们的周期都为2×T1，实际有效电平时间定义为(td1+td2+T1+td3)；
(bb5)定时信号产生器(506)，用来产生占空率为50的定时信号；
(bb6)延时产生器(504)，它包括多个开关(503)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时接通其中一个开关，并包括多个延时电路(506)，延时产生器(504)接收从定时信号产生器(506)传输的输出时钟信号(C506)和从第一与第二合成器(305,306)传输的输出时钟信号(C306,C307)，从定时信号产生器(506)传输的输出时钟信号(C506)由从第一与第二合成器(305,306)传输的输出时钟信号(C306,C307)控制，以决定在延时电路(506)中是前进还是停止；
(bb7)周期延时产生器(309)，它包括多个开关(505)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时接通其中一个开关，并包括多个延时电路(508)，周期延时产生器(309)接收第一输出时钟信号(C2)，第一输出时钟信号(C2)在与接通的开关相联系的一个位置循环，并在延时电路(508)中向输出端口传输；
(bb9)第二定时差异检测器(311)，用来检测从延时产生器传输的输出信号和从周期延时产生器(309)传输的输出信号之间的差异，并传输表示所检测的差异的信号作为停止信号(8)给时钟延时补偿器(4)。
10．权利要求5中的用来控制时钟信号的电路，其中时钟延时检测器(3)包括：
(ba)时钟周期检测器(6)，用来检测从输入缓冲器(1)传输的第一输出时钟信号(C2)的时钟周期；以及
(bb)偏移延时检测器(7)，用来检测输入缓冲器(1)和时钟驱动器(2)中的偏移延时，
偏移延时检测器(7)包括：
(bb1)第一定时差异检测器(401)，用来传输其脉冲宽度表示定义为(td1+td2)的时间差的时钟信号(C401)，其中td1表示输入缓冲器(1)的延时，td2表示时钟驱动器(2)的延时；
(bb2)分配器(402)，用来分配第一输出时钟信号(C2)，以因此传输互补时钟信号(C402,C403)，互补时钟信号(C402,C403)的脉冲宽度都被定义为(T1+α)，其中α表示对数字电路来说是固有的延时差错，它们都有一个前沿等于第一输出时钟信号(C2)的前沿，和一个后沿比第一输出时钟信号(C2)的前沿延迟(T1+α)；
(bb3)第一与第二合成器(405,406)，用来合成互补时钟信号(C402,C403)和从第一定时差异检测器(401)传输的时钟信号(C401)，以因此传输输出信号(C406,C407)，它们的周期都为2×T1，实际有效电平时间定义为(td1+td2+T1+α)；
(bb4)周期延时产生器(409)，它包括多个开关(505)，当接收第一输出时钟信号(C2)时接通其中一个开关，并包括多个延时电路(508)，周期延时产生器(409)接收第一输出时钟信号(C2)，第一输出时钟信号(C2)在与接通的开关相联系的一个位置循环，并在延时电路(508)中向输出端口传输；
时钟延时补偿器(4)包括：
(c1)定时信号产生器(506)，用来产生占空率为50的定时信号；
(c2)延时产生器(504)，它包括多个开关(503)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时接通其中一个开关，并包括多个延时电路(506)，延时产生器(504)接收从定时信号产生器(506)传输的输出时钟信号(C506)和从第一与第二合成器(305,306)传输的输出时钟信号(C306,C307)，从定时信号产生器(506)传输的输出时钟信号(C506)由从第一与第二合成器(305,306)传输的输出时钟信号(C306,C307)控制，以决定在延时电路(506)中是前进还是停止。
11．权利要求5到10中的任何一个权利要求的用来控制时钟信号的电路，其中如果T1小于T2，时钟延时检测器(3)检测定义为(T1-(T2-N×T1))的第二段时间，其中N是满足等式T1＞(T2-N×T1)的整数，补偿器在第二段时间内停止外部时钟信号(C1)的传输。
12．权利要求5到10中的任何一个权利要求的用来控制时钟信号的电路，其中时钟延时检测器(3)由时钟周期检测器(6)和偏移延时检测器(7)组成，时钟周期检测器(6)用来检测第一输出时钟信号(C2)的第一时钟周期T1，偏移延时检测器(7)用来检测输入缓冲器(1)和时钟驱动器(2)中的偏移T2。
偏移延时检测器(7)包括：
(a)第一与第二延时产生器(307,308)，它们用来基于延时定义为(T1+α)并通过分配第一输出时钟信号(C2)而获得的信号，每2×T1时间产生延时定义为(T1-T2+α)的第一与第二输出信号(C308,C309)，其中α表示对数字电路固有的延时差错；
(b)周期延时产生器(309)，用来产生延时定义为(T1+α)并比第一输出时钟信号(C2)延迟T1的第三输出信号(C310)；
(c)合成器(310)，用来合成从第一与第二延时产生器(307,308)传输的输出信号(C308,C309)；
(d)定时差异检测器(311)，用来检测从合成器(310)传输的输出信号(C311)和从周期延时产生器(309)传输的输出信号(C310)之间的差异，
偏移延时检测器基于上述定时差异产生延时(T1-T2)，并在等于延时(T1-T2)的时间内激活停止信号(8)。
13．权利要求5到10中的任何一个权利要求的用来控制时钟信号的电路，其中时钟延时检测器(3)由时钟周期检测器(6)和偏移延时检测器(7)组成，时钟周期检测器(6)用来检测第一输出时钟信号(C2)的时钟周期T1，偏移延时检测器(7)用来检测输入缓冲器(1)和时钟驱动器(2)的偏移T2；
偏移延时检测器(7)包括：
(a)延时产生器(504)，它用来基于延时定义为(T1+α)并通过分配第一输出时钟信号(C2)而获得的信号，每2×T1时间产生延时定义为(T1-T2+α)的输出信号，其中α表示对数字电路固有的延时差错；
(b)周期延时产生器(309)，用来产生延时定义为(T1+α)并比第一输出时钟信号(C2)延迟T1的第三输出信号(C310)；
(c)乘法器(505)，用来在从延时产生器(504)传输的输出信号的基础上乘以某个数；
(d)定时差异检测器(311)，用来检测从合成器(310)传输的输出信号(C311)和从乘法器(505)传输的输出信号之间的差异，
偏移延时检测器基于上述定时差异产生延时(T1-T2)，并在等于延时(T1-T2)的时间内激活停止信号(8)。
14．权利要求12中的用来控制时钟信号的电路，其中第一与第二延时产生器(307,308)都包括多个开关(503,504)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时接通其中一个开关，其还包括多个延时电路(506,507)，
输入到第一与第二延时产生器(307,308)的时钟信号在与接通的开关相联系的一个位置循环，并在延时电路(506,507)中向输出端口传输。
15．权利要求12中的用来控制时钟信号的电路，其中周期延时产生器(309)包括多个开关(505)，当接收从时钟周期检测器(6)传输的输出时钟信号(C300)时接通其中一个开关，其还包括多个延时电路(508)，
输入到周期延时产生器(309)的时钟信号在与接通的开关相联系的一个位置循环，并在延时电路(508)中向输出端口传输。
16．权利要求12中的用来控制时钟信号的电路，其中时钟周期检测器(6)由多个延时电路(501)和多个锁存电路(502)组成，其中一个锁存电路(502)位于与第一输出时钟信号(C2)到达的一个延时电路(501)相关的位置，并当下一个第一输出时钟信号被输入时传输表示时钟周期T1的信号。
17．权利要求12中的用来控制时钟信号的电路，其中第一、第二与周期延时产生器(307,308,309)中至少一个由多个MOS晶体管组成，当接收从时钟周期检测器(6)传输的输出信号时至少一个晶体管被导通，所述第一段时间由导通的MOS晶体管充电的时间组成。
18．权利要求17中的用来控制时钟信号的电路，其中导通的MOS晶体管充电的时间通过改变MOS晶体管的负载容量而控制。
19．权利要求17中的用来控制时钟信号的电路，其中导通的MOS晶体管充电的时间通过改变从电源向MOS晶体管施加的电流而控制。
20．权利要求12中的用来控制时钟信号的电路，其中第一、第二与周期延时产生器(307,308,309)中至少一个包括多个开关(503,504,505)，当接收从时钟周期检测器(6)传输的输出信号时至少接通其中一个开关，并包括多个延时电路(506,507,508)，输入到延时电路(506,507,508)的时钟信号从与接通的开关相联系的延时电路(506,507,508)中的一个延时电路输出。
21．权利要求12中的用来控制时钟信号的电路，其中第一、第二与周期延时产生器(307,308,309)中至少一个包括多个第一延时电路(716,717,718)和多个第二延时电路(719,720,721)，时钟信号在第二延时电路(719,720,721)中以与在第一延时电路(716,717,718)中传输的方向相反的方向传输，并包括多个开关(713,714,715)，当接收从时钟周期检测器(6)传输的输出信号(C300)时接通其中一个开关。
输入到其中的时钟信号通过第一延时电路(716,717,718)传输，并通过与所接通开关相关联位置的第一延时电路(716,717,718)中的一个延时电路输入至第二延时电路，并通过第二延时电路(719,720,721)向输出端口传输。
22．权利要求6或7中的用来控制时钟信号的电路,其中第一、第二与周期延时产生器(307,308,309；407,408,409)中至少一个由多个MOS晶体管组成，当接收从时钟周期检测器(6)传输的输出信号时至少导通其中一个晶体管，第一段时间由导通的MOS晶体管充电的时间组成。
23．权利要求6或7中的用来控制时钟信号的电路，其中第一、第二与周期延时产生器(307,308,309；407,408,409)中至少一个包括多个开关(503,504)，当接收从时钟周期检测器(6)传输的输出信号时接通其中一个开关，并包括多个延时电路(506,507)，输入到延时电路(506,507)的时钟信号从与接通的开关相联系的延时电路(506,507)中的一个延时电路输出。
24．权利要求6或7中的用来控制时钟信号的电路，其中第一、第二与周期延时产生器(707,708,709)中至少一个包括多个第一延时电路(716,717,718)和多个第二延时电路(719,720,721)，时钟信号在第二延时电路(719,720,721)中以与在第一延时电路(716,717,718)中传输的方向相反的方向传输，并包括多个开关(713,714,715)，当接收从时钟周期检测器(6)传输的输出信号(C300)时接通其中一个开关；
输入到其中的时钟信号通过第一延时电路(716,717,718)传输，并通过与所接通开关相关联位置的第一延时电路(716,717,718)中的一个延时电路输入至第二延时电路，并通过第二延时电路(719,720,721)向输出端口传输。
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