CN1203456A - 有高阻元件的半导体器件及其制造方法 - Google Patents

Abstract

按高阻薄膜与由低阻多晶硅膜形成的结区相接触的方法,用SIPOS膜构成的高阻膜制备作为SRAM负载电阻的高阻元件。该结构确保可以减小半导体器件的高阻元件的结电阻。

Description

有高阻元件的半导体器件及其制造方法

SRAM半导体存储器是典型的有高阻元件的半导体器件。如图1所示，SRAM半导体存储器有很多包括触发电路的存储单元(SRAM单元)。该触发电路包括：有第一负载电阻R1的第一反相器，由第一绝缘栅晶体管T1和第一高阻元件组成；和有第二负载电阻R2的第二反相器，由第二绝缘栅晶体管T2和第二高阻元件组成。第一和第二反相器的输出信号分别加到第二绝缘栅晶体管T2的栅极和第一绝缘栅晶体管T1的栅极。在图1中，Wi1和Wi2为字线，VDi1和VDi2为电源线，GND是地线，Di是位线。有上划线标记的Di表示位线的反向信号线。

日本特许公开(JP-A)3-165553公开了用SIPOS(半绝缘多晶硅)薄膜作为负载电阻R1和R2的SRAM。

下面按顺序说明制备这种常规SRAM半导体器件的工艺步骤。第一步骤示于顶视图图2和剖面图图3。在图2中，由双点链线A、B、C、D包围的的部分表示一个与以下各图相同的SRAM单元。图3是沿图2的Y-Y线的剖面图。首先，在P型硅半导体的表面部分形成元件隔离区(场氧化薄膜2)，作为形成第一有源区3-1和第二有源区3-2的隔离。接着在第一有源区3-1和第二有源区3-2的表面形成栅氧化膜4。

第二步骤示于顶视图图4和剖面图图5。图5是沿图4的Y-Y线的剖面图。如图4和5所示，形成掺磷的多晶硅薄膜5。构图多晶硅膜5，以形成从第一有源区3-1上面穿过并延伸到第二有源区3-2的外围的第一栅极5(g1)、从第二有源区3-2上面穿过并延伸到第一有源区3-1的外围的第二栅极5(g2)、从其外围选择地覆盖有第二栅极5(g2)的第一有源区3-1上面穿过并作为第一字线Wi1的第三栅极5(g3)、和从其外围选择地覆盖有第一栅极5(g1)的第二有源区3-2上面穿过并作为第二字线Wi2的第四栅极5(g4)。将与加到字线Wi1的信号相同的信号加到第二字线Wi2。

用第一栅极5(g1)到第四栅极5(g4)及元件隔离区2作为掩模，将杂质(磷)引入到第一有源区3-1和第二有源区3-2中，以形成多个n+区6-1、6-2、6-13、6-24。由此分别形成有第一栅极5(g1)到第四栅极5(g4)的第一绝缘栅晶体管T1到第四绝缘栅晶体管T4。

第三步骤示于顶视图图6和剖面图图7。图7是沿图6的Y-Y线的剖面图。如图6和7所示，淀积第一层绝缘膜7(氧化硅膜)，以分别在第一绝缘栅晶体管T1的源区和第二绝缘栅晶体管T2的源区上形成第一地接触孔C1-1和第二地接触孔C1-2，第一绝缘栅晶体管T1的源区即没有夹在第一栅极5(g1)和第三栅极5(g3)之间的n+区6-1，第二绝缘栅晶体管T2的源区即没有夹在第二栅极5(g2)和第四栅极5(g4)之间的n+区6-2。

随后，淀积硅化钨等导电膜8。对薄膜8构图以形成接地布线层8(GND)。

第四步骤示于顶视图图8和剖面图图9。图9是沿图8的Y-Y线的剖面图。如图8和9所示，淀积第二层绝缘膜9，然后形成第一公共接触孔C2-1和第二公共接触孔C2-2。第一公共接触孔C2-1即夹在第一栅极5(g1)和第三栅极5(g3)之间的n+区6-13，用以暴露出第一绝缘栅晶体管T1的漏区以及该漏区邻近的第二栅极5(g2)。第二公共接触孔C2-2即夹在第二栅极5(g2)和第四栅极5(g4)的n+区6-24，用以暴露出第二绝缘栅晶体管T2的漏区以及该漏区邻近的第二栅极5(g1)。

接着，形成SIPOS薄膜10作为高阻薄膜。如同日本专利特许公开(JP-A)3-165553说明的，通过使用SiH₄和N₂O混合气的反应的CVD方法将氧原子引入多晶硅薄膜，形成SIPOS膜10。

对SIPOS薄膜10构图后，用抗蚀剂膜(未示出)作掩模，以5×10¹⁵到5×10¹⁷cm^-2的剂量、典型为1×10¹⁶cm^-2的剂量掺入磷离子。然后，去除抗蚀剂膜，用灯加热在1000到1200℃对衬底进行约3秒钟的短时间退火。

按此方法，得到负载电阻R1，该电阻具有高阻SIPOS膜10(R1)、由连接到高阻SIPOS膜10(R1)的一端的低阻SIPOS膜形成的公共接触10-1(R1)、连接到高阻SIPOS膜10(R1)的另一端的电源布线区10-2(Vdi1)。类似地，得到负载电阻R2，该电阻有高阻SIPOS膜10(R2)、由连接到高阻SIPOS膜10(R2)的一端的低阻SIPOS膜形成的公共接触10-1(R2)、连接到高阻SIPOS膜10(R2)的另一端的电源布线区10-2(Vdi2)。给电源布线区VDi1和VDi2加相同的电压。

第五步骤示于顶视图图10和剖面图图11。图11是沿图10的Y-Y线的剖面图。如图10和11所示，淀积一层绝缘膜11，然后形成分别延伸到n+扩散层6-3和6-4的位线接触孔C3-1和C3-2，最终形成位线12(Di)和12(NDi)。

在制备常规高阻元件的方法中，由于将磷等杂质引入到SIPOS膜中以形成结(公共接触和电源布线区)，所以引起下面问题。图12是前面图2所示日本专利特许公开(JP-A)3-165553的曲线图，该图表示SIPOS膜的薄层电阻与离子剂量之间的关系。如图12所示，磷离子的注入可以将薄层电阻降到低达约480Ω/□。

当将n+区6-1、6-4等的结深制备得很浅以减小SRAM的尺寸并增加其速度时，对加速电压和退火条件有严格的限制。如图9所示，这就容易制备有低磷浓度的高阻区10-C。薄层电阻的浓度依赖关系相对很陡，因此使公共接触的电阻发生变化。而且，对电源线来说，480Ω/□的电阻还不够低。因此影响了SRAM的稳定性。从上面说明可见，SIPOS的特点是可以实现高达几到几十TΩ/□的电阻，但是另一方面很难减小结电阻。

因此，本发明的目的是提供配有高阻元件的半导体器件及其制造方法，高阻元件能确保结电阻的进一步减小。

根据本发明的第一方案，提供的配有高阻元件的半导体器件包括：

由低阻多晶硅膜形成的一对结区，该对结区形成在半导体衬底上；

与一对结区接触的高阻薄膜。

在本发明中，高阻薄膜可以是由含氧的硅膜形成的SIPOS膜。

根据本发明的另一方案，提供的半导体器件包括：

具有第一负载电阻的第一反相器，由第一绝缘栅晶体管和第一高阻元件组成；

具有第二负载电阻的第二反相器，由第二绝缘栅晶体管和第二高阻元件组成；

含触发电路的存储单元，触发电路分别从第一和第二反相器向第二和第一绝缘栅晶体管的栅极加输出信号。

所述第一高阻元件由连接到第一绝缘栅晶体管漏区的第一低阻多晶硅膜、其上加有预定电压的第二低阻多晶硅膜、和与第一低阻多晶硅膜及第二低阻多晶硅膜接触的第一高阻膜组成。

所述第二高阻元件由连接到第二绝缘栅晶体管漏区的第三低阻多晶硅膜、其上加有预定电压的第四低阻多晶硅膜、和与第三低阻多晶硅膜及第四低阻多晶硅膜接触的第二高阻膜组成。

在本发明中，第一和第二高阻薄膜可以是由含氧的硅膜形成的SIPOS膜。

根据本发明的再一方案，提供的制造半导体器件的方法包括步骤：

在半导体衬底上形成掺有杂质的低阻硅膜；

构图低阻硅膜以形成一对结区；

形成与一对结区接触的高阻膜；及

构图高阻膜形成高阻元件。

在本发明中，对于高阻薄膜，可以在有SiH₄和N₂O气体的气氛下用CVD方法形成由含氧硅膜构成的SIPOS膜。

根据本发明的又一方案，提供的制造半导体器件的方法包括步骤：

在位于半导体衬底表面区的第一导电区的表面形成元件隔离区，以形成隔离的第一和第二有源区；

在第一和第二有源区上形成栅绝缘膜；

形成掺有第二导电类型杂质的多晶硅膜；

构图所述多晶硅膜以形成从第一有源区上面穿过并延伸到第二有源区外围的第一栅极，从第二有源区上面穿过并延伸到第一有源区外围的第二栅极，从其外围选择地覆盖有第二栅极的第一有源区上面穿过并作为第一字线的第三栅极，及从其外围选择地覆盖有第一栅极的第二有源区上面穿过并作为第二字线的第四栅极；

用第一栅极到第四栅极及元件隔离区作为掩模，将杂质引入到第一有源区和第二有源区中，以形成多个第二导电类型区，由此分别形成有第一栅极到第四栅极的第一绝缘栅晶体管到第四绝缘栅晶体管；

淀积第一层绝缘膜，以分别在第一绝缘栅晶体管的源区和第二绝缘栅晶体管的源区上形成第一地接触孔和第二地接触孔，第一绝缘栅晶体管的源区即没有夹在第一栅极和第三栅极之间的第二导电类型区，第二绝缘栅晶体管的源区即没有夹在第二栅极和第四栅极之间的第二导电类型区；

淀积导电膜，接着构图以形成接地布线层；

淀积第二层绝缘膜，以形成第一公共接触孔和第二公共接触孔，第一公共接触孔暴露作为夹在第一栅极和第三栅极之间的第二导电类型区的第一绝缘栅晶体管漏区，以及邻近漏区的第二栅极，第二公共接触孔暴露作为夹在第二栅极和第四栅极之间的第二导电类型区的第二绝缘栅晶体管漏区，以及邻近漏区的第二栅极；

形成掺有第二导电类型杂质的多晶硅膜，接着构图，以形成第一结区和第二结区、以及用来填充第一和第二接触孔的第一电源布线层和第二电源布线层；接着形成与第一结区和第一电源布线层连接的第一高阻膜、和与第二结区及第二电源布线层连接的第二高阻膜；

淀积第三层绝缘膜，以形成第一位线接触孔和第二位线接触孔，用于暴露将第三栅极夹在其与第一绝缘栅晶体管漏区之间的第二导电类型区、和将第四栅极夹在其与第二绝缘栅晶体管漏区之间的第二导电类型区；随后形成分别填充第一和第二位线接触孔的第一位线布线层和第二位线布线层，以形成存储单元。

本发明可以在有SiH₄和N₂O气体的气氛下用CVD方法形成由含氧硅膜构成的SIPOS膜，接着构图，以形成第一和第二高阻膜。

由于本发明按与高阻膜接触的方法形成一对结区，可以减小高阻元件的结电阻。

图1是SRAM单元的电路图；

图2是表示制造常规SRAM的工艺的第一步骤的顶视图；

图3是沿图2中Y-Y线的剖面图；

图4是表示制造常规SRAM的工艺的第二步骤的顶视图；

图5是沿图4中Y-Y线的剖面图；

图6是表示制造常规SRAM的工艺的第三步骤的顶视图；

图7是沿图6中Y-Y线的剖面图；

图8是表示制造常规SRAM的工艺的第四步骤的顶视图；

图9是沿图8中Y-Y线的剖面图；

图10是表示制造常规SRAM的工艺的第五步骤的顶视图；

图11是沿图10中Y-Y线的剖面图；

图12是表示SIPOS膜的层电阻与离子剂量之间关系的曲线图；

图13是表示根据本发明实施例的SRAM的顶视图；

图14是沿图13中Y-Y线的剖面图；

图15是表示根据本发明实施例制造SRAM的工艺的一个主要步骤的顶视图；

图16是沿图15中Y-Y线的剖面图；

图17是表示图15步骤后面步骤的顶视图；

图18是沿图17中Y-Y线的剖面图。

图13是表示根据本发明实施例的具有高阻元件的半导体存储器(SRAM)的顶视图，图14是沿图13中Y-Y线的放大剖面图。注意，半导体存储器的电路图和图1中类似。

在该实施例中，第一反相器包括第一负载电阻R1，由第一绝缘栅晶体管T1和第一高阻元件组成；第二反相器包括第二负载电阻R2，由第二绝缘栅晶体管T2和第二高阻元件组成。第一和第二反相器的输出信号分别加到第二绝缘栅晶体管T2的栅极和第一绝缘栅晶体管T1的栅极。按此方法，存储单元(SRAM单元)包括由第一和第二反相器构成的触发电路。

在该实施例中，第一高阻元件R1包括连接到第一绝缘栅晶体管T1的漏区6-13的第一低阻多晶硅膜13-1、其上加有预定电压的第二低阻多晶硅膜13-2(VDi1)、和与第一低阻多晶硅膜13-1及第二低阻多晶硅膜13-2(VDi1)接触的第一高阻膜10A(R1)。第二高阻元件R2包括连接到第二绝缘栅晶体管T2的漏区6-24的第三低阻多晶硅膜13-3、其上加有预定电压的第四低阻多晶硅膜13-4(VDi2)、和与第三低阻多晶硅膜13-3及第四低阻多晶硅膜13-4(VDi2)接触的第二高阻膜10A(R2)。

下面说明SRAM的制造方法。首先进行与图2到图9中的常规步骤1到4相同的步骤，以制备公共接触孔C2-1和C2-2。换句话说，只进行这些步骤中形成作为高阻膜的SIPOS膜10的常规步骤之前的步骤。因此，省略形成公共接触孔C2-1和C2-2的步骤的说明。

下面参照图15和图16说明接下来的步骤，图16是沿图15中Y-Y线的剖面图。如图15和16所示，在整个表面上形成掺有磷的低阻多晶硅膜13，接着构图以形成第一结区13-1、第二结区13-3、第一电源布线层13-2(VDi1)、及第二电源布线层13-4(VDi2)，这些层的层电阻均为几十Ω/□。第一结区13-1覆盖第一接触孔C2-1，并与n+区6-13和栅极5(g2)接触。第二结区13-3覆盖第二接触孔C2-2，并与n+区6-24和栅极5(g1)接触。

接着，用SiH₄和N₂O气体构成的反应气体，采用CVD方法形成SIPOS膜10A。该方法可以形成由硅晶粒和SiOx(0＜x≤2)晶界构成的高阻膜。

下面参照图17和图18说明接下来的步骤，图18是沿图17中Y-Y线的剖面图。如图17和18所示，构图SIPOS膜10A，形成连接到第一结区13-1和第一电源布线层13-2(VDi1)的第一高阻膜10A(R1)、和连接到第二结区13-3和第二电源布线层13-4(VDi2)的第二高阻膜10A(R2)。顺便提及，如图所示，第一高阻膜10A(R1)和第二高阻膜10A(R2)可以分别覆盖第一电源布线层13-2(VDi1)和第二电源布线层13-4(VDi2)的整个表面，尽管这些膜也可以覆盖部分表面。

然后如图13和14所示，淀积一层绝缘膜11，形成分别延伸到n十扩散层6-3和6-4的位线接触孔C3-1和C3-2，接着形成位线12(Di)和12(NDi)。

根据随后预期的热处理及其处理条件，SIPOS膜的硅晶粒可以为非晶或多晶硅。顺便提及，可以根据负载电阻R1和R2的设计值来确定生长条件、掺杂与否及掺杂条件、热处理与否及热处理条件。

由于结区13-1到13-4由掺磷多晶硅膜(层电阻可以减小到几十Ω/□)形成，所以可以用稳定的方法实现高阻元件的结电阻的减小。具体地，掺杂可以按下面方法进行：在薄膜形成时引入杂质，或形成薄膜后扩散杂质。由于不需要使用离子注入，本发明与已有技术的不同之处在于：高阻部分(图9中的高阻区10-C)，和形成浅结深的源/漏区的一致性不会产生。而且，为了形成高阻元件，抗蚀剂膜形成步骤要进行两次，具体地是在构图多晶硅膜和构图SIPOS膜的阶段需要形成抗蚀剂膜。进而已有技术需要两次抗蚀剂膜形成步骤，具体地是在构图SIPOS膜和离子注入阶段需要形成抗蚀剂膜。本发明和已有技术在抗蚀剂膜形成步骤的次数上没有不同。

尽管前面说明了用能将层电阻增加到几至几十TΩ/□的SIPOS膜作为高阻膜，但是本发明并不限于SIPOS膜，用于半导体器件的普通高阻膜都适于本发明。

Claims (8)

1.一种配有高阻元件的半导体器件，包括：

半导体衬底；

由低阻多晶硅膜形成的一对结区，该对结区形成在半导体衬底上；

与一对结区接触的高阻薄膜。

2.如权利要求1的半导体器件，其特征在于：所述高阻薄膜是由含氧的硅膜形成的SIPOS膜。

3.一种半导体器件，包括：

具有第一负载电阻的第一反相器，由第一绝缘栅晶体管和第一高阻元件组成；

具有第二负载电阻的第二反相器，由第二绝缘栅晶体管和第二高阻元件组成；

含触发电路的存储单元，该电路分别从所述第一和第二反相器向所述第二和第一绝缘栅晶体管的栅极加输出信号，其中：

所述第一高阻元件由连接到所述第一绝缘栅晶体管漏区的第一低阻多晶硅膜、其上加有预定电压的第二低阻多晶硅膜、和与所述第一低阻多晶硅膜及所述第二低阻多晶硅膜接触的第一高阻膜组成；

所述第二高阻元件由连接到所述第二绝缘栅晶体管漏区的第三低阻多晶硅膜、其上加有预定电压的第四低阻多晶硅膜、和与所述第三低阻多晶硅膜及所述第四低阻多晶硅膜接触的第二高阻膜组成。

4.如权利要求3的半导体器件，其特征在于：所述第一和第二高阻薄膜是由含氧的多晶硅膜形成的SIPOS膜。

5.一种制造半导体器件的方法，包括步骤：

在半导体衬底上形成掺有杂质的低阻硅膜；

对低阻硅膜构图以形成一对结区；

形成与所述一对结区接触的高阻膜；

对所述高阻膜构图形成高阻元件。

6.如权利要求5的制造半导体器件的方法，其特征在于：所述形成高阻薄膜的步骤是在有SiH₄和N₂O气体的气氛下用CVD方法形成由含氧硅膜构成的SIPOS膜的步骤。

7.一种制造半导体器件的方法，包括步骤：

在位于半导体衬底表面区的第一导电区的表面形成元件隔离区，以形成隔离的第一和第二有源区；

在第一和第二有源区上形成栅绝缘膜；

形成掺有第二导电类型杂质的多晶硅膜；

对所述多晶硅膜构图，以形成从所述第一有源区上面穿过并延伸到所述第二有源区外围的第一栅极，从所述第二有源区上面穿过并延伸到所述第一有源区外围的第二栅极，从其外围选择地覆盖有所述第二栅极的所述第一有源区上面穿过并作为第一字线的第三栅极，和从其外围选择地覆盖有所述第一栅极的所述第二有源区上面穿过并作为第二字线的第四栅极；

用所述第一栅极到所述第四栅极及所述元件隔离区作为掩模，将杂质引入到所述第一和第二有源区中，以形成多个第二导电类型区，由此分别形成有所述第一栅极到所述第四栅极的第一绝缘栅晶体管到第四绝缘栅晶体管；

淀积第一层绝缘膜，以分别在所述第一绝缘栅晶体管的源区和所述第二绝缘栅晶体管的源区上形成第一地接触孔和第二地接触孔，第一绝缘栅晶体管的源区即没有夹在所述第一栅极和所述第三栅极之间的所述第二导电类型区，第二绝缘栅晶体管的源区即没有夹在所述第二栅极和所述第四栅极之间的所述第二导电类型区；

淀积导电膜，接着构图以形成接地布线层；

淀积第二层绝缘膜，以形成第一公共接触孔和第二公共接触孔，所述第一公共接触孔暴露夹在所述第一栅极和所述第三栅极之间的作为所述第二导电类型区的所述第一绝缘栅晶体管漏区，以及邻近所述漏区的所述第二栅极，所述第二公共接触孔暴露夹在所述第二栅极和所述第四栅极之间的作为所述第二导电类型区的所述第二绝缘栅晶体管所述漏区，以及邻近所述漏区的所述第一栅极；

形成掺有第二导电类型杂质的多晶硅膜，接着构图，以形成第一结区和第二结区、以及用来填充所述第一和第二接触孔的第一电源布线层和第二电源布线层；接着形成与所述第一结区和所述第一电源布线层连接的第一高阻膜、和与所述第二结区及所述第二电源布线层连接的第二高阻膜；

淀积第三层绝缘膜，以形成第一位线接触孔和第二位线接触孔，暴露将所述第三栅极夹在其与所述第一绝缘栅晶体管所述漏区之间的所述第二导电类型区、和将所述第四栅极夹在其与所述第二绝缘栅晶体管所述漏区之间的所述第二导电类型区；随后形成分别填充所述第一和第二位线接触孔的第一位线布线层和第二位线布线层，以形成存储单元。

8.如权利要求7的制备半导体器件的方法，其特征在于：形成所述第一和第二高阻膜的所述步骤是在有SiH₄和N₂O气体的气氛下用CVD方法形成由含氧硅膜构成的SIPOS膜、接着对其进行构图的步骤。

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