CN1197133C - 半导体装置的制造方法 - Google Patents

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Abstract

本发明的课题是提供一种半导体装置的制造方法，在该方法中，在用热处理对聚酰亚胺膜进行了亚胺化的情况下，防止聚酰亚胺膜从被进行各向同性刻蚀的膜剥离下来，而且防止因各向异性刻蚀而附着的淀积物在各膜的侧壁上剥离。将被形成了规定的图形的聚酰亚胺膜5用作掩模，对氮化硅膜4进行各向同性刻蚀。然后，在对氧化硅膜3进行各向异性刻蚀之前，用热处理对聚酰亚胺膜5进行亚胺化。此时，由于因显示出各向异性的干法刻蚀而发生的淀积物没有附着到各膜的侧壁上，故在用热处理对聚酰亚胺膜5进行了亚胺化的情况下，聚酰亚胺膜5不从氮化硅膜4剥离下来。此外，在该淀积物附着到各膜的侧壁上后，该淀积物不剥离。

Description

半导体装置的制造方法
(一)技术领域
本发明涉及按下述顺序层叠了被进行各向异性刻蚀的膜、被进行各向同性刻蚀的膜和聚酰亚胺膜的半导体装置的制造方法。
(二)背景技术
图13～18是示出现有的半导体装置的制造工序的剖面图。如图13中所示，在被进行到布线工序为止的半导体衬底110上形成由氧化硅膜130和氮化硅膜140构成的钝化膜160。具体地说，以覆盖在半导体衬底110上形成的布线120的方式，在该半导体衬底110上形成氧化硅膜130，在该氧化硅膜130上形成氮化硅膜140。然后，如图14中所示，在钝化膜160上，具体地说是在氮化硅膜140上形成作为缓冲涂膜的聚酰亚胺膜150。其次，如图15中所示，利用照相制版技术，在聚酰亚胺膜150上形成规定的图形。具体地说，在聚酰亚胺膜150呈现非感光性的情况下，在聚酰亚胺膜150上涂敷光致抗蚀剂(未图示)，对该光致抗蚀剂进行曝光、显影，形成抗蚀剂图形。然后，通过将被形成了抗蚀剂图形的光致抗蚀剂用作掩模并刻蚀聚酰亚胺膜150，在聚酰亚胺膜150上形成规定的图形。再有，在聚酰亚胺膜150上形成了规定的图形后，除去光致抗蚀剂。另一方面，在聚酰亚胺膜150呈现感光性的情况下，不需要光致抗蚀剂，通过对聚酰亚胺膜150进行曝光、显影，可在聚酰亚胺膜150上形成规定的图形。
其次，将聚酰亚胺膜150用作掩模，刻蚀钝化膜160，使布线120露出。具体地说，如图16中所示，首先将聚酰亚胺膜150用作掩模，对氮化硅膜140进行各向同性刻蚀，有选择地除去氮化硅膜140。再有，此时所使用的刻蚀方法例如是反应性离子刻蚀。然后，如图17中所示，再次将聚酰亚胺膜150用作掩模，例如使用反应性离子刻蚀，对氧化硅膜130进行各向异性刻蚀，使布线120部分地露出。其次，如图18中所示，在约300～450℃下进行热处理，其目的是聚酰亚胺膜150的亚胺化和使聚酰亚胺膜150中使用的溶剂挥发，进而在聚酰亚胺膜150呈现感光性的情况下使感光剂挥发。其后，虽然未图示，但进行引线键合工序。具体地说，用铝引线等连接已露出的布线120与外部端子(未图示)。
在此，在上述的图18的工序中利用热处理进行了聚酰亚胺膜150的亚胺化，但在该热处理的前后，聚酰亚胺膜150的体积收缩为约50％，热处理后的聚酰亚胺膜150的侧壁形状变得呈倾斜状。因此，如果在钝化膜160的刻蚀前，具体地说在图16中示出的钝化膜140的刻蚀工序之前利用热处理进行聚酰亚胺膜150的亚胺化并在其后将该聚酰亚胺膜150用作掩模来进行钝化膜160的刻蚀，则有时不能得到所希望的刻蚀的精加工精度。但是，在上述的现有的半导体装置的制造方法中，由于在刻蚀钝化膜160并使布线120露出后利用热处理进行了聚酰亚胺膜150的亚胺化，在将聚酰亚胺膜150用作掩模来刻蚀钝化膜160时在聚酰亚胺膜150中未产生体积收缩，故可提高钝化膜160的刻蚀的精加工精度。
但是，如图17中所示，在对氧化硅膜进行各向异性刻蚀的工序中，由于在聚酰亚胺膜150、氮化硅膜140和氧化硅膜130的侧壁上附着了淀积物180，故如果在其后用热处理对聚酰亚胺膜150进行亚胺化，则有时产生该淀积物180剥离或如图18中所示聚酰亚胺膜150从氮化硅膜140剥离这样的问题。具体地说，通常在使用反应性离子刻蚀那样的干法刻蚀对氧化硅膜130进行各向异性刻蚀的情况下，通过一边使难以被刻蚀的淀积物180附着在氧化硅膜130的侧壁上一边进行刻蚀，使该各向异性刻蚀具有各向异性。而且，该淀积物180也附着在聚酰亚胺膜150和氮化硅膜140的侧壁上。这样，如果在淀积物180也附着在聚酰亚胺膜150和氮化硅膜140的侧壁上的状态下利用热处理对聚酰亚胺膜150进行亚胺化，则由于聚酰亚胺膜150的体积收缩和热应力的缘故，有时淀积物180发生剥离。此外，如果利用热处理对聚酰亚胺膜150进行亚胺化，则虽然聚酰亚胺膜150收缩，但淀积物180几乎不收缩。因此，在聚酰亚胺膜150的体积收缩时，该收缩被淀积物180所约束，收缩不充分的力施加到聚酰亚胺膜150与氮化硅膜140的界面上，聚酰亚胺膜150有时从氮化硅膜140剥离下来。
(三)发明内容
因此，本发明是为了解决上述那样的问题而进行的，其目的在于提供这样一种半导体装置的制造方法，即，在用热处理对按下述顺序层叠了被进行各向异性刻蚀的膜、被进行各向同性刻蚀的膜和聚酰亚胺膜的半导体装置的该聚酰亚胺膜进行亚胺化的情况下，防止聚酰亚胺膜从被进行各向同性刻蚀的膜剥离下来，而且防止因各向异性刻蚀而附着在被层叠了的备膜的侧壁上的淀积物剥离下来。
本发明的第1形态是一种半导体装置的制造方法，具备下述工序：(a)在第1膜上形成的第2膜上形成聚酰亚胺膜的工序；(b)在上述工序(a)后在上述聚酰亚胺膜上形成规定的图形的工序；(c)在上述工序(b)后使用上述聚酰亚胺膜作为掩模、对上述第2膜进行各向同性刻蚀以使上述第1膜露出的工序；(d)在上述工序(c)后利用热处理对上述聚酰亚胺膜进行亚胺化处理的工序；以及(e)在上述工序(d)后对上述第1膜的露出部分进行各向异性刻蚀的工序。
在第1形态中，较为理想的是，上述各向异性刻蚀是干法刻蚀。
此外，本发明的第2形态是第1形态中所述的半导体装置的制造方法，上述第1、2膜和上述聚酰亚胺膜构成了钝化膜。
此外，本发明的第3形态是第1形态中所述的半导体装置的制造方法，上述第2膜和上述聚酰亚胺膜构成了钝化膜，上述第1膜是层间绝缘膜。
(四)附图说明
图1是示出本发明的实施例1的半导体装置的制造工序的剖面图。
图2是示出本发明的实施例1的半导体装置的制造工序的剖面图。
图3是示出本发明的实施例1的半导体装置的制造工序的剖面图。
图4是示出本发明的实施例1的半导体装置的制造工序的剖面图。
图5是示出本发明的实施例1的半导体装置的制造工序的剖面图。
图6是示出本发明的实施例1的半导体装置的制造工序的剖面图。
图7是示出本发明的实施例2的半导体装置的制造工序的剖面图。
图8是示出本发明的实施例2的半导体装置的制造工序的剖面图。
图9是示出本发明的实施例2的半导体装置的制造工序的剖面图。
图10是示出本发明的实施例2的半导体装置的制造工序的剖面图。
图11是示出本发明的实施例2的半导体装置的制造工序的剖面图。
图12是示出本发明的实施例2的半导体装置的制造工序的剖面图。
图13是示出现有的半导体装置的制造工序的剖面图。
图14是示出现有的半导体装置的制造工序的剖面图。
图15是示出现有的半导体装置的制造工序的剖面图。
图16是示出现有的半导体装置的制造工序的剖面图。
图17是示出现有的半导体装置的制造工序的剖面图。
图18是示出现有的半导体装置的制造工序的剖面图。
具体实施方式
实施例1.
图1～6是示出本发明的实施例1的半导体装置的制造工序的剖面图，其中的图3～6示出了在后述的钝化膜7上形成规定的图形的工序。首先，如图1中所示，在被进行到布线工序为止的半导体衬底1上形成由氧化硅膜3和氮化硅膜4构成的2层结构的钝化膜6。具体地说，以覆盖在半导体衬底1上形成的、例如由铝构成的布线2的方式，在该半导体衬底1上形成氧化硅膜3，在该氧化硅膜3上形成氮化硅膜4。然后，如图2中所示，在钝化膜6上，具体地说是在氮化硅膜4上形成作为缓冲涂膜的聚酰亚胺膜5。在此，与钝化膜6相同，由于作为缓冲涂膜的聚酰亚胺膜5也是为了保护半导体装置的表面而形成的膜，故将钝化膜6与聚酰亚胺膜5合在一起称为钝化膜7。即，氧化硅膜3、氮化硅膜4和聚酰亚胺膜5构成了钝化膜7。此外，在图2中示出的工序中，在氮化硅膜4上形成的聚酰亚胺膜5是清漆状的膜，是粘性高的液态的膜。
其次，在由氧化硅膜3、氮化硅膜4和聚酰亚胺膜5构成的钝化膜7上形成规定的图形。具体地说，首先，如图3中所示，利用照相制版技术，在聚酰亚胺膜5上形成规定的图形。如果详细地说明图3中示出的工序，则在聚酰亚胺膜5呈现非感光性的情况下，在聚酰亚胺膜5上涂敷光致抗蚀剂(未图示)，对该光致抗蚀剂进行曝光、显影，形成抗蚀剂图形。然后，通过将被形成了抗蚀剂图形的光致抗蚀剂用作掩模并刻蚀聚酰亚胺膜5，在聚酰亚胺膜5上形成规定的图形，其后除去光致抗蚀剂。另一方面，在聚酰亚胺膜5呈现感光性的情况下，不需要光致抗蚀剂，直接对聚酰亚胺膜5进行曝光、显影，在聚酰亚胺膜5上形成规定的图形。然后，在聚酰亚胺膜5上形成了规定的图形后，使用氧等离子体进行灰化处理。
其次，如图4中所示，将聚酰亚胺膜5用作掩模，对氮化硅膜4进行各向同性刻蚀，有选择地除去氮化硅膜4，使氧化硅膜3部分地露出。再有，此时所使用的刻蚀方法是干法刻蚀，例如是反应性离子刻蚀。然后，在用各向同性刻蚀有选择地除去了氮化硅膜4后，使用氧等离子体进行灰化处理。其次，如图5中所示，利用热处理对聚酰亚胺膜5进行亚胺化。具体地说，在约300～450℃下进行热处理。再有，进行该热处理的目的是使在聚酰亚胺膜5中使用的溶剂挥发，进而在聚酰亚胺膜5呈现感光性的情况下使感光剂挥发。
然后，如图6中所示，对通过进行图5中示出的工序得到的氧化硅膜3的露出部分8进行各向异性刻蚀。具体地说，在本实施例1中，将被进行了各向同性刻蚀的氮化硅膜4用作掩模，对氧化硅膜3进行各向异性刻蚀，使布线2部分地露出。此时的各向异性刻蚀是干法刻蚀，例如是反应性离子刻蚀，如图6中所示，淀积物9附着在氧化硅膜3、氮化硅膜4和聚酰亚胺膜5的侧壁上。然后，在用各向异性刻蚀有选择地除去了氧化硅膜3后，使用氧等离子体进行灰化处理，在钝化膜7上完成规定的图形。其次，虽然未图示，但进行引线键合工序。具体地说，用铝引线等连接已露出的布线2与外部端子(未图示)。
如上所述，在本实施例1的半导体装置的制造方法中，在进行图4中示出的各向同性刻蚀的工序与进行图6中示出的各向异性刻蚀的工序之间，利用图5中示出的热处理进行了使聚酰亚胺膜5亚胺化的工序。因此，在具备由氧化硅膜3、氮化硅膜4和聚酰亚胺膜5构成的钝化膜7的半导体装置中，在利用热处理对聚酰亚胺膜5进行亚胺化时，由显示出各向异性的干法刻蚀发生的淀积物9没有附着在聚酰亚胺膜5和氮化硅膜4的侧壁上。其结果是，与上述现有的半导体装置的制造方法不同，可利用热处理对聚酰亚胺膜5进行亚胺化而聚酰亚胺膜5不从氮化硅膜4剥离下来。换言之，在利用热处理对聚酰亚胺膜5进行了亚胺化的情况下，可防止聚酰亚胺膜5从被进行各向同性刻蚀的氮化硅膜4剥离下来。
此外，本实施例1的半导体装置的制造方法中，由于在利用热处理对聚酰亚胺膜5进行了亚胺化后对氧化硅膜3进行各向异性刻蚀，故在利用热处理对聚酰亚胺膜5进行了亚胺化后由各向异性刻蚀发生的淀积物9附着在氧化硅膜3、氮化硅膜4和聚酰亚胺膜5的各膜的侧壁上。因此，与上述现有的半导体装置的制造方法不同，淀积物9不剥离。换言之，可防止因各向异性刻蚀而附着在已被层叠的各膜的侧壁上的淀积物9剥离下来。
此外，由于在刻蚀氧化硅膜3之前利用热处理对聚酰亚胺膜5进行了亚胺化，故在刻蚀氧化硅膜3时，如图6中所示，在聚酰亚胺膜5中产生了体积收缩，其侧壁形状呈倾斜状。但是，在本实施例1中，由于不是使用产生了体积收缩的聚酰亚胺膜5作为掩模，而是使用氮化硅膜4作为掩模刻蚀了氧化硅膜3，故与上述现有的半导体装置的制造方法相比，刻蚀的精加工精度不会变差。
实施例2.
图7～12是示出本发明的实施例2的半导体装置的制造工序的剖面图。首先，如图7中所示，在被进行到布线工序为止的半导体衬底10上形成作为氮化硅膜的1层的钝化膜14。具体地说，在半导体衬底10上形成了作为氧化硅膜的层间绝缘膜13，在该层间绝缘膜13上隔开规定距离形成了例如由铝构成的布线12a、12b。然后，以覆盖该布线12a、12b的方式在层间绝缘膜13上形成钝化膜14。此外，如图7中所示，在层间绝缘膜13中形成例如由铝构成的熔丝17。
其次，如图8中所示，在钝化膜14上形成作为缓冲涂膜的聚酰亚胺膜15。在此，与钝化膜14相同，由于作为缓冲涂膜的聚酰亚胺膜15也是为了保护半导体装置的表面而形成的膜，故将钝化膜14与聚酰亚胺膜15合在一起称为钝化膜16。即，作为氮化硅膜的钝化膜14和聚酰亚胺膜15构成了钝化膜16。此外，在图8中示出的工序中，在钝化膜14上形成的聚酰亚胺膜15是清漆状的膜，是粘性高的液态的膜。
然后，在钝化膜16上形成规定的图形。具体地说，如图9中所示，首先利用照相制版技术，在聚酰亚胺膜15上形成规定的图形。详细地说，在聚酰亚胺膜15呈现非感光性的情况下，在聚酰亚胺膜15上涂敷光致抗蚀剂(未图示)，对该光致抗蚀剂进行曝光、显影，形成抗蚀剂图形。然后，通过将被形成了抗蚀剂图形的光致抗蚀剂用作掩模并刻蚀聚酰亚胺膜15，在聚酰亚胺膜15上形成规定的图形，其后除去光致抗蚀剂。另一方面，在聚酰亚胺膜15呈现感光性的情况下，不需要光致抗蚀剂，直接对聚酰亚胺膜15进行曝光、显影，在聚酰亚胺膜15上形成规定的图形。然后，在聚酰亚胺膜15上形成了规定的图形后，使用氧等离子体进行灰化处理。
其次，如图10中所示，将聚酰亚胺膜15用作掩模，对钝化膜14进行各向同性刻蚀，有选择地除去钝化膜14，使布线12a、12b和层间绝缘膜13部分地露出。再有，此时所使用的刻蚀方法是干法刻蚀，例如是反应性离子刻蚀。然后，在用各向同性刻蚀有选择地除去了钝化膜14后，使用氧等离子体进行灰化处理，在钝化膜16上完成规定图形。其次，如图11中所示，利用热处理对聚酰亚胺膜15进行亚胺化。具体地说，在约300～450℃下进行热处理。再有，进行该热处理的目的是使在聚酰亚胺膜15中使用的溶剂挥发，进而在聚酰亚胺膜15呈现感光性的情况下使感光剂挥发。
然后，如图12中所示，对通过进行图10中示出的工序得到的层间绝缘膜13的露出部分18进行各向异性刻蚀。具体地说，在本实施例2中，将被进行了各向同性刻蚀的钝化膜14和布线12a、12b用作掩模，对层间绝缘膜13进行各向异性刻蚀，调整了熔丝17上的层间绝缘膜13的膜厚。在此所使用的各向异性刻蚀是干法刻蚀，例如是反应性离子刻蚀，如图12中所示，淀积物19附着在层间绝缘膜13、钝化膜14和聚酰亚胺膜15的侧壁和已露出的布线12a、12b的表面上。然后，在用各向异性刻蚀部分地除去了层间绝缘膜13后，使用氧等离子体进行灰化处理。其次，虽然未图示，但进行引线键合工序。具体地说，用铝引线等连接已露出的布线12a、12b与外部端子(未图示)。
如上所述，在本实施例2的半导体装置的制造方法中，在进行图10中示出的各向同性刻蚀的工序与进行图12中示出的各向异性刻蚀的工序之间，利用图11中示出的热处理进行了使聚酰亚胺膜15亚胺化的工序。因此，在具备由钝化膜14和聚酰亚胺膜15构成的钝化膜16和在该钝化膜16下形成的层间绝缘膜13的半导体装置中，在利用热处理对聚酰亚胺膜15进行亚胺化时，由显示出各向异性的干法刻蚀发生的淀积物19没有附着在聚酰亚胺膜15和钝化膜14的侧壁上。其结果是，可利用热处理对聚酰亚胺膜15进行亚胺化而聚酰亚胺膜15不从钝化膜14剥离下来。换言之，在利用热处理对聚酰亚胺膜15进行了亚胺化的情况下，可防止聚酰亚胺膜15从被进行各向同性刻蚀的钝化膜14剥离下来。
此外，在本实施例2的半导体装置的制造方法中，由于在利用热处理对聚酰亚胺膜15进行了亚胺化处理后对层间绝缘膜13进行了各向异性刻蚀，故在利用热处理对聚酰亚胺膜15进行了亚胺化后由各向异性刻蚀发生的淀积物19附着在层间绝缘膜13、钝化膜14和聚酰亚胺膜15的各膜的侧壁上。因此，与上述现有的半导体装置的制造方法不同，淀积物19不剥离。换言之，可防止因各向异性刻蚀而附着在已被层叠的各膜的侧壁上的淀积物19剥离下来。
此外，由于在刻蚀层间绝缘膜13之前利用热处理对聚酰亚胺膜15进行了亚胺化，故在刻蚀层间绝缘膜13时，在聚酰亚胺膜15中产生了体积收缩，其侧壁形状呈倾斜状。在本实施例2中，由于不是使用产生了体积收缩的聚酰亚胺膜15作为掩模，而是使用钝化膜14和布线12a、12b作为掩模刻蚀了层间绝缘膜13，故与上述现有的半导体装置的制造方法相比，刻蚀的精加工精度不会变差。
按照本发明的第1形态的半导体装置的制造方法，在进行各向同性刻蚀的工序(c)与进行各向异性刻蚀的工序(e)之间，利用热处理进行了使聚酰亚胺膜亚胺化的工序(d)。通常，如果热处理使聚酰亚胺膜亚胺化，则在聚酰亚胺膜中产生体积收缩。此外，通常，如果使用干法刻蚀对第1膜进行各向异性刻蚀，则淀积物不仅附着在第1膜上，也附着在聚酰亚胺膜和第2膜的侧壁上。而且，例如，如果在工序(e)后进行工序(d)，则就在淀积物附着在聚酰亚胺膜和第2膜的侧壁上的状态下进行聚酰亚胺膜的亚胺化。此时，虽然聚酰亚胺膜收缩，但淀积物几乎不收缩。因此，在聚酰亚胺膜的体积收缩时，该收缩被淀积物所约束，收缩不充分的力施加到聚酰亚胺膜与第2膜的界面上，有时聚酰亚胺膜从第2膜剥离下来。在第1形态的发明中，由于在工序(e)前进行了工序(d)，故在利用热处理对聚酰亚胺膜进行亚胺化时，淀积物未附着在聚酰亚胺膜和第2膜的侧壁上。因此，在利用热处理对聚酰亚胺膜进行了亚胺化的情况下，可防止聚酰亚胺膜从第2膜剥离下来。
此外，由于在利用热处理对聚酰亚胺膜进行亚胺化的工序(d)后对第1膜进行了进行各向异性刻蚀的工序(e)，故在利用热处理对聚酰亚胺膜进行了亚胺化后，由各向异性刻蚀发生的淀积物附着在第1、2膜和聚酰亚胺膜的各膜的侧壁上。因此，可防止因各向异性刻蚀而附着在已被层叠的各膜的侧壁上的淀积物剥离下来。
此外，按照本发明的第2形态的半导体装置的制造方法，即使在具备由第1、2膜和聚酰亚胺膜构成的钝化膜的半导体装置中，由于在利用热处理对聚酰亚胺膜进行亚胺化时由显示出各向异性的干法刻蚀发生的淀积物没有附着在聚酰亚胺膜和第2膜的侧壁上，故在利用热处理对聚酰亚胺膜进行了亚胺化的情况下，也可防止聚酰亚胺膜从第2膜剥离下来。
此外，在利用热处理对聚酰亚胺膜进行了亚胺化后，由于由各向异性刻蚀发生的淀积物附着在第1、2膜和聚酰亚胺膜的各膜的侧壁上，故可防止该淀积物剥离下来。
此外，按照本发明的第3形态的半导体装置的制造方法，即使在具备由第2膜和聚酰亚胺膜构成的钝化膜和在该钝化膜下形成的层间绝缘膜的半导体装置中，由于在利用热处理对聚酰亚胺膜进行亚胺化时由显示出各向异性的干法刻蚀发生的淀积物没有附着在聚酰亚胺膜和第2膜的侧壁上，故在利用热处理对聚酰亚胺膜进行了亚胺化的情况下，也可防止聚酰亚胺膜从第2膜剥离下来。
此外，在利用热处理对聚酰亚胺膜进行了亚胺化后，由于由各向异性刻蚀发生的淀积物附着在第1、2膜和聚酰亚胺膜的各膜的侧壁上，故可防止该淀积物剥离下来。

Claims (6)

1.一种半导体装置的制造方法，其特征在于，具备下述工序：
(a)在第1膜上形成的第2膜上形成聚酰亚胺膜的工序；
(b)在上述工序(a)后在上述聚酰亚胺膜上形成规定的图形的工序；
(c)在上述工序(b)后使用上述聚酰亚胺膜作为掩模、对上述第2膜进行各向同性刻蚀以使上述第1膜露出的工序；
(d)在上述工序(c)后利用热处理对上述聚酰亚胺膜进行亚胺化的工序；以及
(e)在上述工序(d)后对上述第1膜的露出部分进行各向异性刻蚀的工序。
2.如权利要求1中所述的半导体装置的制造方法，其特征在于：上述各向异性刻蚀是干法刻蚀。
3.如权利要求2中所述的半导体装置的制造方法，其特征在于：上述干法刻蚀是反应性离子刻蚀。
4.如权利要求1至3中的任一项所述的半导体装置的制造方法，其特征在于：上述第1、2膜和上述聚酰亚胺膜构成了钝化膜。
5.如权利要求1至3中的任一项所述的半导体装置的制造方法，其特征在于：上述第2膜和上述聚酰亚胺膜构成了钝化膜，上述第1膜是层间绝缘膜。
6.如权利要求1至3中的任一项所述的半导体装置的制造方法，其特征在于：上述第1膜是氧化硅膜，上述第2膜是氮化硅膜。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
CN103065961A (zh) * 2011-10-21 2013-04-24 上海华虹Nec电子有限公司 一种应用于高压器件的聚酰亚胺钝化层制造工艺方法
CN103107067B (zh) * 2011-11-14 2015-10-14 上海华虹宏力半导体制造有限公司 一种半导体双层保护层的制作工艺方法
CN103137469B (zh) * 2011-11-22 2015-08-19 上海华虹宏力半导体制造有限公司 一种非感光性聚酰亚胺钝化层的制作方法
CN103035492B (zh) * 2012-05-28 2015-06-03 上海华虹宏力半导体制造有限公司 半导体器件中双层保护层的制作工艺方法
CN103035512B (zh) * 2012-11-02 2015-08-19 上海华虹宏力半导体制造有限公司 一种非感光性聚酰亚胺钝化层的制作方法
CN103871869B (zh) * 2012-12-18 2016-11-16 上海华虹宏力半导体制造有限公司 非感光性聚酰亚胺钝化层的制作方法
US20150255362A1 (en) 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
WO2023013223A1 (ja) * 2021-08-03 2023-02-09 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
CN115132591B (zh) * 2022-09-02 2022-11-29 盛合晶微半导体(江阴)有限公司 聚酰亚胺过孔及晶圆级半导体封装结构的制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4560436A (en) * 1984-07-02 1985-12-24 Motorola, Inc. Process for etching tapered polyimide vias
US4523976A (en) * 1984-07-02 1985-06-18 Motorola, Inc. Method for forming semiconductor devices
US5242864A (en) * 1992-06-05 1993-09-07 Intel Corporation Polyimide process for protecting integrated circuits
US5955245A (en) * 1993-10-12 1999-09-21 Occidental Chemical Corporation Method of forming polyimide patterns on substrates
JP2817664B2 (ja) * 1995-04-24 1998-10-30 日本電気株式会社 半導体装置の製造方法
JPH09306901A (ja) 1996-05-17 1997-11-28 Nec Corp 半導体装置の製造方法
US5869219A (en) * 1997-11-05 1999-02-09 Taiwan Semiconductor Manufacturing Co. Ltd. Method for depositing a polyimide film

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