KR20030051154A - 반도체장치의 제조방법 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

폴리이미드막을 열처리로 이미드화한 경우에, 등방성 에칭이 행해지는 막으로부터 폴리이미드막이 벗겨지는 것을 방지하고, 각 막의 측벽에 이방성 에칭에 의해 부착되는 퇴적물이 벗겨지는 것을 방지하는 반도체장치의 제조방법을 제공한다. 소정의 패턴이 형성된 폴리이미드막(5)을 마스크로 사용하여 실리콘 질화막(4)에 대해 등방성 에칭을 행한다. 그리고, 실리콘 산화막(3)에 대해 이방성 에칭을 행하기 전에, 열처리로 폴리이미드막(5)을 이미드화한다. 이때, 각 막의 측벽에는, 이방성을 나타낸 드라이 에칭에 의해 발생하는 퇴적물이 부착하지 않고 있기 때문에, 폴리이미드막(5)을 열처리로 이미드화한 경우에, 실리콘 질화막(4)으로부터 폴리이미드막(5)이 벗겨지는 일은 없다. 또한, 해당 퇴적물이 각 막의 측벽에 부착된 후에, 그 퇴적물이 벗겨지는 일은 없다.

Description

반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 이방성 에칭이 행해지는 막과, 등방성 에칭이 행해지는 막과, 폴리이미드막이, 이 순서로 적층되어 있는 반도체장치의 제조방법에 관한 것이다.
도 13∼도 18은 종래의 반도체장치의 제조공정을 나타낸 단면도이다. 도 13에 나타낸 바와 같이, 배선공정까지가 실행된 반도체기판(110) 상에 실리콘 산화막(130) 및 실리콘 질화막(140)으로 이루어진 패시베이션막(160)을 형성한다. 구체적으로는, 반도체 기판(110) 상에 형성된 배선(120)을 덮어, 해당 반도체 기판(110) 상에 실리콘 산화막(130)을 형성하고, 그 실리콘 산화막(130) 상에 실리콘 질화막(140)을 형성한다. 그리고, 도 14에 나타낸 바와 같이, 패시베이션막(160) 상에, 구체적으로는 실리콘 질화막(140) 상에, 버퍼코트막인 폴리이미드막(150)을 형성한다. 다음에, 도 15에 나타낸 바와 같이, 사진제판기술에 의해 폴리이미드막(150)에 소정의 패턴을 형성한다. 구체적으로는, 폴리이미드막(150)이 비감광성을 나타내는 경우에는, 폴리이미드막(150) 상에 포토레지스트(도시하지 않음)를 도포하고, 그 포토레지스트에 대해 노광, 현상을 행하여, 레지스트 패턴을 형성한다. 그리고, 레지스트 패턴이 형성된 포토레지스트를 마스크로 사용하여 폴리이미드막(150)을 에칭함으로써, 폴리이미드막(150)에 소정의 패턴을 형성한다. 이때, 폴리이미드막(150)에 소정의 패턴이 형성된 후에는, 포토레지스트는 제거된다. 한편, 폴리이미드막(150)이 감광성을 나타내는 경우에는포토레지스트가 불필요하며, 폴리이미드막(150)에 대해 노광, 현상을 행하는 것으로, 폴리이미드막(150)에 소정의 패턴을 형성할 수 있다.
다음에, 폴리이미드막(150)을 마스크로 사용하여 패시베이션막(160)을 에칭하여, 배선(120)을 노출시킨다. 구체적으로는, 도 16에 나타낸 바와 같이, 우선 폴리이미드막(150)을 마스크로 사용하여, 실리콘 질화막(140)에 대해 등방성 에칭을 행하여, 실리콘 질화막(140)을 선택적으로 제거한다. 한편, 이때에 사용되는 에칭방법은, 예를 들면 반응성 이온에칭이다. 그리고, 도 17에 나타낸 바와 같이, 다시 폴리이미드막(150)을 마스크로 사용하여, 예를 들면 반응성 이온에칭을 사용하여, 실리콘 산화막(130)에 대해 이방성 에칭을 행하여, 배선(120)을 부분적으로 노출시킨다. 다음에, 도 18에 나타낸 바와 같이, 폴리이미드막(150)의 이미드화 및 폴리이미드막(150)에서 사용되어 있는 용매의 증발, 더구나 폴리이미드막(150)이 감광성을 나타내는 경우에는 감광제의 증발을 목적으로 하여, 300∼450℃ 정도에서 열처리를 행한다. 그후, 도시하지 않고 있지만, 와이어 본딩 공정이 실행된다. 구체적으로는, 노출된 배선(120)과 외부단자(도시하지 않음)가 알루미늄 와이어 등으로 접속된다.
여기서, 전술한 도 18에 나타낸 공정에서는 열처리에 의해 폴리이미드막(150)의 이미드화를 행하고 있지만, 해당 열처리의 전후에서 폴리이미드막(150)의 체적은 약 50%로 수축하여, 열처리 후의 폴리이미드막(150)의 측벽 형상은 경사를 갖게 된다. 그 때문에, 패시베이션막(160)의 에칭 전에, 구체적으로는 도 16에 나타낸 실리콘 질화막(140)의 에칭공정 전에, 열처리에 의해폴리이미드막(150)의 이미드화를 행하고, 그 후에, 해당 폴리이미드막(150)을 마스크로 사용하여 패시베이션막(160)의 에칭을 행하면, 원하는 에칭의 완성 정밀도가 얻어지지 않는 경우가 있었다. 그러나, 전술한 종래의 반도체장치의 제조방법에서는, 패시베이션막(160)을 에칭하고, 배선(120)을 노출시킨 후에, 열처리에 의해 폴리이미드막(150)의 이미드화를 진행하고 있기 때문에, 폴리이미드막(150)을 마스크로 사용하여 패시베이션막(160)을 에칭할 때에는, 폴리이미드막(150)에 체적수축이 생기고 있지 않으므로, 패시베이션막(160)의 에칭의 완성 정밀도를 향상시킬 수 있다.
그러나, 도 17에 도시된 것과 같이, 실리콘 산화막(130)에 대해 이방성 에칭을 행하는 공정에서는, 폴리이미드막(150), 실리콘 질화막(140) 및 실리콘 산화막(130)의 측벽에 퇴적물(180)이 부착되기 때문에, 그후에, 폴리이미드막(150)을 열처리로 이미드화하면, 해당 퇴적물(180)이 벗겨지거나, 도 18에 나타낸 것과 같이 폴리이미드막(150)이 실리콘 질화막(140)으로부터 벗겨진다고 하는 문제가 생기는 경우가 있었다. 구체적으로는, 통상, 반응성 이온 에칭과 같은 드라이 에칭을 사용하여 실리콘 산화막(130)에 대해 이방성 에칭을 행하는 경우, 에칭되기 어려운 퇴적물(180)을 실리콘 산화막(130)의 측벽에 부착시키면서 에칭을 행하는 것에 의해 해당 이방성 에칭에 이방성을 갖게 하고 있다. 그리고, 해당 퇴적물(180)이 폴리이미드막(150) 및 실리콘 질화막(140)의 측벽에도 부착된다. 이와 같이, 폴리이미드막(150) 및 실리콘 질화막(140)의 측벽에도 퇴적물(180)이 부착된 상태에서, 열처리로 폴리이미드막(150)을 이미드화하면, 폴리이미드막(150)의 체적 수축 및 열 스트레스에 의해 퇴적물(180)이 벗겨지는 일이 있었다. 또한, 열처리로 폴리이미드막(150)의 이미드화를 행하면, 폴리이미드막(150)은 수축하지만, 퇴적물(180)은 거의 수축하는 일이 없다. 그 때문에, 폴리이미드막(150)의 체적 수축시에는, 그 수축이 퇴적물(180)에 의해 구속되어, 수축할 수 없었던 힘이 폴리이미드막(150)과 실리콘 질화막(140)과의 계면에 가해져, 폴리이미드막(150)이 실리콘 질화막(140)으로부터 벗겨지는 일이 있었다.
따라서, 본 발명은 전술한 바와 같은 문제를 해결하기 위해서 행해진 것으로, 이방성 에칭이 행해지는 막, 등방성 에칭이 행해지는 막 및 폴리이미드막이 이 순서로 적층된 반도체장치의 해당 폴리이미드막을 열처리로 이미드화한 경우에, 등방성 에칭이 행해지는 막으로부터 폴리이미드막이 벗겨지는 것을 방지하고, 또한 이방성 에칭에 의해 적층된 각 막의 측벽에 부착되는 퇴적물이 벗겨지는 것을 방지하는, 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 2는 본 발명의 실시예 1에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 3은 본 발명의 실시예 1에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 4는 본 발명의 실시예 1에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 5는 본 발명의 실시예 1에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 6은 본 발명의 실시예 1에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 7은 본 발명의 실시예 2에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 8은 본 발명의 실시예 2에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 9는 본 발명의 실시예 2에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 10은 본 발명의 실시예 2에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 11은 본 발명의 실시예 2에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 12는 본 발명의 실시예 2에 관한 반도체장치의 제조공정을 나타낸 단면도이다.
도 13은 종래의 반도체장치의 제조공정을 나타낸 단면도이다.
도 14는 종래의 반도체장치의 제조공정을 나타낸 단면도이다.
도 15는 종래의 반도체장치의 제조공정을 나타낸 단면도이다.
도 16은 종래의 반도체장치의 제조공정을 나타낸 단면도이다.
도 17은 종래의 반도체장치의 제조공정을 나타낸 단면도이다.
도 18은 종래의 반도체장치의 제조공정을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
3: 실리콘 산화막4: 실리콘 질화막
5, 15: 폴리이미드막6, 7, 14, 16: 패시베이션막
8, 18: 노출 부분13: 층간절연막
본 발명의 제 1 태양은, (a) 제 1 막 위에 형성된 제 2 막 위에, 폴리이미드막을 형성하는 공정과, (b) 상기 공정 (a)의 후에, 상기 폴리이미드막에 소정의 패턴을 형성하는 공정과, (c) 상기 공정 (b)의 후에, 상기 폴리이미드막을 마스크로 사용하여, 상기 제 2 막에 대해 등방성 에칭을 행하여, 상기 제 1 막을 노출시키는공정과, (d) 상기 공정 (c)의 후에, 열처리에 의해 상기 폴리이미드막을 이미드화하는 공정과, (e) 상기 공정 (d)의 후에, 상기 제 1 막의 노출 부분에 대해 이방성 에칭을 행하는 공정을 구비한 반도체장치의 제조방법이다.
제 1 태양에 있어서, 바람직하게는, 상기 이방성 에칭은 드라이 에칭인 것이다.
또한, 본 발명의 제 2 태양은, 제 1 태양에 기재된 반도체장치의 제조방법에 있어서, 상기 제 1, 2 막과 상기 폴리이미드막과는 패시베이션막을 구성하고 있는 것이다.
또한, 본 발명의 제 3 태양은, 제 1 태양에 기재된 반도체장치의 제조방법에 있어서, 상기 제 2 막과 상기 폴리이미드막과는 패시베이션막을 구성하고 있으며, 상기 제 1 막은 층간절연막인 것이다.
(발명의 실시예)
실시예 1:
도 1∼도 6은 본 발명의 실시예 1에 관한 반도체장치의 제조공정을 나타낸 단면도로서, 그 중에서 도 3∼도 6은 후술하는 패시베이션막(7)에 소정의 패턴을 형성하는 공정을 나타내고 있다. 우선, 도 1에 나타낸 바와 같이, 배선공정까지가 실행된 반도체 기판(1) 상에 실리콘 산화막(3) 및 실리콘 질화막(4)으로 이루어진 2층 구조의 패시베이션막(6)을 형성한다. 구체적으로는, 반도체 기판(1) 상에 형성된, 예를 들면 알루미늄으로 이루어진 배선(2)을 덮어, 해당 반도체 기판(1) 상에실리콘 산화막(3)을 형성하고, 그 실리콘 산화막(3) 상에 실리콘 질화막(4)을 형성한다. 그리고, 도 2에 나타낸 바와 같이, 패시베이션막(6) 위에, 구체적으로는 실리콘 질화막(4) 위에, 버퍼코트막인 폴리이미드막(5)을 형성한다. 여기서, 패시베이션막(6)과 마찬가지로, 버퍼코트막인 폴리이미드막(5)도 반도체장치의 표면을 보호하기 위해 형성되는 것이기 때문에, 패시베이션막(6)과 폴리이미드막(5)을 합쳐서 패시베이션막(7)으로 부른다. 요컨대, 실리콘 산화막(3)과 실리콘 질화막(4)과 폴리이미드막(5)과는 패시베이션막(7)을 구성하고 있다. 또한, 도 2에 나타낸 공정에서 실리콘 질화막(4) 상에 형성되는 폴리이미드막(5)은 바니시형으로, 점성이 높은 액체 형태의 것이다.
다음에, 실리콘 산화막(3), 실리콘 질화막(4) 및 폴리이미드막(5)으로 구성되어 있는 패시베이션막(7)에 소정의 패턴을 형성한다. 구체적으로는, 우선, 도 3에 나타낸 바와 같이, 사진제판기술에 의해 폴리이미드막(5)에 소정의 패턴을 형성한다. 도 3에 나타낸 공정을 상세히 설명하면, 폴리이미드막(5)이 비감광성을 나타낸 경우에는, 폴리이미드막(5) 상에 포토레지스트(도시하지 않음)를 도포하고, 그 포토레지스트에 대해 노광, 현상을 행하여, 레지스트 패턴을 형성한다. 그리고, 레지스트 패턴이 형성된 포토레지스트를 마스크로 사용하여 폴리이미드막(5)을 에칭함으로써, 폴리이미드막(5)에 소정의 패턴을 형성하고, 그후 포토레지스트를 제거한다. 한편, 폴리이미드막(5)이 감광성을 나타낸 경우에는 포토레지스트가 불필요 하며, 폴리이미드막(5)에 대해 직접 노광, 현상을 행하여, 폴리이미드막(5)에 소정의 패턴을 형성한다. 그리고, 폴리이미드막(5)에 소정의 패턴을 형성한 후에는, 산소 플라즈마를 사용하여 애싱처리를 행한다.
다음에, 도 4에 나타낸 바와 같이, 폴리이미드막(5)을 마스크로 사용하여, 실리콘 질화막(4)에 대해 등방성 에칭을 행하여, 실리콘 질화막(4)을 선택적으로 제거하고, 실리콘 산화막(3)을 부분적으로 노출시킨다. 한편, 이때에 사용되는 에칭방법은 드라이 에칭으로서, 예를 들면 반응성 이온 에칭이다. 그리고, 실리콘 질화막(4)을 등방성 에칭으로써 선택적으로 제거한 후에는, 산소 플라즈마를 사용하여 애싱처리를 행한다. 다음에, 도 5에 나타낸 바와 같이, 열처리에 의해 폴리이미드막(5)을 이미드화한다. 구체적으로는, 300∼450℃ 정도에서 열처리를 행한다. 이때, 해당 열처리는, 폴리이미드막(5)에서 사용되고 있는 용매의 증발, 더구나 폴리이미드막(5)이 감광성을 나타낸 경우에는 감광제의 증발도 목적으로 하여 행해지고 있다.
그리고, 도 6에 나타낸 바와 같이, 도 5에 나타낸 공정을 실행하는 것에 의해 얻어진 실리콘 산화막(3)의 노출 부분(8)에 대해 이방성 에칭을 행한다. 구체적으로는, 본 실시예 1에서는, 등방성 에칭이 행하여진 실리콘 질화막(4)을 마스크로 사용하여, 실리콘 산화막(3)에 대해 이방성 에칭을 행하여, 배선(2)을 부분적으로 노출시키고 있다. 이때의 이방성 에칭은 드라이 에칭으로서, 예를 들면 반응성 이온 에칭으로서, 도 6에 나타낸 바와 같이, 실리콘 산화막(3), 실리콘 질화막(4) 및 폴리이미드막(5)의 측벽에는 퇴적물(9)이 부착된다. 그리고, 이방성 에칭으로써 실리콘 산화막(3)을 선택적으로 제거한 후에는, 산소 플라즈마를 사용하여 애싱처리를 행하여, 패시베이션막(7)에 소정의 패턴이 완성된다. 다음에, 도시하지 않고 있지만, 와이어 본딩공정이 실행된다. 구체적으로는, 노출된 배선(2)과 외부단자(도시하지 않음)가 알루미늄 와이어 등으로 접속된다.
전술한 바와 같이 본 실시예 1에 관한 반도체장치의 제조방법에서는, 도 4에 나타낸 등방성 에칭을 행하는 공정과, 도 6에 나타낸 이방성 에칭을 행하는 공정 사이에, 도 5에 나타낸 열처리에 의해 폴리이미드막(5)을 이미드화하는 공정을 실행하고 있다. 그 때문에, 실리콘 산화막(3), 실리콘 질화막(4) 및 폴리이미드막(5)으로 구성되어 있는 패시베이션막(7)을 구비한 반도체장치에 있어서, 폴리이미드막(5)을 열처리에 의해 이미드화할 때에는, 이방성을 나타내는 드라이 에칭에 의해 발생하는 퇴적물(9)이 폴리이미드막(5) 및 실리콘 질화막(4)의 측벽에는 부착하지 않고 있다. 그 결과, 전술한 종래의 반도체장치의 제조방법과는 달리, 실리콘 질화막(4)으로부터 폴리이미드막(5)이 벗겨지는 것 없어, 폴리이미드막(5)을 열처리로 이미드화할 수 있다. 바꿔 말하면, 폴리이미드막(5)을 열처리로 이미드화한 경우에, 폴리이미드막(5)이 등방성 에칭이 행해지는 실리콘 질화막(4)으로부터 벗겨지는 것을 방지할 수 있다.
또한, 본 실시예 1에 관한 반도체장치의 제조방법에서는, 폴리이미드막(5)을 열처리에 의해 이미드화한 후에, 실리콘 산화막(3)에 대해 이방성 에칭을 행하고 있기 때문에, 폴리이미드막(5)을 열처리에 의해 이미드화한 후에, 이방성 에칭에 의해 발생하는 퇴적물(9)이, 실리콘 산화막(3), 실리콘 질화막(4) 및 폴리이미드막(5)의 각 막의 측벽에 부착된다. 그 때문에, 전술한 종래의 반도체장치의 제조방법과는 달리, 퇴적물(9)이 벗겨지는 것은 없다. 바꿔 말하면, 적층된각 막의 측벽에 이방성 에칭에 의해 부착되는 퇴적물(9)이 벗겨지는 것을 방지할 수 있다.
또한, 실리콘 산화막(3)을 에칭하기 전에 폴리이미드막(5)이 열처리에 의해 이미드화되어 있기 때문에, 실리콘 산화막(3)을 에칭할 때, 도 6에 나타낸 바와 같이 폴리이미드막(5)에는 체적 수축이 생기고 있고, 그것의 측벽 형상은 경사를 갖도록 되고 있다. 그렇지만, 본 실시예 1에서는, 체적 수축이 생기고 있는 폴리이미드막(5)이 아니라, 실리콘 질화막(4)을 마스크로 사용하여 실리콘 산화막(3)을 에칭하고 있기 때문에, 전술한 종래의 반도체장치의 제조방법보다도 에칭의 완성 정밀도가 열화하는 일은 없다.
실시예 2:
도 7∼도 12는 본 발명의 실시예 2에 관한 반도체장치의 제조공정을 나타낸 단면도이다. 우선, 도 7에 나타낸 바와 같이, 배선공정까지가 실행된 반도체 기판(10) 상에 실리콘 질화막인 1층의 패시베이션막(14)을 형성한다. 구체적으로는, 반도체 기판(10) 상에는 실리콘 산화막인 층간절연막(13)이 형성되어 있고, 그 층간절연막(13) 상에는 예를 들면 알루미늄으로 이루어진 배선(12a, 12b)이 소정거리를 두고 형성되어 있다. 그리고, 그 배선(12a, 12b)을 덮어, 층간절연막(13) 상에 패시베이션막(14)을 형성한다. 또한, 도 7에 나타낸 바와 같이, 층간절연막(13) 내부에는 예를 들면 알루미늄으로 이루어진 퓨즈(17)가 형성되어 있다.
다음에, 도 8에 나타낸 바와 같이, 패시베이션막(14) 상에, 버퍼코트막인 폴리이미드막(15)을 형성한다. 여기서, 패시베이션막(14)과 마찬가지로, 버퍼코트막인 폴리이미드막(15)도 반도체 장치의 표면을 보호하기 위해 형성되는 것이기 때문에, 패시베이션막(14)과 폴리이미드막(15)을 합쳐서 패시베이션막(16)으로 부른다. 요컨대, 실리콘 질화막인 패시베이션막(14)과 폴리이미드막(15)과는 패시베이션막(16)을 구성하고 있다. 또한, 도 8에 나타낸 공정에서 패시베이션막(14) 상에 형성되는 폴리이미드막(15)은 바니시 형으로, 점성이 높은 액체 형태의 것이다.
그리고, 패시베이션막(16)에 소정의 패턴을 형성한다. 구체적으로는, 도 9에 나타낸 바와 같이, 우선 사진제판기술에 의해 폴리이미드막(15)에 소정의 패턴을 형성한다. 상세하게는, 폴리이미드막(15)이 비감광성을 나타낸 경우에는, 폴리이미드막(15) 상에 포토레지스트(도시하지 않음)를 도포하고, 그 포토레지스트에 대해 노광, 현상을 행하여, 레지스트 패턴을 형성한다. 그리고, 레지스트 패턴이 형성된 포토레지스트를 마스크로 사용하여 폴리이미드막(15)을 에칭함으로써, 폴리이미드막(15)에 소정의 패턴을 형성하고, 그후 포토레지스트를 제거한다. 한편, 폴리이미드막(15)이 감광성을 나타낸 경우에는 포토레지스트가 불필요하며, 폴리이미드막(15)에 대해 직접 노광, 현상을 행하여, 폴리이미드막(15)에 소정의 패턴을 형성한다. 그리고, 폴리이미드막(15)에 소정의 패턴을 형성한 후에는, 산소 플라즈마를 사용하여 애싱처리를 행한다.
다음에, 도 10에 나타낸 바와 같이, 폴리이미드막(15)을 마스크로 사용하여, 패시베이션막(14)에 대해 등방성 에칭을 행하여, 패시베이션막(14)을 선택적으로제거하여, 배선(12a, 12b) 및 층간절연막(13)을 부분적으로 노출시킨다. 한편, 이때에 사용되는 에칭방법은 드라이 에칭으로서, 예를 들면 반응성 이온 에칭이다. 그리고, 패시베이션막(14)을 등방성 에칭으로써 선택적으로 제거한 후에는, 산소 플라즈마를 사용하여 애싱처리를 행하여, 패시베이션막(16)에 소정 패턴이 완성된다. 다음에, 도 11에 나타낸 바와 같이, 열처리에 의해 폴리이미드막(15)을 이미드화한다. 구체적으로는, 300∼450℃ 정도로 열처리를 행한다. 이때, 해당 열처리는, 폴리이미드막(15)에서 사용되어 있는 용매의 증발, 더구나 폴리이미드막(5)이 감광성을 나타낸 경우에는 감광제의 증발도 목적으로 하여 행해지고 있다.
그리고, 도 12에 나타낸 바와 같이, 도 10에 나타낸 공정을 실행하는 것에 의해 얻어진 층간절연막(13)의 노출 부분(18)에 대해 이방성 에칭을 행한다. 구체적으로는, 본 실시예 2에서는, 등방성 에칭이 행하여진 패시베이션막(14) 및 배선(12a, 12b)을 마스크로 사용하여, 층간절연막(13)에 대해 이방성에칭을 행하여, 퓨즈(17) 상의 층간절연막(13)의 막두께를 조정하고 있다. 여기서 사용되고 있는 이방성 에칭은 드라이 에칭으로서, 예를 들면 반응성 이온 에칭으로, 도 12에 나타낸 바와 같이, 층간절연막(13), 패시베이션막(14) 및 폴리이미드막(15)의 측벽과, 노출된 배선(12a, 12b)의 표면에는 퇴적물(19)이 부착된다. 그리고, 이방성 에칭으로써 층간절연막(13)을 부분적으로 제거한 후에는, 산소 플라즈마를 사용하여 애싱처리를 행한다. 다음에, 도시하지 않고 있지만, 와이어 본딩공정이 실행된다. 구체적으로는, 노출된 배선(12a, 12b)과 외부단자(도시하지 않음)가 알루미늄 와이어 등으로 접속된다.
전술한 바와 같이 본 실시예 2에 관한 반도체장치의 제조방법에서는, 도 10에 나타낸 등방성 에칭을 행하는 공정과, 도 12에 나타낸 이방성 에칭을 행하는 공정 사이에, 도 11에 나타낸 열처리에 의해 폴리이미드막(15)을 이미드화하는 공정을 실행하고 있다. 그 때문에, 패시베이션막(14)과 폴리이미드막(15)으로 구성되어 있는 패시베이션막(16)과, 해당 패시베이션막(16)의 아래에 형성되어 있는 층간절연막(13)을 구비한 반도체장치에 있어서도, 폴리이미드막(15)을 열처리에 의해 이미드화할 때에는, 이방성을 나타낸 드라이 에칭에 의해 발생하는 퇴적물(19)이 폴리이미드막(15) 및 패시베이션막(14)의 측벽에는 부착하지 않고 있다. 그 결과, 패시베이션막(14)으로부터 폴리이미드막(15)이 벗겨지는 것 없어, 폴리이미드막(15)을 열처리로 이미드화할 수 있다. 바꿔 말하면, 폴리이미드막(15)을 열처리로 이미드화한 경우에, 폴리이미드막(15)이 등방성 에칭이 행해지는 패시베이션막(14)으로부터 벗겨지는 것을 방지할 수 있다.
또한, 본 실시예 2에 관한 반도체장치의 제조방법에서는, 폴리이미드막(15)을 열처리에 의해 이미드화한 후에, 층간절연막(13)에 대해 이방성 에칭을 행하고 있기 때문에, 폴리이미드막(15)을 열처리에 의해 이미드화한 후에, 이방성 에칭에 의해 발생하는 퇴적물(19)이, 층간절연막(13), 패시베이션막(14) 및 폴리이미드막(15)의 각 막의 측벽에 부착된다. 그 때문에, 전술한 종래의 반도체장치의 제조방법과는 달리, 퇴적물(19)이 벗겨지는 일은 없다. 바꿔말하면, 적층된 각 막의 측벽에 이방성 에칭에 의해 부착되는 퇴적물(19)이 벗겨지는 것을 방지할 수 있다.
또한, 층간절연막(13)을 에칭하기 전에 폴리이미드막(15)이 열처리에 의해 이미드화되고 있기 때문에, 층간절연막(13)을 에칭할 때, 폴리이미드막(15)에는 체적 수축이 생기고 있고, 그것의 측벽 형상은 경사를 갖도록 되어 있다. 본 실시예 2에서는, 체적 수축이 생기고 있는 폴리이미드막(15)이 아니라, 패시베이션막(14) 및 배선(12a, 12b)을 마스크로 사용하여 층간절연막(13)을 에칭하고 있기 때문에, 전술한 종래의 반도체장치의 제조방법보다도 에칭의 완성 정밀도가 열화하는 일은 없다.
본 발명의 제 1 태양에 관한 반도체장치의 제조방법에 의하면, 등방성 에칭을 행하는 공정(c)과, 이방성 에칭을 행하는 공정(e) 사이에, 열처리에 의해 폴리이미드막을 이미드화하는 공정(d)을 실행하고 있다. 통상적으로, 열처리에 의해 폴리이미드막을 이미드화하면, 폴리이미드막에는 체적 수축이 생긴다. 또한, 통상적으로, 드라이 에칭을 사용하여 제 1 막에 대해 이방성 에칭을 행하면, 제 1 막 뿐만이 아니라 폴리이미드막 및 제 2 막의 측벽에도 퇴적물이 부착된다. 그리고, 예를 들면, 공정 (e)의 후에, 공정 (d)가 실행되면, 폴리이미드막 및 제 2 막의 측벽에 퇴적물이 부착된 상태로, 폴리이미드막의 이미드화가 행해지게 된다. 이때, 폴리이미드막은 수축하지만, 퇴적물은 거의 수축하는 일이 없다. 그 때문에, 폴리이미드막의 체적 수축시에는, 그 수축이 퇴적물에 의해 구속되어, 수축할 수 없던 힘이 폴리이미드막과 제 2막의 계면에 가해져, 폴리이미드막이 제 2 막으로부터 벗겨지는 일이 있었다. 제 1 태양에 관한 발명에서는, 공정 (e)의 앞에 공정 (d)를 행하고 있기 때문에, 폴리이미드막을 열처리에 의해 이미드화할 때에는, 폴리이미드막 및 제 2의 막의 측벽에는 퇴적물이 부착하지 않고 있다. 그 때문에, 폴리이미드막을 열처리로 이미드화한 경우에, 제 2 막으로부터 폴리이미드막이 벗겨지는 것을 방지할 수 있다.
또한, 폴리이미드막을 열처리에 의해 이미드화하는 공정 (d)의 후에, 제 1 막에 대해 이방성 에칭을 행하는 공정(e)을 실행하고 있기 때문에, 폴리이미드막을 열처리에 의해 이미드화한 후에, 이방성 에칭에 의해 발생하는 퇴적물이, 제 1, 제 2의 막 및 폴리이미드막의 각 막의 측벽에 부착된다. 그 때문에, 적층된 각 막의 측벽에 이방성 에칭에 의해 부착되는 퇴적물이 벗겨지는 것을 방지할 수 있다.
또한, 본 발명의 제 2 태양에 관한 반도체장치의 제조방법에 의하면, 제 1, 제 2의 막과 폴리이미드막으로 구성되어 있는 패시베이션막을 구비한 반도체장치에 있어서도, 폴리이미드막을 열처리에 의해 이미드화할 때에는, 폴리이미드막 및 제 2 막의 측벽에는, 이방성을 나타내는 드라이 에칭에 의해 발생하는 퇴적물이 부착하지 않고 있기 때문에, 폴리이미드막을 열처리로 이미드화한 경우에, 제 2 막으로부터 폴리이미드막이 벗겨지는 것을 방지할 수 있다.
또한, 폴리이미드막을 열처리에 의해 이미드화한 후에, 이방성 에칭에 의해 발생하는 퇴적물이, 제 1, 제 2의 막 및 폴리이미드막의 각 막의 측벽에 부착되기 때문에, 해당 퇴적물이 벗겨지는 것을 방지할 수 있다.
또한, 본 발명의 제 3 태양에 관한 반도체장치의 제조방법에 의하면, 제 2막과 폴리이미드막으로 구성되어 있는 패시베이션막과, 해당 패시베이션막의 아래에 형성되어 있는 층간절연막을 구비한 반도체장치에 있어서도, 폴리이미드막을 열처리에 의해 이미드화할 때에는, 폴리이미드막 및 제 2 막의 측벽에는, 이방성을 나타내는 드라이 에칭에 의해 발생하는 퇴적물이 부착하지 않고 있기 때문에, 폴리이미드막을 열처리로 이미드화한 경우에, 제 2 막으로부터 폴리이미드막이 벗겨지는 것을 방지할 수 있다.
이때, 폴리이미드막을 열처리에 의해 이미드화한 후에, 이방성 에칭에 의해 발생하는 퇴적물이, 제 1, 제 2의 막 및 폴리이미드막의 각 막의 측벽에 부착하기 때문에, 해당 퇴적물이 벗겨지는 것을 방지할 수 있다.

Claims (3)

  1. (a) 제 1 막 위에 형성된 제 2 막 위에, 폴리이미드막을 형성하는 공정과,
    (b) 상기 공정 (a)의 후에, 상기 폴리이미드막에 소정의 패턴을 형성하는 공정과,
    (c) 상기 공정 (b)의 후에, 상기 폴리이미드막을 마스크로 사용하여, 상기 제 2 막에 대해 등방성 에칭을 행하여, 상기 제 1 막을 노출시키는 공정과,
    (d) 상기 공정 (c)의 후에, 열처리에 의해 상기 폴리이미드막을 이미드화하는 공정과,
    (e) 상기 공정 (d)의 후에, 상기 제 1 막의 노출 부분에 대해 이방성 에칭을 행하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 제 1, 2 막과 상기 폴리이미드막은 패시베이션막을 구성하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 제 2 막과 상기 폴리이미드막은 패시베이션막을 구성하고 있으며, 상기제 1 막은 층간절연막인 것을 특징으로 하는 반도체장치의 제조방법.
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