TW546738B - Method of manufacturing semiconductor device - Google Patents

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TW546738B
TW546738B TW091113472A TW91113472A TW546738B TW 546738 B TW546738 B TW 546738B TW 091113472 A TW091113472 A TW 091113472A TW 91113472 A TW91113472 A TW 91113472A TW 546738 B TW546738 B TW 546738B
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film
semiconductor device
polyimide film
polyimide
heat treatment
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TW091113472A
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Yuuki Kamiura
Hiroshi Tobimatsu
Kouji Oda
Mahito Sawada
Kouji Shibata
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Mitsubishi Electric Corp
Ryoden Semiconductor Syst Eng
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Description

546738 五、發明說明（1) 本發明係有關於一種半導體裝置之製造方法，其依序 沉積進行非等向性蝕刻的膜、進行等向性蝕刻的膜、及聚 亞酿胺膜。
圖3〜圖1 8係繪示習知的半導體裝置的製造步驟之剖面 圖。如圖1 3所示，在進行配線步驟的半導體基板丨丨〇上形 成由氧化矽膜130及氮化矽膜14〇構成的護層膜160。具體 而吕’覆蓋被形成在半導體基板1 1 〇上的配線丨2 〇，在該半 導體基板110上形成氧化矽膜13{),在該氧化矽膜13〇上形 成氮化矽膜140。然後，如圖14所示，在護層膜丨上，具 體而言在氮化矽膜140上，形成作為緩衝鍍膜（buffer coat)的聚亞醯胺膜150。其次，如圖15所示，透過微影技 術在聚亞醯胺膜150上形成既定的圖案。具體而言，在聚 亞醯胺膜150顯示非感光性的情況，在聚亞醯胺膜丨5〇上塗 佈光阻（未圖示），對該光阻進行曝光、顯影，形成光阻圖 案。然後，透過使用形成光阻圖案的光阻作為罩幕，將聚 亞醯胺膜150蝕刻，在聚亞醢胺膜15〇上形成既定的圖案。 並且，在聚亞醯胺膜150上形成圖案之後，除去光阻。另 一方面，在聚亞醯胺膜150顯示為感光性的情況，不需要
光阻，利用對聚亞醯胺膜150進行曝光、顯影，可在聚亞 醯胺膜150上形成既定的圖案。 其次，使用聚亞醯胺膜150作為罩幕，對護層膜16〇蝕 刻，露出配線120。具體而言，如圖16所示，首先使用 亞醯胺膜150作為罩幕，對氮化矽膜14〇 並選擇性的除去氮化石夕削。並且，此時使用的二4
2108-4942-PF(N);Ahddub.ptd 第7頁 546738 五、發明說明（2) 法係例如活性離子蝕刻。然後，如圖1 7所示，再次使用聚 亞酿胺膜1 5 0作為罩幕，並使用例如活性離子#刻，對氧 化矽膜1 30進行非等向性蝕刻，以部分地露出配線1 20。接 著，如圖1 8所示，係以聚亞醯胺膜1 5 0的亞醯胺化及在聚 亞醯胺膜1 5 0被使用的溶劑的氣散，並且在聚亞醯胺膜1 5 〇 顯示為感光性的情況中係以感光劑的氣散作為目的，進行 300〜450 °C的熱處理。其後，雖未圖示，進行電線焊接 (w i re bond i ng )步驟。具體而言係以銘線等接續露出的配 線120與外部端子（未圖示）。
在此，雖然在上述圖18所示的步驟中透過熱處理進行 聚亞醯胺膜150的亞醯胺化，在該熱處理的前後，聚亞醢 fe膜150的體積收縮約50%，熱處理後的聚亞醢胺膜的 側壁形狀變成具有傾斜。因此，在蝕刻護膜層丨6〇前，具 體而言，在如圖16所示之氮化矽膜丨4〇的蝕刻步驟前，透 過熱處理進行聚亞醯胺膜丨5〇的亞醯胺化，其後，若使用 ，聚亞醯胺膜150作為罩幕，進行護膜層16〇的蝕刻，無法 得到預期的完成蝕刻的精度。但是，在上述習知導 :置的製造方法中’將護層膜160蝕刻，在露出配線12〇 後，因為係透過熱處理進行聚亞醯胺膜15〇的亞醯胺化，
在使用聚亞醯胺膜150作為罩幕以蝕刻護層膜16〇 因 在聚亞醯胺膜150上不會發生體積收縮，可提 之蝕刻完成的精度。 可隻層膜lbu [發明欲解決的課題]
546738 五、發明說明（3) 然而，如圖17所示，在對氧化矽膜丨3〇進行非等向性 蝕刻j步驟中，因為在氮化石夕膜i 4 〇及氧化石夕膜⑽的側壁 上附^有堆積物180，其後，當以熱處理將聚亞醯胺膜丨5〇 亞醯胺化時’會產生该堆積物i 8 〇剝落，且如圖以所示之 聚亞醯胺膜150從氮化矽膜丨40上剝落的問題。具體而言， ，常 >，使用如活性離子蝕刻之乾蝕刻，對氧化矽膜丨3〇進 灯非等向性蝕刻時，雖然在氧化矽膜丨3 〇的側壁上附著有 不易被蝕刻的堆積物180，透過進行蝕刻，使該非等向性 钮刻維持非等向性。然後，在聚亞酿胺膜15〇及氣化石夕膜 140的侧壁上也附著該堆積物18〇。如此，在聚亞醯胺膜 1 50及氮化矽膜140的侧壁上也附著該堆積物丨8〇的狀態 中，若以熱處理使聚亞醯胺膜15〇亞醯胺化，會發生聚亞 醯胺=150的體積收縮及藉由熱應力使堆積物18〇剝落。 又，若以熱處理進行聚亞醯胺膜15〇的亞醯胺化，雖麸聚 亞醯胺膜150收縮，但堆積物18〇幾乎不收縮。因此，在聚 亞醯胺，150的體積收縮時，該收縮由於堆積物18〇而被拘 束，收縮未，的力量加在聚亞醯胺膜15〇與氮化矽膜14〇的 界面上，使得聚亞醯胺膜丨5 〇從氮化矽膜1 4 〇剝落。 為了解決上述問題，本發明之目的在於提供半導體裝 置的製造方法’在對依照進行非等向性钱刻的膜、進行等 向性蝕刻的膜及聚亞醯胺膜的順序沉積的半導體裝置的該 聚亞醯胺膜以熱處理亞醢胺化的情況中，防止聚亞醯胺= 從進行等向性钱刻的膜剝落，且透過非等向性钱刻防止附 著於被沉積的各膜之側壁上的堆積物剝落。 2108-4942-PF(N);Ahddub.ptd 第9頁 546738
五、發明說明（4) [解決問題的手段] 本發明之第1形態的半導體裝置的製造方法係包括： (a)在被形成於第！膜上的第2膜上，形成聚亞醯胺膜的+ 驟；（b)在前述步驟（a)之後，在前述聚亞醯胺膜上形成艮 定的圖案之步驟；（c)在前述步驟（b)之後，使用前述聚 酿胺膜作為罩幕，對前述第2膜進行等向性钱刻，以露出 前述第1膜的步驟；（d)在前述步驟（c)之後，透過熱處理 將前述聚亞醯胺膜亞醯胺化的步驟；以及（e)在前述步驟 (d)之後，對前述第！膜的露出部分進行分等向性蝕刻的步 驟。 ' 在第1形態中符合預期的是前述非等向性蝕刻係乾钱 刻。 • 又，本發明之第2形態係第1形態記載的半導體裝置的 製造方法’且前述第1、2膜與前述聚亞醯胺膜構成護層 膜。 制、生又、’本發明之第3形態係第1形態記載的半導體裝置的 衣造方法’且前述第2膜與前述聚亞醯胺膜構成護層膜， 而前述第1膜係層間絕緣膜。 丨· [發明的實施例] 實施例1 I圖1〜圖6係繪示有關本發明之實施例1的半導體裝置的 製造步驟之剖面圖，其中的圖3〜圖6係繪示在後述之護層
546738 五、發明說明（5) 膜7上形成既定的圖案 。 了配線步驟的半導體其/ ， α圖1所示，在實行 膜4所構成的2岸^ ^ ^ /，形成由氧化矽膜3及氮化矽 於半導體二】Λ護層膜6。具體而言係覆蓋被形成 基^上开例如由紹所構成的配線2，在該半導體 膜4。缺後Γ ΪΤ膜3 ’並在該氧化石夕膜3上形成氮化矽 石夕膜4: 示，在護層膜6 ’具體而言係在氮化 與镬層膜二ί 衝鍍膜的聚亞醯胺膜5。在此，因為 同樣’作為緩衝鍵膜的聚亞酿胺膜5也；I：被形成 :I ;屉I體裝置的表面’故將護層膜6與聚亞醯胺膜5合 稱為護層膜7。換言之，氧切膜3、氮切膜4與聚亞酿 胺膜5構成護層膜7。又’在圖2所示的步驟中被形成在 氮化矽，4上的聚亞醯胺膜5係油漆狀，為黏性高的液狀。 、其次，在由氧化矽膜3、氮化矽膜4與聚亞醯胺膜5構 成的護層膜7上形成既定的圖案。具體而言，首先，如圖3 所示，藉由微影技術在聚亞醯胺膜5上形成既定的圖案。 詳細說明圖3所示之步驟，在聚亞醯胺膜5顯示為非感光性 時’在聚亞醢胺膜5上塗佈光阻（未圖示），對該光阻進行 曝光、顯影，以形成光阻圖案。然後，透過使用形成光阻 圖案的光阻作為罩幕，對聚亞醯胺膜5進行蝕刻，在聚亞 醯胺膜5上形成既定的圖案，其後除去光阻。另一方面， 在聚亞醯胺膜5顯示為感光性時，不需要光阻，而對聚亞 醯胺膜5直接進行曝光、顯影，在聚亞醯胺膜5上形成既定 的圖案。而且，在聚亞醯胺膜5上形成既定的圖案後，使 用氧電漿，進行灰化（ashing)處理。
2108-4942-PF(N);Ahddub.ptd 第11頁 546738 五、發明說明（6) 接著，如圖4所示，使用聚亞醯胺膜5作為罩幕， =矽膜4進行等向性蝕刻，選擇性地除去氮化矽膜4，邱= 1露出氧切膜3。並且，在此時所使用的㈣方^ ，例如活性離子敍刻。而且，在等向性地韻刻並選乾 ，地除去氮化石夕膜4後，使用氧電漿進行灰化處理。j^擇 二而=圖5所示，透過熱處理將聚亞醯胺膜5亞醯胺化、。 =言丄在300〜450 °C的程度進行熱處理。並且’該熱處、 2在聚亞醢胺膜5所使用的溶劑之氣散，並且在聚亞 =胺膜5顯示為感光性時係以感光劑之氣散為目的而^ 到的Ϊί L如圖6所示，對於藉由進行圖5所示之步驟而得 ” 膜3的露出部分8 ’進行非等向性蚀刻。具體而 為置莫Κ把例1中，使用進行等向性蝕刻的氮化矽膜4作 S己後2 ，主氧化石夕膜3進行非等向性姓刻，以部分地露出 列線2。此時的非等向性姓刻係乾姓刻，例如活性離子蝕 的側所严’在氧化石夕膜3、氮化妙膜4及聚亞酿胺膜5 著有堆積物9°而且，在利用非等向性㈣選 S拜膜7上二化矽膜3後’使用氧電毁進行灰化處理，在 “Γ i 定的圖案。其次，進行未圖示的電線焊 (未圖示)而言係以鋁等接續露出的配線2及外部端子 中，it關上述之本實施例1的半導體裝置的製造方法 等向所示的等向性触刻步驟與進行圖6所示的非 驟之間，進行圖5所示透過熱處理將聚亞醯
546738 五、發明說明（7) 胺膜5亞醯胺化的步驟。結果，在具備由氧化石夕膜3、氮化 矽膜4及聚亞醯胺膜5所構成的護層膜7之半導體裝置中， 在透過熱處理將聚亞醯胺膜5亞醯胺化時，藉由顯示非等 向性的乾餘刻產生的堆積物不會附著於聚亞醯胺膜5及氮 化矽膜4的側壁上。結果，與上述習知的半導體裝置的製 造方法不同，聚亞醯胺膜5沒有從氮化矽膜4剝落，可以利 用熱處理將聚亞醯胺膜5亞醯胺化。換句話說，在以熱處 理將聚亞醯胺膜5亞醯胺化時，可防止聚亞醯胺膜5從進行 等向性蝕刻的氮化矽膜4上剝落。 在有關本實施例1的半導體裝置的製造方法中
又， 透過熱處理將聚亞醯胺膜5亞醯胺化後，因為對氧化石夕膜 進行非等向性蝕刻，在透過熱處理將聚亞醯胺膜5亞醯胺 化後，藉由非等向性蝕刻，產生的堆積物9附著於氧化矽 膜3、氮化矽膜4及聚亞醯胺膜5各膜的側壁上。因為那 樣，與上述習知的半導體裝置的製造方法不同，堆積物9 沒有剝落。換句話說，可防止在沉積的各膜的側壁上藉这 非等向性钱刻附著的堆積物9剝落。
又，因為在蝕刻氧化矽膜3之前，藉由熱處理將聚亞 醯胺膜5亞醯胺化，在#刻氧化石夕膜3時，如圖6所示 亞醯胺膜5上發生體積收縮，該側壁形狀變成具有傾斜。 Ϊ而使施例1中’因為聚亞醯胺膜5不會發生體積拍 縮二=氮化矽膜4作為罩幕以蝕刻氧化矽膜3，與上述習 知的半導體的势造方φ ^日μ 實施例2 刻的完成精度不會劣化。
546738
圖7〜圖1 2係繪示有關本發明之實施例2的半導體掌置 的製造步驟之剖面圖。首先，如圖7所示，在已進行配線 步驟的半導體基板10上形成由氮化矽膜形成之1層的護層 膜14。具體而言，在半導體基板10上形成由氧化矽膜形成 之層間絕緣膜1 3 ’在該層間絕緣膜1 3上形成由例如鋁所構 成且構成既定距離的配線丨2a、1 2b。然後，覆蓋該配線 12a、12b，在層間絕緣膜13上形成護層膜14。又，如圖7 所示’在層間絕緣膜1 3中形成例如由鋁所構成的保險 17。 、'、 其次，如圖8所示，在護層膜14上，形成作為緩衝鍍 膜的5^亞醢胺膜15。在此，與護層膜14相同，因為作為緩 衝鍍膜的聚亞醢胺膜15也是被形成以保護半導體裝置的表 面’所以將護層膜14與聚亞醯胺膜15合稱為護層膜16。也 就是說，由氮化矽膜形成的護層膜14與聚亞醯胺膜15構成 護層膜16。又，在圖8所示的步驟中，被形成在護層膜14 上的聚亞醯胺膜1 5係油漆狀，為黏性高的液狀。 然後，在護層膜1 6上形成既定的圖案。具體而言，如 圖9所示，藉由微影技術在聚亞醯胺膜丨5上形成既定的圖 案。詳細來說，在聚亞醯胺膜15顯示為非感光性時，在聚 亞醯胺膜1 5上塗佈光阻（未圖示），對該光阻進行曝光、顯 影，以形成光阻圖案。然後，透過使用形成光阻圖案的光 阻作為罩幕’對聚亞醯胺膜1 5進行餘刻，在聚亞醯胺膜1 5 上形成既定的圖案，其後除去光阻。另一方面，在聚亞醯 胺膜1 5顯示為感光性時，不需要光阻，而對聚亞醯胺膜j 5
2108-4942-PF(N);Ahddub.ptd 第14頁 546738 五、發明說明（9) 直接進行曝光、顯影，在聚亞醯胺膜1 5上形成既定的圖 案。而且’在聚亞醯胺膜15上形成既定的圖案後，使用氧 電漿’進行灰化處理。 接著，如圖10所示，使用聚亞醯胺膜15作為罩幕，對 護層膜1 4進行等向性蝕刻，選擇性地除去護層膜i 4，部分 地露出配線1 2a、1 2b及層間絕緣膜1 3。並且，在此時所使 用的钱刻方法係乾餘刻，例如活性離子I虫刻。而且，在以 等向性姓刻選擇性地除去護層膜丨4後，使用氧電漿進行灰 化處理’在護層膜16上形成既定的圖案。其次，如圖丨丨所 示，透過熱處理將聚亞醯胺膜5亞醯胺化。具體而言，在 300〜450 °C的程度進行熱處理。並且，該熱處理係以在聚 亞醯胺膜15所使用的溶劑之氣散，並且在聚亞醯胺膜“顯 示為感光性時係以感光劑之氣散為目的而進行。 然後，如圖12所示，對於藉由進行圖1〇所示之步驟而 得到的士間絕緣膜13的露出部分18，進行非等向性钱刻。 具體而言’在本實施例2中，使用進行等向性姓刻的護層 膜14及配線12a、12b作為罩幕，對層間絕緣膜^進行非等 向性蝕刻，以調整保險絲17上的層間絕緣膜13之膜厚。在 此所使用的非等向性钱刻传兹^ _ λ 〜你钇蝕刻，例如活性離子蝕刻， 如圖1 2所示，在層間絕緣膜η 的捕辟卜a ί : 2 : 護層膜14及聚亞醯胺膜15 的側壁上、與露出的配線1 2a、] ^ — in . Wb的表面，附者有堆積物 1 9。而且，在以非等向性蝕刻 祕 ^ ^ ^ ^ ^ ⑷分地除去層間絕緣膜1 3 後，使用虱電漿進行灰化處理。 小日拉丰_ 曰感 . 其次’進行未圖示的電線 知接步驟。具體而言係以銘箄技 寻接績露出的配線12a、12b及
546738 五、發明說明（ίο) 外部端子（未圖示）。 在有關上述之本實施例2的半導體裝置的製造方法 中，在進行圖1 0所示的等向性蝕刻步驟與進行圖丨2所示的 非等向性蝕刻步驟之間，進行圖11所示透過熱處理將聚亞 醯胺膜15亞醯胺化的步驟。因為那樣，在具備由護層膜14 及聚亞醯胺膜15所構成的護層膜16以及被形成於該護層膜 1 6之下的層間絕緣膜1 3之半導體裝置中，在透過熱處理將 聚亞醯胺膜15亞醯胺化時，藉由顯示非等向性的&钱刻: 產生的堆積物19不會附著於聚亞醯胺膜15及護層膜14的側 壁上。結果’聚亞醯胺膜5不會從護層膜1 4剝落，可以利 用熱處理將聚亞醢胺膜15亞酿胺化。換句話說，在以熱處 理將聚亞醯胺膜15亞醯胺化時，可防止聚亞醯胺膜15 =進 行等向性蝕刻的護層膜14上剝落。 ' 又，在有關本實施例2的半導體裝置的製造方法中， 透過熱處理將聚亞醯胺膜1 5亞醯胺化後，因為對層間絕緣 膜13進行非等向性蝕刻，在透過熱處理將聚亞醯胺膜ι5亞 醯胺化後，#由非等向性蝕刻，I生的堆積物19附著於層 間絕緣膜1 3、護層膜1 4及聚亞醯胺膜丨5各膜的側壁上。因 為那樣，與上述習知的半導體装置的製造方法不同， 物19不，剝落。換句話說，可防止在沉積的各膜的側壁上 藉由非等向性蝕刻而附著的堆積物丨9剝落。 為在蝕刻層間絕緣膜13之前，11由熱處理將聚 亞醯胺膜15亞醯胺化，在蝕刻層間絕緣膜13時，在 胺膜15上發生體積收縮，該側壁形狀變成具有傾斜：在本
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實施例2中，因為聚亞醯胺膜15不會發生體積收縮，使用 ，層膜14及配線i2a、12b作為罩幕以蝕刻層間絕緣膜13， 二上述習知的半導體的製造方法相比，蝕刻的完成精度不 546738 五、發明說明（11) [發明的效果] 、、根據有關本發明之第1形態的半導體裝置的製造方 2，在進行等向性蝕刻的步驟（c)與進行非等向性蝕刻的 丰驟（d)之間，進行透過熱處理將聚亞醯胺膜亞醯胺化的 ，驟。通㊉，若透過熱處理將聚亞醯胺膜亞醯胺化，在聚 ^胺膜上會發生體積收縮。又，通常，若使用乾㈣對 第1膜進行非等向性餘刻，不僅在第i膜上，在聚亞酿胺膜 ^第2膜的側壁上也都附著有堆積物。而且，舉例而言， 右在步驟（e)之後，進行步驟，在聚亞醯胺膜及第2膜 的側壁上附著有堆積物的狀態下，進行聚亞醯胺膜的亞醯 ，化。此時，雖然聚亞醯胺膜收縮，但堆積物幾乎不收 縮。因為那樣，在聚亞醯胺膜的體積收縮時，該收縮由於 堆積物而被拘束，收縮未盡的力量加在聚亞醯胺膜與第2 ，的界面上，使得聚亞醯胺膜從第2膜剝落。在有關第丄形 I的孓明中，因為在步驟（e)之前進行步驟（d)，在透過敎 ^理將聚亞醯胺膜亞醯胺化時，堆積物不會附著在聚亞^ 胺？及第2膜的側壁上。因為那才篆，在利用熱處理將聚亞 醯胺膜亞醯胺化時，可防止聚亞醯胺膜從第2膜剝落。
又’因為在透過熱處理將聚亞醯胺膜亞醯胺化的步驟
2108-4942-PF(N)；Ahddub.ptd 546738 五、發明說明（12) (d)之後’實行對第1膜進行非等向性蝕刻的步驟（e)，在 透過熱處理將聚亞醯胺膜亞醯胺化之後，藉由非等向性蝕 刻產生的堆積物附著於第1、2膜及聚亞醯胺膜各膜的側壁 上。因為那樣，可防止藉由非等向性蝕刻附著於沉積的各 膜之側壁上的堆積物剝落。 又’根據有關本發明之第2形態的半導體裝置的製造 方法’在具有以第1、2膜與聚亞醯胺膜構成的護層膜之半 導體裝置中，透過熱處理將聚亞醯胺膜亞醢胺化時，因為 在聚亞醯胺膜及第2膜的側壁上，未附著有藉由顯示非等 向的乾蝕刻而產生的堆積物，在以熱處理將聚亞醯胺膜 亞醯胺化時，可防止聚亞醯胺膜從第2膜剝落。 又’透過熱處理將聚亞醯胺膜亞醯胺化後，因為藉由 与等向性蝕刻產生的堆積物附著於、2膜及聚亞醯 各膜的側壁上，可防止該堆積物剝落。 又丄根據有關本發明之第3形態的半導體裝置的製造 有以第2膜與聚·亞酿胺膜構成的護層膜以及被 埶ΐ理^ ΐ層膜之下地層間絕緣膜的半導體裝置中，透過 Z膜的側壁上，未附著有蕤士 ^ ^ 町者有藉由顯示非等向性的乾蝕刻而產 生的堆積物，在以埶處理脾 止亨κ酼吐时/姑”、、 將1亞酿胺膜亞醯胺化時，可防 止t亞醯胺膜從第2膜剝落。 又，透過熱處理將聚亞酼 非等向性钮刻產生的堆積物骐亞醢胺化後’因為藉由 各膜的側壁上，可防止該堆2膜及聚亞酿胺膜
546738 圖式簡單說明 圖1係繪示有關本發明之實施例1的半導體裝置的製造 步驟之剖面圖。 圖2係繪示有關本發明之實施例1的半導體裝置的製造 步驟之剖面圖。 圖3係繪示有關本發明之實施例1的半導體裝置的製造 步驟之剖面圖。 圖4係繪示有關本發明之實施例1的半導體裝置的製造 步驟之剖面圖。 圖5係繪示有關本發明之實施例1的半導體裝置的製造 步驟之剖面圖。 圖6係繪示有關本發明之實施例1的半導體裝置的製造 步驟之剖面圖。 圖7係繪示有關本發明之實施例2的半導體裝置的製造 步驟之剖面圖。 圖8係繪示有關本發明之實施例2的半導體裝置的製造 步驟之剖面圖。 圖9係繪示有關本發明之實施例2的半導體裝置的製造 步驟之剖面圖。 圖1 0係繪示有關本發明之實施例2的半導體裝置的製 造步驟之剖面圖。 圖11係繪示有關本發明之實施例2的半導體裝置的製 造步驟之剖面圖。 圖1 2係繪示有關本發明之實施例2的半導體裝置的製 造步驟之剖面圖。
2108-4942-PF(N);Ahddub.ptd 第19頁 546738 圖式簡單說明 圖1 3係繪示習知的半導體裝置的製造步驟之剖面圖 圖1 4係繪示習知的半導體裝置的製造步驟之剖面圖 圖1 5係繪示習知的半導體裝置的製造步驟之剖面圖 圖1 6係繪示習知的半導體裝置的製造步驟之剖面圖 圖1 7係繪示習知的半導體裝置的製造步驟之剖面圖 圖1 8係繪示習知的半導體裝置的製造步驟之剖面圖 符號說明 3 氧化矽膜、 5，15 聚亞醯胺膜 8，18露出部分、 4 氮化矽膜、 6，7，14，16 護層膜 1 3 層間絕緣膜。 _
2108-4942-PF(N);Ahddub.ptd 第20頁

Claims (1)

  1. 546738
    六、申請專利範圍 1 · 一種半導體裝置之製造方法，包括·· (a)在被形成於第i膜上的第2膜之上，形成聚亞驢 膜的步驟； m & 定的(圖b)案在：步述称步w(a)之後’在前述聚亞…上形成- (c) 在前述步驟之後，使用前述聚亞醯胺膜作為罩 幕’對A述第2膜進行等向性蝕刻，並露出前述第1膜二 驟； 、、v
    (d) 在前述步驟（c)之後，利用熱處理使前述聚亞酿 膜亞醢胺化的步驟；及 (e)在前述步驟（d)之後，對前述第1膜之露出部分進 行非等向性餘刻的步驟。 2·如申請專利範圍第1項所述的半導體裝置之製造方 法’其中’前述非等向性蝕刻係活性離子蝕刻。 3·如申請專利範圍第2項所述的半導體裝置之製造方 法’其中’乾餘刻係活性離子餘刻。 制4 4 ·如申請專利範圍第1、2或3項所述的半導體裝置之 方法，其中，前述第丨、2膜與前述聚亞醯胺膜係構成 護層。
    ,j ^ ^申ΐ專利範圍第1、2或3項所述的半導體裝置< >仏 > 汁$ /、^中，前述第2膜與前述聚亞醯胺膜係構成窜 層，别述第1膜係層間絕緣膜。 6 ·如申清專利篇圖楚1 〇 製造方法，其中，；H2或3項所述的半導體裝置; 月1J逃第1膜係氣化矽膜，前述第2膜係
    2108-4942-PF(N);Ahddub.ptd 第21胃 546738 六、申請專利範圍 化石夕膜。 Bii 2108-4942-PF(N);Ahddub.ptd 第22頁
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
CN103065961A (zh) * 2011-10-21 2013-04-24 上海华虹Nec电子有限公司 一种应用于高压器件的聚酰亚胺钝化层制造工艺方法
CN103107067B (zh) * 2011-11-14 2015-10-14 上海华虹宏力半导体制造有限公司 一种半导体双层保护层的制作工艺方法
CN103137469B (zh) * 2011-11-22 2015-08-19 上海华虹宏力半导体制造有限公司 一种非感光性聚酰亚胺钝化层的制作方法
CN103035492B (zh) * 2012-05-28 2015-06-03 上海华虹宏力半导体制造有限公司 半导体器件中双层保护层的制作工艺方法
CN103035512B (zh) * 2012-11-02 2015-08-19 上海华虹宏力半导体制造有限公司 一种非感光性聚酰亚胺钝化层的制作方法
CN103871869B (zh) * 2012-12-18 2016-11-16 上海华虹宏力半导体制造有限公司 非感光性聚酰亚胺钝化层的制作方法
US20150255362A1 (en) 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
WO2023013223A1 (ja) * 2021-08-03 2023-02-09 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
CN115132591B (zh) * 2022-09-02 2022-11-29 盛合晶微半导体(江阴)有限公司 聚酰亚胺过孔及晶圆级半导体封装结构的制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4560436A (en) * 1984-07-02 1985-12-24 Motorola, Inc. Process for etching tapered polyimide vias
US4523976A (en) * 1984-07-02 1985-06-18 Motorola, Inc. Method for forming semiconductor devices
US5242864A (en) * 1992-06-05 1993-09-07 Intel Corporation Polyimide process for protecting integrated circuits
US5955245A (en) * 1993-10-12 1999-09-21 Occidental Chemical Corporation Method of forming polyimide patterns on substrates
JP2817664B2 (ja) * 1995-04-24 1998-10-30 日本電気株式会社 半導体装置の製造方法
JPH09306901A (ja) 1996-05-17 1997-11-28 Nec Corp 半導体装置の製造方法
US5869219A (en) * 1997-11-05 1999-02-09 Taiwan Semiconductor Manufacturing Co. Ltd. Method for depositing a polyimide film

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