CN117280458A - 半导体装置 - Google Patents

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CN117280458A
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China
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semiconductor device
corner
sealing resin
die pad
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CN202280030528.6A
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神田泽水
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Rohm Co Ltd
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Rohm Co Ltd
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Publication date
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Abstract

半导体装置具备：第一芯片座以及第二芯片座，其在第一方向上位于相互分离的位置；半导体元件，其搭载于所述第一芯片座以及所述第二芯片座的至少任一个；以及密封树脂。所述第一方向上的所述密封树脂的尺寸大于第二方向上的所述密封树脂的尺寸。所述第一芯片座具有第一端面、第二端面及第一角部端面。所述第一角部端面是被所述密封树脂覆盖且相对于所述第一端面及所述第二端面倾斜的平面。所述第一角部端面具有相对于所述第一端面的第一倾斜角和相对于所述第二端面的第二倾斜角。所述第一倾斜角及所述第二倾斜角中的任一个为60°以上且85°以下。

Description

半导体装置
技术领域
本公开涉及一种半导体装置。
背景技术
在专利文献1中公开了具备芯片座、搭载于该芯片座的半导体元件、以及覆盖该半导体元件的密封树脂的半导体装置的一个例子。该半导体元件是MOSFET等开关元件。该半导体装置例如能够用于构成电力转换电路。
专利文献1所公开的上述半导体装置在电力转换电路中构成上臂电路和下臂电路中的任一个。与此相对，为了在一个半导体装置中构成上臂电路和下臂电路，需要配置两个芯片座，并且在它们上分别搭载半导体元件。在该情况下，更多的热从各个半导体元件经由两个芯片座传递到密封树脂。由此，容易在密封树脂产生更大的热应力集中，有可能在该密封树脂产生龟裂。
现有技术文献
专利文献
专利文献1：日本特开2018-14490号公报
发明内容
发明所要解决的课题
鉴于上述情况，本公开的一个课题在于提供一种能够缓和在密封树脂产生的热应力集中的半导体装置。
由本公开提供的半导体装置具备：第一芯片座以及第二芯片座，其在与厚度方向正交的第一方向上位于相互分离的位置；半导体元件，其搭载于所述第一芯片座以及所述第二芯片座的至少任一个；以及密封树脂，其覆盖所述第一芯片座及所述第二芯片座各自的至少一部分和所述半导体元件。所述第一方向上的所述密封树脂的尺寸比与所述厚度方向及所述第一方向正交的第二方向上的所述密封树脂的尺寸长，所述第一芯片座具有朝向所述第一方向的第一端面、朝向所述第二方向的第二端面、以及位于所述第一端面与所述第二端面之间且位于所述第一芯片座的角部的第一角部端面，所述第一角部端面是被所述密封树脂覆盖且相对于所述第一端面及所述第二端面倾斜的平面，所述第一角部端面相对于所述第一端面的第一倾斜角和所述第一角部端面相对于所述第二端面的第二倾斜角中的任一个为60°以上且85°以下。
发明效果
根据本公开的上述结构，在半导体装置中，能够缓和在密封树脂产生的热应力集中。
本公开的其他特征以及优点通过基于附图在以下进行的详细的说明而变得更加明确。
附图说明
图1是根据本公开的第一实施方式的半导体装置的立体图。
图2是图1所示的半导体装置的俯视图。
图3是与图2对应的俯视图，透过密封树脂。
图4是图1所示的半导体装置的仰视图。
图5是图1所示的半导体装置的主视图。
图6是图1所示的半导体装置的右侧视图。
图7是与图6对应的右侧视图，透过密封树脂。
图8是沿着图3的VIII-VIII线的剖视图。
图9是沿着图3的IX-IX线的剖视图。
图10是图8的局部放大图。
图11是图8的局部放大图。
图12是图8的局部放大图。
图13是图9的局部放大图。
图14是图3的局部放大图。
图15是图3的局部放大图。
图16是图3的局部放大图。
图17是图3的局部放大图。
图18是图1所示的半导体装置的变形例的局部放大俯视图，透过密封树脂。
图19是图18所示的半导体装置的局部放大右侧视图，透过密封树脂。
图20是本公开的第二实施方式的半导体装置的俯视图，透过密封树脂。
图21是沿着图20的XXI-XXI线的局部放大剖视图。
图22是沿着图20的XXII-XXII线的局部放大剖视图。
具体实施方式
基于附图对用于实施本公开的方式进行说明。
基于图1～图17，对本公开的第一实施方式的半导体装置A10进行说明。半导体装置A10具备第一芯片座10A、第二芯片座10B、多个端子引线13、半导体元件21、第一导通部件31、第二导通部件32、一对栅极导线41、一对检测导线42、以及密封树脂50。在此，为了便于理解，图3和图7透过密封树脂50，用假想线(双点划线)表示。在图3中，分别用单点划线表示VIII-VIII线及IX-IX线。
在半导体装置A10的说明中，为了方便，将第一芯片座10A(或者第二芯片座10B)的厚度方向称为“厚度方向z”。将与厚度方向z正交的一个方向称为“第一方向x”。将与厚度方向z及第一方向x双方正交的方向称为“第二方向y”。
半导体装置A10利用半导体元件21将施加于多个端子引线13中的第一输入端子14和第二输入端子16的直流的电源电压转换为交流电力。转换后的交流电力从多个端子引线13中的输出端子15输入到电动机等电力供给对象。半导体装置A10例如用于逆变器这样的电力转换电路。
如图3和图8所示，第一芯片座10A和第二芯片座10B在第一方向x上位于相互分离的位置。第一芯片座10A与第二芯片座10B以及多个端子引线13一起由同一引线框构成。该引线框是铜(Cu)或铜合金。因此，第一芯片座10A、第二芯片座10B、以及多个端子引线13的组成包含铜(换言之，各部件含有铜)。第一芯片座10A以及第二芯片座10B具有主面101以及背面102。主面101朝向厚度方向z。主面101被密封树脂50覆盖。在主面101搭载有半导体元件21。因此，背面102在厚度方向z上朝向与半导体元件21所在的一侧相反的一侧。背面102从密封树脂50露出。在背面102例如实施了镀锡(Sn)。
如图3及图7～图9所示，密封树脂50覆盖半导体元件21、第一导通部件31及第二导通部件32、以及第一芯片座10A及第二芯片座10B各自的至少一部分。进而，密封树脂50覆盖多个端子引线13各自的一部分。密封树脂50具有电绝缘性。密封树脂50例如由包含黑色的环氧树脂的材料构成。如图2所示，第一方向x上的密封树脂50的尺寸L1比第二方向y上的密封树脂50的尺寸L2长。密封树脂50具有顶面51、底面52、一对第一侧面53、第二侧面54、第三侧面55、多个凹部56以及槽部57。
如图8所示，顶面51在厚度方向z上朝向与第一芯片座10A以及第二芯片座10B的主面101相同的一侧。如图8和图9所示，底面52在厚度方向z上朝向顶面51的相反侧。如图4所示，第一芯片座10A的背面102和第二芯片座10B的背面102从底面52露出。
如图2、图4以及图5所示，一对第一侧面53在第一方向x上位于相互分离的位置。一对第一侧面53朝向第一方向x且沿第二方向y延伸。一对第一侧面53与顶面51及底面52相连。
如图2、图4及图6所示，第二侧面54及第三侧面55在第二方向y上位于相互分离的位置。第二侧面54及第三侧面55在第二方向y上彼此朝向相反侧，且沿第一方向x延伸。第二侧面54及第三侧面55与顶面51及底面52相连。如图5所示，多个端子引线13从第三侧面55露出。
如图2、图4及图5所示，多个凹部56从第三侧面55向第二方向y凹陷，并且在厚度方向z上从顶面51到达底面52。在第一方向x上，多个凹部56分别位于第一输入端子14与第一检测端子181之间、第一输入端子14与第二输入端子16之间、输出端子15与第二输入端子16之间、以及输出端子15与第二检测端子182之间。
如图4、图5、图8以及图9所示，槽部57从底面52向厚度方向z凹陷，并且沿着第二方向y延伸(即，在第二方向y上为长条状)。槽部57的第二方向y的两侧分别与第二侧面54及第三侧面55相连。在厚度方向z上观察时，槽部57将第一芯片座10A的背面102与第二芯片座10B的背面102断开。
如图3和图4所示，第一芯片座10A和第二芯片座10B具有第一端面111、第二端面112、第三端面113和第四端面114。第一端面111、第二端面112、第三端面113以及第四端面114被密封树脂50覆盖。第一端面111朝向第一方向x且沿第二方向y延伸。第一端面111位于离密封树脂50的一对第一侧面53最近的位置。第二端面112面向第二方向y并且在第一方向x上延伸。第二端面112位于离密封树脂50的第二侧面54最近的位置。第三端面113在第二方向y上朝向与第二端面112相反的一侧，并且在第一方向x上延伸。第三端面113位于离密封树脂50的第三侧面55最近的位置。第四端面114在第一方向x上朝向与第一端面111相反的一侧，并且在第二方向y上延伸。如图8所示，槽部57位于第一芯片座10A的第四端面114与第二芯片座10B的第四端面114之间。
如图4及图7所示，第三端面113与第三侧面55的间隔P2比第二端面112与第二侧面54的间隔P1长。
如图3、图4和图7所示，第一芯片座10A和第二芯片座10B具有第一角部端面121。第一角部端面121位于第一端面111与第二端面112之间，并且位于第一芯片座10A和第二芯片座10B中的任意一个角部。第一角部端面121是被密封树脂50覆盖且相对于第一端面111和第二端面112倾斜的平面。如图14所示，第一角部端面121具有相对于第一端面111的第一倾斜角α1和相对于第二端面112的第二倾斜角α2。第一倾斜角α1及第二倾斜角α2中的任一个为60°以上且85°以下。
进而，如图14所示，设定第一角部端面121的最长法线Nmax。最长法线Nmax是从第一芯片座10A和第二芯片座10B中的任意一个芯片座的第一角部端面121到密封树脂50的一对第一侧面53中的离第一角部端面121最近的第一侧面53的第一角部端面121的法线的最大值。最长法线Nmax是以第一方向x及第二方向y为面内方向的假想平面与第一角部端面121的交线C(参照图14)的长度的1.0倍以上且1.5倍以下。
如图3、图4和图7所示，第一芯片座10A和第二芯片座10B具有第二角部端面122。第一角部端面121位于第一端面111与第三端面113之间，并且位于第一芯片座10A和第二芯片座10B中的任意一个角部。第二角部端面122是被密封树脂50覆盖且相对于第一端面111和第三端面113倾斜的平面。如图15所示，第二角部端面122具有相对于第一端面111的第三倾斜角α3和相对于第三端面113的第四倾斜角α4。第三倾斜角α3及第四倾斜角α4中的任一个为60°以上且85°以下。
如图3和图4所示，第一芯片座10A和第二芯片座10B具有第三角部端面123。第三角部端面123位于第二端面112与第四端面114之间，并且位于第一芯片座10A和第二芯片座10B中的任意一个角部。第三角部端面123是被密封树脂50覆盖且相对于第二端面112和第四端面114倾斜的平面。如图16所示，第三角部端面123具有相对于第四端面114的第五倾斜角α5和相对于第二端面112的第六倾斜角α6。第五倾斜角α5和第六倾斜角α6中的任一个为60°以上且85°以下。
如图3和图4所示，第一芯片座10A和第二芯片座10B具有第四角部端面124。第四角部端面124位于第三端面113与第四端面114之间，并且位于第一芯片座10A和第二芯片座10B中的任意一个角部。第四角部端面124是被密封树脂50覆盖且相对于第三端面113和第四端面114倾斜的平面。如图17所示，第四角部端面124具有相对于第四端面114的第七倾斜角α7和相对于第三端面113的第八倾斜角α8。第七倾斜角α7和第八倾斜角α8中的任一个为60°以上且85°以下。
如图12所示，第二芯片座10B具有第一座面103及第一立起面104。第一座面103在厚度方向z上朝向与主面101相同的一侧，且在厚度方向z上位于主面101与背面102之间。第一座面103与第四端面114相连。第一立起面104朝向与厚度方向z正交的方向，且与第一座面103和主面101相连。第一座面103和第一立起面104在第二芯片座10B中形成台阶。
如图3和图8所示，半导体元件21安装在第一芯片座10A和第二芯片座10B中的至少一个上。在半导体装置A10中，半导体元件21包括第一元件21A和第二元件21B。第一元件21A搭载于第一芯片座10A的主面101。第二元件21B搭载于第二芯片座10B的主面101。半导体元件21例如是MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)。此外，半导体元件21也可以是IGBT(Insulated Gate Bipolar Transistor)等开关元件、二极管。在半导体装置A10的说明中，半导体元件21以n沟道型且纵型构造的MOSFET为对象。半导体元件21包含化合物半导体基板。该化合物半导体基板的组成包含碳化硅(SiC)。如图10及图11所示，半导体元件21具有第一电极211、第二电极212及栅极电极213。
如图10和图11所示，第一电极211在厚度方向z上位于与第二电极212相反的一侧。与由半导体元件21转换后的电力对应的电流流过第一电极211。即，第一电极211相当于半导体元件21的源极电极。第一电极211包括多个金属镀层。第一电极211包括镍(Ni)镀层和层叠在该镍镀层上的金(Au)镀层。此外，第一电极211也可以包括镀镍层、层叠在该镀镍层上的镀钯(Pd)层、以及层叠在该镀钯层上的镀金层。
如图10和图11所示，第二电极212与第一芯片座10A的主面101和第二芯片座10B的主面101中的任意一个对置地设置。与由半导体元件21转换之前的电力对应的电流流过第二电极212。即，第二电极212相当于半导体元件21的漏极电极。
如图10及图11所示，栅极电极213在厚度方向z上位于与第一电极211相同的一侧。对栅极电极213施加用于驱动半导体元件21的栅极电压。在厚度方向z上观察，栅极电极213的面积比第一电极211的面积小。
如图8、图10及图11所示，芯片接合层23介于第一芯片座10A的主面101及第二芯片座10B的主面101与半导体元件21(第一元件21A及第二元件21B)的第二电极212之间。芯片接合层23具有导电性。芯片接合层23例如是焊料。此外，芯片接合层23也可以是烧结金属。芯片接合层23将第一芯片座10A的主面101与第一元件21A的第二电极212接合。由此，第一元件21A的第二电极212与第一芯片座10A导通。进而，芯片接合层23将第二芯片座10B的主面101与第二元件21B的第二电极212接合。由此，第二元件21B的第二电极212与第二芯片座10B导通。
如图3所示，多个端子引线13在第二方向y上相对于第一芯片座10A以及第二芯片座10B位于与第二端面112朝向的一侧相反的一侧。多个端子引线13中的至少任意一个与半导体元件21导通。多个端子引线13沿着第一方向x排列。多个端子引线13包含第一输入端子14、输出端子15、第二输入端子16、第一栅极端子171、第二栅极端子172、第一检测端子181和第二检测端子182。
如图3所示，第一输入端子14包含沿着第二方向y延伸的部分，并且与第一芯片座10A相连。因此，第一输入端子14经由第一芯片座10A与第一元件21A的第二电极212导通。第一输入端子14是被施加作为电力转换对象的直流的电源电压的P端子(正极)。第一输入端子14具有覆盖部14A和露出部14B。如图7所示，覆盖部14A与第一芯片座10A的第三端面113相连，并且被密封树脂50覆盖。在第一方向x上观察时，覆盖部14A弯曲。如图2～图5所示，露出部14B与覆盖部14A相连，且从密封树脂50的第三侧面55露出。露出部14B在第二方向y上向远离第一芯片座10A的一侧延伸。在露出部14B的表面例如实施镀锡。
如图3所示，输出端子15包括沿着第二方向y延伸的部分，并且与第二芯片座10B相连。因此，输出端子15经由第二芯片座10B与第二元件21B的第二电极212导通。从输出端子15输出由半导体元件21转换后的交流电力。输出端子15具有覆盖部15A和露出部15B。覆盖部15A与第二芯片座10B的第三端面113相连，并且被密封树脂50覆盖。沿第一方向x观察，覆盖部15A与第一输入端子14的覆盖部14A同样地弯曲。如图2～图5所示，露出部15B与覆盖部15A相连，且从密封树脂50的第三侧面55露出。露出部15B在第二方向y上向远离第二芯片座10B的一侧延伸。在露出部14B的表面例如实施镀锡。
如图3所示，第二输入端子16在第二方向y上位于远离第一芯片座10A以及第二芯片座10B的位置，并且在第一方向x上位于第一输入端子14与输出端子15之间。第二输入端子16沿着第二方向y延伸。第二输入端子16与第二元件21B的第一电极211导通。第二输入端子16是被施加作为电力转换对象的直流的电源电压的N端子(负极)。第二输入端子16具有覆盖部16A和露出部16B。如图9所示，覆盖部16A被密封树脂50覆盖。如图2～图5所示，露出部16B与覆盖部16A相连，且从密封树脂50的第三侧面55露出。露出部16B在第二方向y上向远离第一芯片座10A以及第二芯片座10B的一侧延伸。在露出部16B的表面例如实施镀锡。
如图13所示，第二输入端子16的覆盖部16A具有第二座面16C和第二立起面16D。第二座面16C在厚度方向z上朝向与第一芯片座10A以及第二芯片座10B的主面101相同的一侧，并且与覆盖部16A的上表面(朝向图13的上方的面)相比位于图13的下方。第二立起面16D朝向与厚度方向z正交的方向，并且与第二座面16C和覆盖部16A的上表面相连。第二座面16C和第二立起面16D在第二输入端子16的覆盖部16A处形成台阶。
如图3所示，第一栅极端子171在第二方向y上位于远离第一芯片座10A的位置，并且位于第一方向x的一侧。如图3所示，第二栅极端子172在第二方向y上位于远离第二芯片座10B的位置，并且位于第一方向x的另一侧。第一栅极端子171与第一元件21A的栅极电极213导通。对第一栅极端子171施加用于驱动第一元件21A的栅极电压。第二栅极端子172与第二元件21B的栅极电极213导通。对第二栅极端子172施加用于驱动第二元件21B的栅极电压。
如图3所示，第一栅极端子171具有覆盖部171A和露出部171B。覆盖部171A被密封树脂50覆盖。如图2～图5所示，露出部171B与覆盖部171A相连，且从密封树脂50的第三侧面55露出。露出部171B在第二方向y上向远离第一芯片座10A的一侧延伸。在露出部171B的表面例如实施镀锡。
如图3所示，第二栅极端子172具有覆盖部172A和露出部172B。覆盖部172A被密封树脂50覆盖。如图2～图5所示，露出部172B与覆盖部172A相连，且从密封树脂50露出。露出部172B在第二方向y上向远离第二芯片座10B的一侧延伸。在露出部172B的表面例如实施镀锡。
如图3所示，第一检测端子181在第二方向y上位于远离第一芯片座10A的位置，并且在第一方向x上位于第一输入端子14与第一栅极端子171之间。如图3所示，第二检测端子182在第二方向y上位于远离第二芯片座10B的位置，并且在第一方向x上位于输出端子15与第二栅极端子172之间。第一检测端子181与第一元件21A的第一电极211导通。对第一检测端子181施加与流过第一元件21A的第一电极211的电流对应的电压。第二检测端子182与第二元件21B的第一电极211导通。对第二检测端子182施加与流过第二元件21B的第一电极211的电流对应的电压。
如图3所示，第一检测端子181具有覆盖部181A和露出部181B。覆盖部181A被密封树脂50覆盖。如图2～图5所示，露出部181B与覆盖部181A相连，且从密封树脂50的第三侧面55露出。露出部181B在第二方向y上向远离第一芯片座10A的一侧延伸。在露出部181B的表面例如实施镀锡。
如图3所示，第二检测端子182具有覆盖部182A和露出部182B。覆盖部182A被密封树脂50覆盖。如图2～图5所示，露出部182B与覆盖部182A相连，且从密封树脂50的第三侧面55露出。露出部182B在第二方向y上向远离第二芯片座10B的一侧延伸。在露出部182B的表面例如实施镀锡。
如图5所示，在半导体装置A10中，第一输入端子14的露出部14B、输出端子15的露出部15B以及第二输入端子16的露出部16B各自的高度h均相同。并且，它们各自的厚度均相同。因此，沿第一方向x观察，第二输入端子16的至少一部分(露出部16B)与第一输入端子14及输出端子15分别重叠(参照图6)。
如图3所示，第一导通部件31与第一元件21A的第一电极211和第二芯片座10B接合。由此，第一元件21A的第一电极211与第二芯片座10B、以及第二元件21B的第二电极212导通。第一导通部件31的组成包含铜。在半导体装置A10中，第一导通部件31为金属夹。第一导通部件31具有主体部311、一对第一接合部312、及第二接合部313。
如图3所示，主体部311构成第一导通部件31的主要部分。主体部311在第一方向x上延伸。如图8所示，主体部311跨越第一芯片座10A与第二芯片座10B之间。
如图3及图10所示，一对第一接合部312与第一元件21A的第一电极211接合。如图3以及图7所示，一对第一接合部312在第二方向y上位于相互分离的位置。一对第一接合部312与主体部311相连。
如图3和图12所示，第二接合部313与第二芯片座10B的第一座面103接合。第二接合部313在第二方向y上延伸。第二接合部313的至少一部分收纳于由第一座面103和第二芯片座10B的第一立起面104规定的区域。第二接合部313与主体部311相连。第二接合部313隔着主体部311位于与一对第一接合部312相反的一侧。
半导体装置A10如图8和图10所示，还具备第一接合层33。第一接合层33介于第一元件21A的第一电极211与一对第一接合部312之间。第一接合层33将第一元件21A的第一电极211与一对第一接合部312接合。第一接合层33具有导电性。第一接合层33例如是焊料。此外，第一接合层33也可以是烧结金属。
一对第一接合部312各自的厚度t为0.1mm以上且第一接合层33的最大厚度Tmax的2倍以下。第一接合层33的最大厚度Tmax比第一元件21A的厚度大。
如图8和图12所示，半导体装置A10还包括第二接合层34。第二接合层34介于第二芯片座10B的第一座面103与第二接合部313之间。第二接合层34将第二芯片座10B和第二接合部313接合。第二接合层34具有导电性。第二接合层34例如是焊料。此外，第二接合层34也可以是烧结金属。
如图3所示，第二导通部件32接合于第二元件21B的第一电极211、及第二输入端子16的覆盖部16A。由此，第二元件21B的第一电极211与第二输入端子16导通。第二导通部件32的组成包含铜。在半导体装置A10中，第二导通部件32为金属夹。第二导通部件32具有主体部321、一对第三接合部322、及第四接合部323。
如图3所示，主体部321构成第二导通部件32的主要部分。从厚度方向z观察，主体部311弯曲成钩状。在厚度方向z上观察时，主体部311与第二芯片座10B的主面101重叠。
如图3及图11所示，一对第三接合部322与第二元件21B的第一电极211接合。如图3以及图9所示，一对第三接合部322在第二方向y上位于相互分离的位置。一对第三接合部322与主体部321相连。
如图3和图13所示，第四接合部323接合于第二输入端子16的第二座面16C。第四接合部323在第一方向x上延伸。第四接合部323的至少一部分收纳于由第二座面16C和第二输入端子16的第二立起面16D规定的区域。第四接合部323与主体部321相连。第四接合部323隔着主体部321位于与一对第三接合部322相反的一侧。
半导体装置A10如图8和图11所示，还具备第三接合层35。第三接合层35介于第二元件21B的第一电极211与一对第三接合部322之间。第三接合层35将第二元件21B的第一电极211与一对第三接合部322接合。第三接合层35具有导电性。第三接合层35例如是焊料。此外，第三接合层35也可以是烧结金属。
一对第三接合部322各自的厚度t为0.1mm以上且第三接合层35的最大厚度Tmax的2倍以下。第三接合层35的最大厚度Tmax比第二元件21B的厚度大。
半导体装置A10如图8和图13所示，还具备第四接合层36。第四接合层36介于第二输入端子16的第二座面16C与第四接合部323之间。第四接合层36将第二输入端子16的覆盖部16A与第四接合部323接合。第四接合层36具有导电性。第四接合层36例如是焊料。此外，第四接合层36也可以是烧结金属。
如图3所示，一对栅极导线41分别接合于第一元件21A及第二元件21B的栅极电极213、第一栅极端子171的覆盖部171A及第二栅极端子172的覆盖部172A。由此，第一栅极端子171与第一元件21A的栅极电极213导通。第二栅极端子172与第二元件21B的栅极电极213导通。一对栅极导线41的组成包含金。此外，一对栅极导线41各自的组成也可以是包含铜的情况、包含铝(Al)的情况。
如图3所示，一对检测导线42分别与第一元件21A及第二元件21B的第一电极211、第一检测端子181的覆盖部181A、以及第二检测端子182的覆盖部182A接合。由此，第一检测端子181与第一元件21A的第一电极211导通。第二检测端子182与第二元件21B的第一电极211导通。一对检测导线42的组成包含金。此外，一对检测导线42各自的组成也可以是包含铜的情况、包含铝的情况。
接着，基于图18和图19，对作为半导体装置A10的变形例的半导体装置A11进行说明。在此，为了便于理解，图18和图19透过密封树脂50，用假想线表示。
如图18所示，在半导体装置A11中，第一芯片座10A具有檐部105。檐部105从第二端面112向第一方向x突出。檐部105包括在第一方向x上位于相互分离的位置的一对区域。进而，檐部105包含主面101。如图19所示，檐部105在厚度方向z上位于远离背面102的位置。檐部105是为了防止第一芯片座10A从密封树脂50的底面52脱落而设置的。檐部105不仅是本结构，也可以是从第一端面111、第三端面113以及第四端面114中的至少任一个向与厚度方向z正交的方向突出的结构。进而，也可以在第二芯片座10B设置与檐部105同样的结构。
接着，对半导体装置A10的作用效果进行说明。
半导体装置A10具备在第一方向x上位于相互分离的位置的第一芯片座10A以及第二芯片座10B、和覆盖第一芯片座10A以及第二芯片座10B各自的至少一部分的密封树脂50。第一芯片座10A具有第一端面111、第二端面112以及第一角部端面121。第一角部端面121是被密封树脂50覆盖且相对于第一端面111和第二端面112倾斜的平面。图14所示的第一角部端面121相对于第一端面111的第一倾斜角α1和第二角部端面122相对于第二端面112的第二倾斜角α2中的任一个为60°以上且85°以下。若采用本结构，则与第一倾斜角α1和第二倾斜角α2均为45°的情况相比，与第一角部端面121之间的界面处的密封树脂50的热应变降低，因此该界面处的热应力降低。由此，能够降低第一侧面53与第二侧面54的界面附近的密封树脂50的热应力。因此，根据半导体装置A10，能够缓和在密封树脂50产生的热应力集中。
与第一角部端面121的界面处的密封树脂50的热应变的大小以从第一角部端面121到密封树脂50的第一侧面53的第一角部端面121的法线的最大长度(图14所示的最长法线Nmax)为参数。在图14中，当最长法线Nmax为第一角部端面121与以第一方向x及第二方向y为面内方向的假想平面的交线C的1.0倍以上且1.5倍以下时，与第一角部端面121的界面处的密封树脂50的热应变比较小。
第一芯片座10A还具有第三端面113以及第二角部端面122。第二角部端面122是被密封树脂50覆盖且相对于第一端面111和第三端面113倾斜的平面。图15所示的第二角部端面122相对于第一端面111的第三倾斜角α3和第二角部端面122相对于第三端面113的第四倾斜角α4中的任一个为60°以上且85°以下。由此，与前述的第一角部端面121的作用效果同样地，与第二角部端面122的界面处的密封树脂50的热应变降低，因此该界面处的热应力降低。由此，能够降低第一侧面53与第三侧面55的边界附近的密封树脂50的热应力。因此，能够更有效地缓和在密封树脂50产生的热应力集中。
第一芯片座10A还具有第三角部端面123和第四角部端面124。第三角部端面123是被密封树脂50覆盖且相对于第二端面112和第四端面114倾斜的平面。第四角部端面124是被密封树脂50覆盖且相对于第三端面113和第四端面114倾斜的平面。由此，与前述的第一角部端面121的作用效果同样地，密封树脂50的与第三角部端面123和第四角部端面124之间的界面处的热应变降低，因此，降低该界面处的热应力。由此，能够降低位于第一芯片座10A与第二芯片座10B之间的密封树脂50的热应力。
第三端面113与密封树脂50的第三侧面55的间隔P2比第二端面112与密封树脂50的第二侧面54的间隔P1长。由此，能够使多个端子引线13各自的一部分有富余地内包于密封树脂50。
密封树脂50具有从第三侧面55向第二方向y凹陷的多个凹部56。根据本结构，确保多个端子引线13中的任意2个端子引线13(其中，除了第一栅极端子171和第一检测端子181、以及第二栅极端子172和第二检测端子182以外)之间的密封树脂50的沿面距离更长。由此，能够实现半导体装置A10的绝缘耐压的提高。
密封树脂50具有从底面52凹陷且在厚度方向z上观察时将第一芯片座10A的背面102和第二芯片座10B的背面102截断的槽部57。通过本结构，确保第一芯片座10A和第二芯片座10B之间的密封树脂50的沿面距离更长。由此，能够实现半导体装置A10的绝缘耐压的进一步提高。而且，能够分散密封树脂50的第一方向x的热应变。由此，能够缓和热应变集中于密封树脂50的一对第一侧面53。
多个端子引线13中的至少任意一个与第一芯片座10A的第三端面113相连。由此，能够在抑制半导体装置A10的尺寸扩大的同时，将第一芯片座10A用作导电部件。
第一芯片座10A以及第二芯片座10B的背面102从密封树脂50露出。由此，能够提高半导体装置A10的散热性。
第一导通部件31及第二导通部件32的组成包含铜。由此，与组成中含有铝的线材相比，可降低第一导通部件31及第二导通部件32的电阻。这适合于使更大的电流流过半导体元件21。
基于图20～图22，对本发明的第二实施方式的半导体装置A20进行说明。在这些图中，对与上述半导体装置A10相同或类似的要素标注相同的附图标记，并省略重复的说明。在此，为了便于理解，图20透过密封树脂50，用假想线表示。
半导体装置A20进一步具备保护元件22，且第一导通部件31及第二导通部件32的构成与上述半导体装置A10不同。
如图20所示，保护元件22包含第一二极管22A以及第二二极管22B。第一二极管22A搭载于第一芯片座10A的主面101。第二二极管22B搭载于第二芯片座10B的主面101。保护元件22例如是肖特基势垒二极管。第一二极管22A相对于第一元件21A并联连接。第二二极管22B相对于第二元件21B并联连接。保护元件22是在对半导体元件21施加了反向偏压时使电流不流过半导体元件21而流过保护元件22的所谓回流二极管。如图21和图22所示，保护元件22具有上表面电极221和下表面电极222。
如图21以及图22所示，上表面电极221在厚度方向z上设置于第一芯片座10A以及第二芯片座10B的主面101朝向的一侧。上表面电极221相当于阳极电极。
如图21以及图22所示，下表面电极222在厚度方向z上设置于与上表面电极221相反的一侧。下表面电极222相当于阴极电极。如图21所示，第一二极管22A的下表面电极222经由芯片接合层23与第一芯片座10A的主面101接合。由此，第一二极管22A的下表面电极222经由第一芯片座10A与第一元件21A的第二电极212导通。如图22所示，第二二极管22B的下表面电极222经由芯片接合层23与第二芯片座10B的主面101接合。由此，第二二极管22B的下表面电极222经由第二芯片座10B与第二元件21B的第二电极212导通。
如图20及图21所示，第一导通部件31的一对第一接合部312中的一个第一接合部312经由第一接合层33接合于第一二极管22A的上表面电极221。由此，第一二极管22A的上表面电极221经由第一导通部件31与第一元件21A的第一电极211导通。
如图20及图22所示，第二导通部件32的一对第三接合部322中的一个第三接合部322经由第三接合层35接合于第二二极管22B的上表面电极221。由此，第二二极管22B的上表面电极221经由第二导通部件32与第二元件21B的第一电极211导通。
接着，对半导体装置A20的作用效果进行说明。
半导体装置A20具备在第一方向x上位于相互分离的位置的第一芯片座10A以及第二芯片座10B、和覆盖第一芯片座10A以及第二芯片座10B各自的至少一部分的密封树脂50。第一芯片座10A具有第一端面111、第二端面112以及第一角部端面121。第一角部端面121是被密封树脂50覆盖且相对于第一端面111和第二端面112倾斜的平面。图14所示的第一角部端面121相对于第一端面111的第一倾斜角α1和第二角部端面122相对于第二端面112的第二倾斜角α2中的任一个为60°以上且85°以下。因此，通过半导体装置A20，也能够缓和在密封树脂50产生的热应力集中。进而，通过半导体装置A20具备与半导体装置A10同样的构成，在半导体装置A20中也起到该构成的作用效果。
半导体装置A20还具备保护元件22。由此，即使在半导体装置A20中流过更大的电流的情况下，也能够适当地保护半导体元件21不受反向偏压的影响。
本公开不限于上述实施方式。本公开的各部分的具体结构能够自由地进行各种设计变更。
本公开包括以下的附注所记载的实施方式。
附记1.
一种半导体装置，具备：第一芯片座以及第二芯片座，在与厚度方向垂直的第一方向上位于相互分离的位置；半导体元件，其搭载于所述第一芯片座以及所述第二芯片座的至少任一个；以及密封树脂，其覆盖所述第一芯片座及所述第二芯片座各自的至少一部分和所述半导体元件，其中，所述第一方向上的所述密封树脂的尺寸比与所述厚度方向及所述第一方向正交的第二方向上的所述密封树脂的尺寸长，所述第一芯片座具有朝向所述第一方向的第一端面、朝向所述第二方向的第二端面、以及位于所述第一端面与所述第二端面之间且位于所述第一芯片座的角部的第一角部端面，所述第一角部端面是被所述密封树脂覆盖且相对于所述第一端面及所述第二端面倾斜的平面，所述第一角部端面相对于所述第一端面的第一倾斜角和所述第一角部端面相对于所述第二端面的第二倾斜角中的任一个为60°以上且85°以下。
附记2.
根据附记1所述的半导体装置，所述第一端面及所述第二端面被所述密封树脂覆盖。
附记3.
根据附记2所述的半导体装置，所述密封树脂具有朝向所述第一方向的第一侧面，所述第一端面位于距所述第一侧面最近的位置。
附记4.
根据附记3所述的半导体装置，从所述第一角部端面至所述第一侧面的所述第一角部端面的法线的最大长度为所述第一角部端面与以所述第一方向及所述第二方向为面内方向的假想平面的交线的长度的1.0倍以上且1.5倍以下。
附记5.
根据附记3或4所述的半导体装置，所述第一芯片座以及所述第二芯片座具有在所述厚度方向上朝向与所述半导体元件所处的一侧相反的一侧的背面，所述背面从所述密封树脂露出。
附记6.
根据附记5所述的半导体装置，还具备多个端子引线，该多个端子引线在所述第二方向上相对于所述第一芯片座以及所述第二芯片座位于与所述第二端面所朝向的一侧相反的一侧，所述多个端子引线的至少任一个与所述半导体元件导通，所述多个端子引线各自的一部分被所述密封树脂覆盖。
附记7.
根据附记6所述的半导体装置，所述多个端子引线沿着所述第一方向排列。
附记8.
根据附记6或7所述的半导体装置，所述第一芯片座具有：第三端面，其在所述第二方向上朝向与所述第二端面相反的一侧；以及第二角部端面，其位于所述第一端面与所述第三端面之间，并且位于所述第一芯片座的角部，所述第三端面和所述第二角部端面被所述密封树脂覆盖，所述第二角部端面是相对于所述第一端面和所述第三端面倾斜的平面，所述第二角部端面相对于所述第一端面的第三倾斜角和所述第二角部端面相对于所述第三端面的第四倾斜角中的任一个为60°以上且85°以下。
附记9.
根据附记8所述的半导体装置，所述第一芯片座具有：第四端面，其在所述第一方向上朝向与所述第一端面相反的一侧；以及第三角部端面，其位于所述第二端面与所述第四端面之间，并且位于所述第一芯片座的角部，所述第四端面和所述第三角部端面被所述密封树脂覆盖，所述第三角部端面是相对于所述第二端面和所述第四端面倾斜的平面。
附记10.
根据附记9所述的半导体装置，所述第一芯片座具有第四角部端面，该第四角部端面位于所述第三端面与所述第四端面之间，且位于所述第一芯片座的角部，所述第四角部端面被所述密封树脂覆盖，且是相对于所述第三端面及所述第四端面倾斜的平面。
附记11.
根据附记8至10中任一项所述的半导体装置，所述密封树脂具有在所述第二方向上彼此朝向相反侧的第二侧面及第三侧面，所述第二端面位于距所述第二侧面最近的位置。
附记12.
根据附记11所述的半导体装置，所述第三端面与所述第三侧面的间隔比从所述第二端面与所述第二侧面的间隔长。
附记13.
根据附记12所述的半导体装置，所述多个端子引线从所述第三侧面露出。
附记14.
根据附记13所述的半导体装置，所述多个端子引线中的任一个与所述第一芯片座的所述第三端面相连。
附记15.
根据附记12至14中任一项所述的半导体装置，所述半导体元件包含第一元件以及第二元件，所述第一元件搭载于所述第一芯片座，所述第二元件搭载于所述第二芯片座。
附记16.
根据附记15所述的半导体装置，所述第一元件与所述第一芯片座导通，所述第二元件与所述第二芯片座导通。
附记17.
根据附记16所述的半导体装置，还具备：第一导通部件，与所述第一元件和所述第二芯片座接合；以及第二导通部件，与所述第二芯片座和所述多个端子引线中的任一个接合，所述第一导通部件及所述第二导通部件被所述密封树脂覆盖。
符号说明
A10、A20—半导体装置，10A—第一芯片座，10B—第二芯片座，101—主面，102—背面，103—第一座面，104—第一立起面，105—檐部，111—第一端面，112—第二端面，113—第三端面，114—第四端面，121—第一角部端面，122—第二角部端面，123—第三角部端面，124—第四角部端面，13—端子引线，14—第一输入端子，14A—覆盖部，14B—露出部，15—输出端子，15A—覆盖部，15B—露出部，16—第二输入端子，16A—覆盖部，16B—露出部，16C—第二座面，16D—第二立起面，171—第一栅极端子，171A—覆盖部，171B—露出部，172—第二栅极端子，172A—覆盖部，172B—露出部，181—第一检测端子，181A—覆盖部，181B—露出部，182—第二检测端子，182A—覆盖部，182B—露出部，21—半导体元件，21A—第一元件，21B—第二元件，211—第一电极，212—第二电极，213—栅极电极，22—保护元件，22A—第一二极管，22B—第二二极管，221—上表面电极，222—下表面电极，23—芯片接合层，31—第一导通部件，311—主体部，312—第一接合部，313—第二接合部，32—第二导通部件，321—主体部，322—第三接合部，323—第四接合部，33—第一接合层，34—第二接合层，35—第三接合层，36—第四接合层，41—栅极导线，42—检测导线，50—密封树脂，51—顶面，52—底面，53—第一侧面，54—第二侧面，55—第三侧面，56—凹部，57—槽部，L1、L2—尺寸，α1～α8—第一倾斜角～第八倾斜角，P1、P2—间隔，z—厚度方向，x—第一方向，y—第二方向。

Claims (17)

1.一种半导体装置，其特征在于，具备：
第一芯片座以及第二芯片座，其在与厚度方向正交的第一方向上位于相互分离的位置；
半导体元件，其搭载于所述第一芯片座以及所述第二芯片座的至少任一个；以及
密封树脂，其覆盖所述第一芯片座及所述第二芯片座各自的至少一部分和所述半导体元件，
所述第一方向上的所述密封树脂的尺寸比与所述厚度方向及所述第一方向正交的第二方向上的所述密封树脂的尺寸长，
所述第一芯片座具有朝向所述第一方向的第一端面、朝向所述第二方向的第二端面、以及位于所述第一端面与所述第二端面之间且位于所述第一芯片座的角部的第一角部端面，
所述第一角部端面是被所述密封树脂覆盖且相对于所述第一端面及所述第二端面倾斜的平面，
所述第一角部端面相对于所述第一端面的第一倾斜角和所述第一角部端面相对于所述第二端面的第二倾斜角中的任一个为60°以上且85°以下。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一端面及所述第二端面被所述密封树脂覆盖。
3.根据权利要求2所述的半导体装置，其特征在于，
所述密封树脂具有朝向所述第一方向的第一侧面，
所述第一端面位于距所述第一侧面最近的位置。
4.根据权利要求3所述的半导体装置，其特征在于，
从所述第一角部端面至所述第一侧面的所述第一角部端面的法线的最大长度为所述第一角部端面与以所述第一方向及所述第二方向为面内方向的假想平面的交线的长度的1.0倍以上且1.5倍以下。
5.根据权利要求3或4所述的半导体装置，其特征在于，
所述第一芯片座以及所述第二芯片座具有在所述厚度方向上朝向与所述半导体元件所处的一侧相反的一侧的背面，
所述背面从所述密封树脂露出。
6.根据权利要求5所述的半导体装置，其特征在于，
还具备多个端子引线，该多个端子引线在所述第二方向上相对于所述第一芯片座以及所述第二芯片座位于与所述第二端面所朝向的一侧相反的一侧，
所述多个端子引线的至少任一个与所述半导体元件导通，
所述多个端子引线各自的一部分被所述密封树脂覆盖。
7.根据权利要求6所述的半导体装置，其特征在于，
所述多个端子引线沿着所述第一方向排列。
8.根据权利要求6或7所述的半导体装置，其特征在于，
所述第一芯片座具有：第三端面，其在所述第二方向上朝向与所述第二端面相反的一侧；以及第二角部端面，其位于所述第一端面与所述第三端面之间，并且位于所述第一芯片座的角部，
所述第三端面及所述第二角部端面被所述密封树脂覆盖，
所述第二角部端面是相对于所述第一端面及所述第三端面倾斜的平面，
所述第二角部端面相对于所述第一端面的第三倾斜角和所述第二角部端面相对于所述第三端面的第四倾斜角中的任一个为60°以上且85°以下。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第一芯片座具有：第四端面，其在所述第一方向上朝向与所述第一端面相反的一侧；以及第三角部端面，其位于所述第二端面与所述第四端面之间，并且位于所述第一芯片座的角部，
所述第四端面及所述第三角部端面被所述密封树脂覆盖，
所述第三角部端面是相对于所述第二端面及所述第四端面倾斜的平面。
10.根据权利要求9所述的半导体装置，其特征在于，
所述第一芯片座具有第四角部端面，该第四角部端面位于所述第三端面与所述第四端面之间，并且位于所述第一芯片座的角部，
所述第四角部端面被所述密封树脂覆盖，并且是相对于所述第三端面及所述第四端面倾斜的平面。
11.根据权利要求8～10任一项所述的半导体装置，其特征在于，
所述密封树脂具有在所述第二方向上彼此朝向相反侧的第二侧面及第三侧面，
所述第二端面位于距所述第二侧面最近的位置。
12.根据权利要求11所述的半导体装置，其特征在于，
所述第三端面与所述第三侧面的间隔比从所述第二端面与所述第二侧面的间隔长。
13.根据权利要求12所述的半导体装置，其特征在于，
所述多个端子引线从所述第三侧面露出。
14.根据权利要求13所述的半导体装置，其特征在于，
所述多个端子引线中的任一个与所述第一芯片座的所述第三端面相连。
15.根据权利要求12～14任一项所述的半导体装置，其特征在于，
所述半导体元件包含第一元件以及第二元件，
所述第一元件搭载于所述第一芯片座，
所述第二元件搭载于所述第二芯片座。
16.根据权利要求15所述的半导体装置，其特征在于，
所述第一元件与所述第一芯片座导通，
所述第二元件与所述第二芯片座导通。
17.根据权利要求16所述的半导体装置，其特征在于，
还具备：
第一导通部件，其与所述第一元件和所述第二芯片座接合；以及
第二导通部件，其与所述第二芯片座和所述多个端子引线中的任一个接合，
所述第一导通部件及所述第二导通部件被所述密封树脂覆盖。
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6139553A (ja) * 1984-07-31 1986-02-25 Nec Corp 半導体装置
JPS62296540A (ja) * 1986-06-17 1987-12-23 Matsushita Electronics Corp 樹脂封止型半導体装置
JPS6340353A (ja) * 1986-08-04 1988-02-20 Mitsubishi Electric Corp 樹脂封止半導体装置
JPH11150213A (ja) * 1997-11-17 1999-06-02 Sony Corp 半導体装置
JP6076675B2 (ja) * 2011-10-31 2017-02-08 ローム株式会社 半導体装置
JP6973730B2 (ja) 2016-07-08 2021-12-01 ローム株式会社 半導体装置の製造方法および半導体装置

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