CN116368619A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明提供半导体装置及半导体装置的制造方法，能够可靠地将导电柱机械连接且电连接。印刷基板(30)在绝缘电路基板(20)的正面夹着间隔部(50)而与绝缘电路基板(20)相对地配置，按压部(51)在印刷基板(30)的正面夹着印刷基板(30)而配置在间隔部(50)上。在这样的半导体装置(10)中，通过按压部(51)，能够矫正由于用于将导电柱(41a～41e)接合于绝缘电路基板(20)和半导体芯片(24a、24b)的加热而在印刷基板(30)产生的翘曲。因此，印刷基板(30)被维持为大致水平，因此导电柱(41a～41e)的下端部不会从绝缘电路基板(20)和半导体芯片(24a、24b)脱离，而与绝缘电路基板(20)和半导体芯片(24a、24b)接合。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
半导体装置具备包括功率器件的半导体芯片，被用作电力转换装置。功率器件是开关元件。开关元件例如是IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。
这样的半导体装置具备绝缘电路基板、半导体芯片以及印刷基板。绝缘电路基板具备绝缘板和设置在绝缘板上的多个电路图案。半导体芯片设置在预定的电路图案上。印刷基板包括预定的电路层。在这样的印刷基板的贯通孔中压入并插通导电柱。安装于印刷基板的导电柱与绝缘电路基板的电路图案和半导体芯片接合。将如此一体化而成的绝缘电路基板、印刷基板以及半导体芯片设置在模具内，向模具内部注入树脂并进行密封，从而制造半导体装置(例如，参照专利文献1～5)。或者，有时也使印刷基板与从绝缘电路基板和半导体芯片被树脂密封而成的半导体装置延伸的外部端子接合，螺纹紧固功率模块、印刷基板、散热器(例如，参照专利文献6)。
此外，将这样的半导体装置作为一个单元，将多个单元配置在冷却体上，在多个单元的正面侧设置布线基板，将布线基板与冷却体螺栓紧固(例如，参照专利文献7)。此外，印刷基板也通过螺钉固定于树脂构造体(例如，参照专利文献8)。
现有技术文献
专利文献1：日本特开2014-154806号公报
专利文献2：日本特开2020-136293号公报
专利文献3：国际公开第2015/151235号
专利文献4：日本特开2010-165764号公报
专利文献5：国际公开第2015/064231号
专利文献6：日本特开2019-140315号公报
专利文献7：日本特开2013-191806号公报
专利文献8：国际公开第2009/069308号
发明内容
技术问题
然而，在半导体装置中，若为了通过焊料将安装于印刷基板的导电柱接合于绝缘电路基板的电路图案和半导体芯片而进行加热，则印刷基板会产生翘曲。因此，导电柱与电路图案和半导体芯片分离，无法进行机械连接且电连接。如此制造的半导体装置的可靠性低，根据情况有时也成为不合格品。
本发明是鉴于这样的问题而完成的，其目的在于提供可靠地机械连接且电连接有导电柱的半导体装置及半导体装置的制造方法。
技术方案
根据本发明的一个观点，提供一种半导体装置，其具有：半导体芯片，其在主面具备电极；绝缘电路基板，其包括绝缘板和形成于所述绝缘板的正面且配置有所述半导体芯片的电路图案；多个导电柱，其下端部与所述电路图案的正面和所述半导体芯片的所述电极中的至少一者接合，上端部相对于所述绝缘电路基板的正面向铅垂上方延伸；以及印刷基板，其与所述多个导电柱的上端部侧接合，并与所述绝缘电路基板相对地配置，所述印刷基板在所述绝缘电路基板的正面夹着间隔部而与所述绝缘电路基板相对地配置，按压部以夹着所述印刷基板的方式配置在所述间隔部上。
根据本发明的一个观点，提供一种半导体装置的制造方法，其具有：准备工序，准备在主面具备电极的半导体芯片、包括绝缘板和形成于所述绝缘板的正面的电路图案的绝缘电路基板、多个导电柱以及印刷基板；搭载工序，在所述绝缘电路基板的正面隔着间隔部将所述印刷基板与所述绝缘电路基板相对地配置，并且介由焊料将与所述印刷基板接合的所述多个导电柱的下端部配置于所述电路图案的正面和所述半导体芯片的所述电极中的至少一者；安装工序，将按压部以夹着所述印刷基板的方式安装在所述间隔部上；以及接合工序，进行加热而将所述导电柱与所述电路图案接合。
发明效果
根据公开的技术，能够将导电柱可靠地机械连接且电连接，从而抑制半导体装置的可靠性降低。
本发明的上述目的和其他目的、特征以及优点通过示出作为本发明的示例而优选的实施方式的附图与相关的以下的说明而变得明确。
附图说明
图1是第一实施方式的半导体装置的侧视截面图。
图2是第一实施方式的半导体装置的俯视图。
图3是第一实施方式的半导体装置的制造方法的流程图。
图4是示出第一实施方式的半导体装置的制造方法所包含的搭载工序的图(其1)。
图5是示出第一实施方式的半导体装置的制造方法所包含的搭载工序的图(其2)。
图6是示出第一实施方式的半导体装置的制造方法所包含的安装工序的图。
图7是第一实施方式的变形例1-1的半导体装置的侧视截面图。
图8是第一实施方式的变形例1-1的半导体装置的俯视图。
图9是第一实施方式的变形例1-2的半导体装置的俯视图。
图10是第一实施方式的变形例1-3的半导体装置的俯视图。
图11是第一实施方式的变形例1-4的半导体装置的侧视截面图。
图12是第一实施方式的变形例1-4的半导体装置的俯视图。
图13是第一实施方式的变形例1-5的半导体装置的侧视截面图。
图14是第一实施方式的变形例1-5的半导体装置的俯视图。
图15是第一实施方式的变形例1-6的半导体装置的侧视截面图。
图16是第一实施方式的变形例1-6的半导体装置的俯视图。
图17是第二实施方式的半导体装置的侧视截面图。
图18是第二实施方式的半导体装置的俯视图。
图19是第二实施方式的半导体装置的制造方法的流程图。
图20是示出第二实施方式的半导体装置的制造方法所包含的搭载工序的图(其1)。
图21是示出第二实施方式的半导体装置的制造方法所包含的搭载工序的图(其2)。
图22是示出第二实施方式的半导体装置的制造方法所包含的安装工序的图。
图23是示出第三实施方式的半导体装置的制造方法所包含的搭载工序的图(其1)。
图24是示出第三实施方式的半导体装置的制造方法所包含的搭载工序的图(其2)。
符号说明
10、10a：半导体装置
20：绝缘电路基板
21：绝缘板
22：金属板
23a、23b：电路图案
24a、24b：半导体芯片
25a、25b、25c：焊料
30：印刷基板
30a、50a、51a、56b：贯通孔
31：绝缘层
32：上部电路层
33：下部电路层
40a、40b：外部端子
40a1、40b1：按压部件
40a2、40b2：楔部件
41a、41b、41c、41d、41e：导电柱
50、55：间隔部
50b、51b、55a、56a：凸部
50c、55b：凹部
51、56：按压部
56c：支承棒
60：密封部件
70：模具
具体实施方式
以下，参照附图对实施方式进行说明。应予说明，在以下说明中，“正面”和“上表面”表示在附图的半导体装置10中朝向上侧(+Z方向)的X-Y面。同样地，在附图的半导体装置10中，“上”表示上侧(+Z方向)的方向。在附图的半导体装置10中，“背面”以及“下表面”表示朝向下侧(-Z方向)的X-Y面。同样地，在附图的半导体装置10中，“下”表示下侧(-Z方向)的方向。根据需要，在其他附图中也意味着相同的方向性。“正面”、“上表面”、“上”、“背面”、“下表面”、“下”、“侧面”仅为用于确定相对的位置关系的方便的表述，并不限定本发明的技术构思。例如，“上”和“下”不一定意味着相对于地面的铅垂方向。即，“上”和“下”的方向并不限定于重力方向。此外，在以下说明中，“主要成分”表示包含80体积％以上的情况。
[第一实施方式]
利用图1和图2对第一实施方式的半导体装置进行说明。图1是第一实施方式的半导体装置的侧视截面图，图2是第一实施方式的半导体装置的俯视图。应予说明，图1是图2中的单点划线X-X的截面图。此外，图2是在图1中去除了密封部件60的上部的印刷基板30的俯视图。
如图1所示，半导体装置10具备绝缘电路基板20、半导体芯片24a、24b、印刷基板30、外部端子40a、40b以及导电柱41a～41e。另外，半导体装置10具备间隔部50和按压部51。半导体装置10的这些部件被密封部件60密封。此外，在半导体装置10中，以使绝缘电路基板20的背面(金属板22的背面)露出的方式被密封部件60密封。
绝缘电路基板20在俯视时呈矩形状，绝缘电路基板20在俯视时具备沿Y方向延伸的长边和沿X方向延伸的短边。绝缘电路基板20包括绝缘板21、设置于绝缘板21的背面的金属板22以及设置于绝缘板21的正面的电路图案23a、23b。绝缘板21和金属板22在俯视时为矩形形状。此外，绝缘板21和金属板22的角部也可以进行R倒角、C倒角。金属板22的尺寸在俯视时比绝缘板21的尺寸小，并形成于绝缘板21的内侧。
绝缘板21由导热性良好的陶瓷或绝缘树脂构成。陶瓷例如为氧化铝、氮化铝、氮化硅。绝缘树脂例如为纸苯酚基板、纸环氧基板、玻璃复合基板、玻璃环氧基板。
金属板22由导热性优异的金属构成。这样的金属例如是铝、铁、银、铜或至少包含它们中的一种的合金。此外，金属板22的厚度为0.1mm以上且4.0mm以下。为了提高耐腐蚀性，也可以对金属板22的表面进行镀覆处理。此时，所使用的镀覆材料例如为镍、镍-磷合金、镍-硼合金。
电路图案23a、23b由导电性优异的金属构成。这样的金属例如是银、铜、镍或至少包含它们中的一种的合金。此外，电路图案23a、23b的厚度为0.1mm以上且4.0mm以下。为了提高耐腐蚀性，也可以对电路图案23a、23b的表面进行镀覆处理。此时，所使用的镀覆材料例如为镍、镍-磷合金、镍-硼合金。电路图案23a、23b以如下方式形成。例如，在绝缘板21的正面形成金属层，对该金属层进行蚀刻等加工处理而得到电路图案23a、23b。或者，也可以使预先从金属层切出的电路图案23a、23b压接于绝缘板21的正面。应予说明，图1所示的电路图案23a、23b是一例。能够根据需要适当选择电路图案的个数、形状、大小等。
由这样的部件构成的绝缘电路基板20例如能够使用DCB(Direct CopperBonding：直接铜键合)基板、AMB(Active Metal Brazed：活性金属钎焊)基板、树脂绝缘基板。
半导体芯片24a、24b是以硅、碳化硅、氮化镓或氧化镓为主要成分而构成的功率器件。功率器件是二极管元件或开关元件。
半导体芯片24a包括二极管元件。二极管例如是SBD(Schottky Barrier Diode：肖特基势垒二极管)、PiN(P-intrinsic-N：P-本征-N)二极管等FWD(Free Wheeling Diode：续流二极管)。这样的半导体芯片24a在背面具备输出电极(阴电极)作为主电极，在正面具备输入电极(阳电极)作为主电极。上述半导体芯片24a的背面通过焊料25a接合在电路图案23a上。导电柱41a也与半导体芯片24a的正面的主电极机械连接且电连接。
半导体芯片24b包括开关元件。开关元件例如是IGBT、功率MOSFET。在半导体芯片24b为IGBT的情况下，在背面具备集电极作为主电极，在正面具备栅极作为控制电极，并且在正面具备发射极作为主电极。在半导体芯片24b为功率MOSFET的情况下，在背面具备漏极作为主电极，在正面具备栅极作为控制电极，并且在正面具备源极作为主电极。上述半导体芯片24b的背面通过焊料25b接合在电路图案23a上。导电柱41b机械连接且电连接于半导体芯片24b的正面的主电极，导电柱41c机械连接且电连接于控制电极。
应予说明，也可以代替半导体芯片24a、24b而使用包含兼具IGBT和FWB的功能的RC(Reverse-Conducting：反向导通)-IGBT的半导体芯片。此外，在图1中，作为一例，仅示出了设置有半导体芯片24a、24b的情况。不限于该情况，能够设置与半导体装置10的规格等对应的组数。
将半导体芯片24a、24b与电路图案23a接合的焊料25a、25b使用无铅焊料。无铅焊料例如以由锡-银-铜构成的合金、由锡-锌-铋构成的合金、由锡-铜构成的合金、由锡-银-铟-铋构成的合金中的至少任一合金为主要成分。另外，焊料中也可以含有添加物。添加物例如为镍、锗、钴或硅。焊料通过含有添加物，从而润湿性、光泽、结合强度提高，能够实现提高可靠性。也可以代替焊料而使用金属烧结体。金属烧结体例如以银和银合金为主要成分。
印刷基板30与水平配置的绝缘电路基板20相对地设置。如图1所示，这样的印刷基板30具备绝缘层31和形成于绝缘层31的正面的上部电路层32。并且，印刷基板30也可以在绝缘层31的背面具备下部电路层33。此外，印刷基板30从正面贯通到背面而形成有导电柱41a～41e。导电柱41a～41e与上部电路层32和下部电路层33电连接。在印刷基板30的与绝缘电路基板20的角部相对的部位形成有外部端子40a、40b。外部端子40a、40b与上部电路层32和下部电路层33电连接。
绝缘层31为平板状，由绝缘性的材质构成。这样的材质是使树脂浸渍于基体而成的材质。该基体例如使用纸、玻璃布、玻璃无纺布。树脂例如使用酚醛树脂、环氧树脂、聚酰亚胺树脂。作为绝缘层31的具体例，可以列举纸酚醛基板、纸环氧基板、玻璃环氧基板、玻璃聚酰亚胺基板、玻璃复合基板。这样的绝缘层31也在俯视时为矩形状。绝缘层31的角部也可以进行R倒角、C倒角。
上部电路层32和下部电路层33以构成预定的电路的方式被图案化。应予说明，在图1和图2中，为了便于说明，上部电路层32和下部电路层33仅记载为一层。上部电路层32和下部电路层33由导电性优异的材料构成。这样的材料例如由银、铜、镍或至少包含它们中的一种的合金等构成。为了提高耐腐蚀性，也可以对上部电路层32和下部电路层33的表面进行镀覆处理。该镀覆处理中使用的材料有镍、镍-磷合金、镍-硼合金等。
这样的印刷基板30例如能够以如下方式形成。在绝缘层31的正面和背面分别粘贴金属箔，并印刷预定形状的抗蚀剂。将印刷的抗蚀剂作为掩模，对绝缘层31的正面和背面各自的金属箔进行蚀刻，去除残留的抗蚀剂。由此，在绝缘层31的正面和背面分别形成上部电路层32和下部电路层33。然后，对绝缘层31与上部电路层32和下部电路层33的层叠体的预定位置进行开孔加工，形成多个贯通孔(省略图示)。为了提高耐腐蚀性，也可以对多个贯通孔进行镀覆处理。此时，例如进行焊料镀覆、非电解镀金。也可以进行水溶性焊剂处理。
外部端子40a、40b被压入并插通于印刷基板30的贯通孔。此时，压入部位被焊料覆盖。而且，外部端子40a、40b与印刷基板30的上部电路层32和下部电路层33电连接。外部端子40a、40b的下端部介由焊料25c与绝缘电路基板20的电路图案23a、23b接合。或者，也可以在绝缘电路基板20的电路图案23a、23b使外部端子40a、40b的安装位置开口，并介由焊料25c将外部端子40a、40b的下端部接合于该开口。此外，也可以在绝缘电路基板20的电路图案23a、23b的外部端子40a、40b的安装位置介由焊料接合筒状的接触部件，将外部端子40a、40b的下端部压入该接触部件。此时的接触部件由导电性优异的材质构成。这样的材质例如可以列举银、铜、镍或至少包含它们中的一种的合金。
此外，外部端子40a、40b为柱状，其截面呈圆形或矩形状。外部端子40a、40b由导电性优异的材质构成。作为这样的材质，例如可以列举银、铜、镍或至少包含它们中的一种的合金。为了提高耐腐蚀性，也可以对外部端子40a、40b的表面进行镀覆处理。该镀覆处理的材料例如可以列举镍、镍-磷合金、镍-硼合金。此外，外部端子40a、40b的截面的直径(圆形的情况)或对角线的长度(矩形的情况)分别比印刷基板30的贯通孔的直径长几个百分点。由此，外部端子40a、40b被压入印刷基板30的贯通孔。
导电柱41a～41e被压入并插通于印刷基板30的贯通孔。此时，压入部位被焊料(省略图示)覆盖。导电柱41a的下端部介由焊料25c与半导体芯片24a的正面的主电极接合。导电柱41b的下端部介由焊料25c与半导体芯片24b的正面的主电极接合。导电柱41c的下端部介由焊料25c与半导体芯片24b的正面的控制电极接合。导电柱41d、41e的下端部介由焊料25c分别与绝缘电路基板20的电路图案23a、23b接合。这样的导电柱41a～41e为柱状，其截面呈圆形或矩形状。此外，导电柱41a～41e的长度与外部端子40a、40b的长度相比足够短。导电柱41a～41e由导电性优异的材质构成。作为这样的材质，例如可以列举银、铜、镍或至少包含它们中的一种的合金。为了提高耐腐蚀性，也可以对导电柱41a～41e的表面进行镀覆处理。该镀覆处理的材料例如可以列举镍、镍-磷合金、镍-硼合金。此外，导电柱41a～41e的截面的直径(圆形的情况)或对角线的长度(矩形的情况)分别比印刷基板30的贯通孔的直径长几个百分点。由此，导电柱41a～41e被压入印刷基板30的贯通孔。
间隔部50和按压部51分别以具备耐热性且热膨胀系数小的材料为主要成分而构成。这样的材料例如可以列举陶瓷、碳或它们的复合材料。
间隔部50在俯视绝缘电路基板20时分别配置于四角，且配置有印刷基板30。即，印刷基板30的四角的背面分别由间隔部50支承。此外，间隔部50呈棱柱状，形成有贯通间隔部50的上表面和下表面的贯通孔50a。因此，在间隔部50的贯通孔50a插通有外部端子40a、40b。这样的间隔部50的从下表面起到上表面的高度与印刷基板30相对于绝缘电路基板20想要分离的距离对应。间隔部50的形状只要维持这样的高度即可，不限于棱柱状，也可以是圆柱状。
间隔部50只要维持这样的高度，则不一定需要插通外部端子40a、40b。通过使外部端子40a、40b插通于间隔部50，能够相对于绝缘电路基板20上的有限的空间配置间隔部50。此外，通过使外部端子40a、40b插通于间隔部50的贯通孔50a，能够抑制与外部端子40a、40b接合的印刷基板30的平面(X-Y面)方向的位置偏移。此外，间隔部50只要维持这样的高度，则不一定需要配置于绝缘电路基板20的四角。然而，通过将间隔部50配置于绝缘电路基板20的四角，能够在其上稳定地配置印刷基板30。此外，根据半导体装置10的设计规格等，即使在四角没有外部端子40a、40b的情况下，也可以将间隔部50配置于绝缘电路基板20的四角。在该情况下，也可以在绝缘电路基板20的四角设置与外部端子40a、40b相同的支承棒，并使该支承棒插通于间隔部50的贯通孔50a。由此，能够抑制间隔部50的平面(X-Y面)方向的偏移。
按压部51夹着印刷基板30而配置在间隔部50上。由此，能够将印刷基板30向间隔部50侧按压。此外，按压部51呈棱柱状，并形成有贯通按压部51的上表面和下表面的贯通孔51a。因此，按压部51的贯通孔51a被外部端子40a、40b插通。这样的按压部51的从下表面起到上表面的高度只要是在将按压部51配置在印刷基板30上时不超过半导体装置10的高度的程度即可。按压部51只要配置在间隔部50上即可。因此，按压部51的形状不限于棱柱状，也可以是圆柱状。此外，按压部51只要配置在间隔部50上即可，不一定需要贯通孔51a。在外部端子40a、40b未插通于间隔部50的情况下，按压部51也未被外部端子40a、40b插通。通过使外部端子40a、40b插通于按压部51，能够抑制按压部51的平面(X-Y面)方向的偏移。因此，按压部51能够相对于间隔部50可靠地按压印刷基板30。此外，优选按压部51至少配置在间隔部50上。只要在印刷基板30上区域还有富余且配置于空出的区域而能够按压印刷基板30，则也可以将按压部51适当地配置于印刷基板30上的这样的区域。
印刷基板30被由外部端子40a、40b插通的间隔部50和按压部51按压。这样的印刷基板30防止平面(X-Y面)方向的位置偏移，并且铅垂上方(Z方向)的移动也被限制。因此，印刷基板30维持大致水平状态，因此导电柱41a～41e的下端部相对于绝缘电路基板20和半导体芯片24a、24b的正面的接合得以维持。应予说明，关于这些将在后面再次叙述。
密封部件60包含热固性树脂和填充剂。热固性树脂例如是环氧树脂、酚醛树脂、马来酰亚胺树脂。填充剂使用无机物的填料。作为无机物的填料的例子，可以列举氧化硅、氧化铝、氮化硼或氮化铝。此外，在密封部件60中含有根据需要的量的脱模剂。脱模剂例如使用蜡系、硅酮系、氟系。应予说明，在由这样的密封部件60密封的半导体装置10中，在其背面露出绝缘电路基板20的金属板22。此时的金属板22也可以与密封部件60的背面形成同一平面，或者从该背面向外部(-Z方向)突出。
也可以在这样的半导体装置10的背面介由接合部件安装冷却单元(省略图示)。在此使用的接合部件是焊料、钎料或金属烧结体。焊料使用无铅焊料。无铅焊料例如以包含锡、银、铜、锌、锑、铟、铋中的至少两种的合金为主要成分。另外，焊料中也可以包含添加物。添加物例如为镍、锗、钴或硅。焊料通过包含添加物，从而润湿性、光泽、结合强度提高，能够实现可靠性的提高。钎料例如以铝合金、钛合金、镁合金、锆合金、硅合金中的至少任一种为主要成分。绝缘电路基板20能够通过使用了这样的接合部件的钎焊加工进行接合。金属烧结体例如以银和银合金为主要成分。或者，接合部件可以是热界面材料。热界面材料例如是包含弹性体片、RTV(Room Temperature Vulcanization：室温硫化)橡胶、凝胶、相变材料的粘接材料。通过介由这样的钎料或者热界面材料安装于冷却单元，能够提高半导体装置10的散热性。应予说明，冷却单元例如可以列举由多个散热片构成的散热器和基于水冷的冷却装置。散热器由导热性优异的铝、铁、银、铜或至少包含它们中的一种的合金构成。而且，为了提高耐腐蚀性，例如也可以通过镀覆处理在散热器的表面形成以镍为主要成分的材料。具体而言，除了镍以外，例如有镍-磷合金、镍-硼合金。
接着，利用图3～图6以及图1、2对半导体装置10的制造方法进行说明。图3是第一实施方式的半导体装置的制造方法的流程图。图4和图5是示出第一实施方式的半导体装置的制造方法所包含的搭载工序的图，图6是示出第一实施方式的半导体装置的制造方法所包含的安装工序的图。
首先，进行准备构成半导体装置10的部件的准备工序(步骤S1)。作为半导体装置10的部件，例如准备半导体芯片24a、24b、绝缘电路基板20、外部端子40a、40b、导电柱41a～41e、印刷基板30、间隔部50、按压部51。上述部件是代表性的部件，除此以外也适当准备必要的部件。
接着，进行在绝缘电路基板20设置焊料、半导体芯片24a、24b等的绝缘电路基板组装工序(步骤S2a)、在印刷基板30安装外部端子40a、40b和导电柱41a～41e的印刷基板组装工序(步骤S2b)。应予说明，绝缘电路基板组装工序(步骤S2a)和印刷基板组装工序(步骤S2b)的实施顺序哪一个先进行均可。
在绝缘电路基板组装工序(步骤S2a)中，在绝缘电路基板20的电路图案23a的预定区域，介由板焊料(省略图示)设置半导体芯片24a、24b。此外，在绝缘电路基板20的电路图案23a、23b的外部端子40a、40b和导电柱41a～41e的预定接合区域同样地设置板焊料。
在印刷基板组装工序(步骤S2b)中，也可以使外部端子40a、40b和导电柱41a～41e插通于印刷基板30的预定的贯通孔，并用焊料进行接合(参照图4的上侧)。
接着，进行在步骤S2a、S2b中得到的绝缘电路基板20搭载印刷基板30的搭载工序(步骤S3)。以贯通孔50a与在步骤S2a中组装而成的绝缘电路基板20的电路图案23a的外部端子40a、40b的预定接合区域对应的方式，配置间隔部50。对配置有间隔部50的绝缘电路基板20搭载在步骤S2b中组装而成的印刷基板30。此时，如图4所示，使设置于印刷基板30的外部端子40a、40b与间隔部50的贯通孔50a对位。进一步地，将印刷基板30的导电柱41a～41e的下端部与配置有板焊料的半导体芯片24a、24b和电路图案23a、23b对位。
而且，如图5所示，外部端子40a、40b和导电柱41a～41e各自的下端部与绝缘电路基板20和半导体芯片24a、24b抵接。特别是外部端子40a、40b插通于间隔部50的贯通孔50a。而且，印刷基板30的四角的背面由间隔部50维持。
接着，进行在从印刷基板30的正面向铅垂上方(+Z方向)延伸的外部端子40a、40b安装按压部51的安装工序(步骤S4)。在图5的状态下，使从印刷基板30的正面向铅垂上方(+Z方向)延伸的外部端子40a、40b分别插通按压部51的贯通孔51a。由此，如图6所示，按压部51分别夹着印刷基板30而安装在间隔部50上。因此，由于外部端子40a、40b被插通于间隔部50，因此印刷基板30的平面(X-Y面)方向的移动被限制。此外，由于印刷基板30被按压部51和间隔部50夹持，因此铅垂方向(±Z方向)的移动被限制。
接着，进行焊料接合工序(步骤S5)，在该焊料接合工序中，进行加热，使焊料熔融后，进行冷却，从而进行焊料接合。在步骤S4中，以预定的温度对安装有印刷基板30的绝缘电路基板20进行加热而使板焊料熔融。此时，通过加热，印刷基板30有时因绝缘层31与上部电路层32和下部电路层33之间的线膨胀系数之差而产生翘曲。然而，印刷基板30被按压部51向间隔部50侧按压。由此，在印刷基板30产生的翘曲被矫正，印刷基板30被维持为大致水平。而且，由于印刷基板30维持水平，因此导电柱41a～41e的下端部不会从绝缘电路基板20和半导体芯片24a、24b脱离，而如图6所示地维持与绝缘电路基板20和半导体芯片24a、24b抵接的状态。然后，通过对熔融的焊料进行冷却，从而外部端子40a、40b和导电柱41a～41e与绝缘电路基板20和半导体芯片24a、24b可靠地机械接合且电接合。
接着，进行密封工序(步骤S6)，在该密封工序中，通过密封部件来密封绝缘电路基板20和半导体芯片24a、24b，该绝缘电路基板20和半导体芯片24a、24b接合有安装于印刷基板30的外部端子40a、40b和导电柱41a～41e。将在步骤S5中一体化而成的印刷基板30、绝缘电路基板20以及半导体芯片24a、24b设置于预定的模具，向模具内填充密封部件。当密封部件固化时，通过使其从模具脱离，从而得到图1和图2所示的半导体装置10。
上述半导体装置10具有：半导体芯片24a、24b，其在主面具备电极；绝缘电路基板20，其包括绝缘板21和形成于绝缘板21的正面的电路图案23a、23b；导电柱41a～41e，其下端部与电路图案23a、23b和半导体芯片24a、24b的正面接合，且上端部相对于电路图案23a、23b和半导体芯片24a、24b的正面向铅垂上方延伸；以及印刷基板30，其与导电柱41a～41e的上端部侧接合，并与绝缘电路基板20相对地配置。此时，印刷基板30在绝缘电路基板20的正面夹着间隔部50而与绝缘电路基板20相对地配置，按压部51夹着印刷基板30而配置在间隔部50上。在这样的半导体装置10中，通过按压部51，能够矫正由于用于将导电柱41a～41e接合于绝缘电路基板20和半导体芯片24a、24b的加热而在印刷基板30产生的翘曲。因此，因为印刷基板30被维持为大致水平，所以导电柱41a～41e的下端部不会从绝缘电路基板20和半导体芯片24a、24b脱离，而与绝缘电路基板20和半导体芯片24a、24b机械接合且电接合。其结果是，能维持导电柱41a～41e的机械连接且电连接，从而抑制半导体装置10的可靠性降低。
这样，按压部51只要能够矫正印刷基板30的翘曲即可，而不限于图1和图2的形状、配置位置、个数。以下，关于按压部51，将与图1和图2不同的情况作为变形例而进行说明。应予说明，以下，在图1和图2的半导体装置10中，主要使按压部51不同。因此，主要对与图1和图2的半导体装置10不同的部位进行说明。对于相同的部位，可以参照图1和图2。
(变形例1-1)
利用图7和图8对变形例1-1的半导体装置10进行说明。图7是第一实施方式的变形例1-1的半导体装置的侧视截面图，图8是第一实施方式的变形例1-1的半导体装置的俯视图。应予说明，图7是图8中的单点划线X-X的截面图。此外，图8是在图7中去除了密封部件60的上部的印刷基板30的俯视图。
在变形例1-1的半导体装置10中，按压部51呈I字状，是与绝缘电路基板20的长边对应的长度。此外，按压部51分别沿绝缘电路基板20的相对的长边设置，在两端部的贯通孔51a分别插通有外部端子40a、40b。变形例1-1的按压部51与图1和图2的按压部51相比按压印刷基板30的面积更大。因此，变形例1-1的按压部51与图1和图2的按压部51相比，能够更可靠地矫正印刷基板30的翘曲。伴随于此，也能够更可靠地防止导电柱41a～41e从绝缘电路基板20和半导体芯片24a、24b分离。
另一方面，间隔部50也优选尽可能地配置于按压部51的下部。但是，在通过密封部件来密封绝缘电路基板20和印刷基板30时，从绝缘电路基板20的侧部填充密封部件。此时，间隔部50需要是不堵塞密封部件的填充路径那样的形状、配置。考虑到这一点，间隔部50优选通过第一实施方式而如图1和图2那样地配置在与印刷基板30的四角相对的部位。
(变形例1-2)
利用图9对变形例1-2的半导体装置10进行说明。图9是第一实施方式的变形例1-2的半导体装置的俯视图。应予说明，图9的单点划线X-X处的截面图能够参照图1。此外，图9是去除了密封部件60的上部的印刷基板30的俯视图。
在变形例1-2的半导体装置10中，按压部51呈I字状，是与绝缘电路基板20的短边对应的长度。此外，按压部51沿绝缘电路基板20的相对的短边而设置，在两端部的贯通孔51a分别插通有外部端子40a和外部端子40b。变形例1-2的按压部51的按压印刷基板30的面积也比图1和图2的按压部51的按压印刷基板30的面积大。因此，变形例1-2的按压部51与图1和图2的按压部51相比，能够更可靠地矫正印刷基板30的翘曲。伴随于此，也能够更可靠地防止导电柱41a～41e从绝缘电路基板20和半导体芯片24a、24b分离。
(变形例1-3)
利用图10对变形例1-3的半导体装置10进行说明。图10是第一实施方式的变形例1-3的半导体装置的俯视图。应予说明，图10的单点划线X-X处的截面图能够参照图7。此外，图10是去除了密封部件60的上部的印刷基板30的俯视图。
在变形例1-3的半导体装置10中，按压部51在俯视时呈连续的环状，是与绝缘电路基板20的长边和短边对应的长度。此外，按压部51沿绝缘电路基板20的长边和短边设置，并且外部端子40a和外部端子40b分别插通于四角的贯通孔51a。变形例1-3的按压部51与图1和图2以及变形例1-1、1-2的按压部51相比，按压印刷基板30的面积更大。因此，变形例1-3的按压部51能够更可靠地矫正印刷基板30的翘曲。伴随于此，也能够更可靠地防止导电柱41a～41e从绝缘电路基板20和半导体芯片24a、24b分离。
应予说明，如上所述，优选按压部51尽可能地覆盖印刷基板30的正面。因此，为了不妨碍印刷基板30的正面的导电柱41a～41e，环状的按压部51也可以具有横穿相对的长边和相对的短边的部分。
(变形例1-4)
利用图11和图12对变形例1-4的半导体装置10进行说明。图11是第一实施方式的变形例1-4的半导体装置的侧视截面图，图12是第一实施方式的变形例1-4的半导体装置的俯视图。应予说明，图11是图12中的单点划线X-X的截面图。此外，图12是在图11中去除了密封部件60的上部的印刷基板30的俯视图。
在变形例1-4的半导体装置10中，在图1和图2的半导体装置10中，不具备按压部51，在外部端子40a、40b的外周面形成有按压部件40a1、40b1。如图11所示，按压部件40a1、40b1在侧视时从外部端子40a、40b的外周面向与外部端子40a、40b的延伸方向(±Z方向)垂直(X-Y面)方向突出。此外，如图12所示，按压部件40a1、40b1在俯视时从外部端子40a、40b的外周面向四周分别突出。
这样的外部端子40a、40b在图3的步骤S1中预先准备，当进行将安装有该外部端子40a、40b的印刷基板30搭载于绝缘电路基板20的搭载工序(图3的步骤S3)时，印刷基板30被按压部件40a1、40b1向间隔部50侧按压。因此，不进行图3的步骤S4(不使用按压部51)就能够矫正印刷基板30的翘曲。
因此，与图1、图2以及变形例1-1～1-3的情况相比，变形例1-4的半导体装置10不使用按压部51，此外能够减少制造工序，能够削减制造成本。
应予说明，变形例1-4的外部端子40a、40b的按压部件40a1、40b1例如也可以对外部端子40a、40b进行锻造加工而使按压部件40a1、40b1突出。或者，也可以通过焊接加工将按压部件40a1、40b1接合于外部端子40a、40b。此外，按压部件40a1、40b1只要能够将印刷基板30向间隔部50侧按压即可。因此，按压部件40a1、40b1不限于图12的形状。例如，相对于外部端子40a、40b的外周面，在俯视时沿外周等间隔地形成两个以上即可。或者，按压部件40a1、40b1也可以在俯视时相对于外部端子40a、40b的外周面沿外周呈环状或扇型状。
此外，形成于外部端子40a、40b的按压部件40a1、40b1的长度也可以不是各向同性的。外部端子40a、40b设置于印刷基板30的四角，因此从外部端子40a、40b朝向印刷基板30的外侧的按压部件40a1、40b1为了不从印刷基板30伸出而限制长度。另一方面，从外部端子40a、40b朝向印刷基板30的内侧的按压部件40a1、40b1也可以比朝向外侧的按压部件40a1、40b1长。
(变形例1-5)
利用图13和图14对变形例1-5的半导体装置10进行说明。图13是第一实施方式的变形例1-5的半导体装置的侧视截面图，图14是第一实施方式的变形例1-5的半导体装置的俯视图。应予说明，图13是图14中的单点划线X-X的截面图。此外，图14是在图13中去除了密封部件60的上部的印刷基板30的俯视图。
在变形例1-5的半导体装置10中，在图1和图2的半导体装置10中，不使用按压部51，而在印刷基板30的供外部端子40a、40b插通的贯通孔30a的外部端子40a、40b的周围插入楔部件40a2、40b2。应予说明，贯通孔30a的直径形成为比图1和图2的印刷基板30的供外部端子40a、40b插通的贯通孔的直径宽几个百分点。
楔部件40a2、40b2呈圆筒状。楔部件40a2、40b2的内径(俯视时内表面的直径)也可以与外部端子40a、40b的直径相同或者比外部端子40a、40b的直径小几个百分点。楔部件40a2、40b2的外径(俯视时外表面的直径)也可以与印刷基板30的贯通孔30a的直径相同或者比该直径大几个百分点。此外，楔部件40a2、40b2的外表面的直径也可以随着朝向-Z方向而缩径。由此，楔部件40a2、40b2容易进入外部端子40a、40b与贯通孔30a、30b之间的间隙。而且，在楔部件40a2、40b2的正面侧一体地形成有凸缘。凸缘也可以设为在安装了楔部件40a2、40b2时不从印刷基板30的正面突出的程度的尺寸。楔部件40a2、40b2也以具备耐热性且热膨胀系数小的材料为主要成分而构成。这样的材料例如使用陶瓷、碳或它们的复合材料。
接着，再次参照图3对包括楔部件40a2、40b2的半导体装置10的制造方法进行说明。应予说明，在此，主要说明与图3的不同点。首先，在图3的步骤S1中，进一步准备楔部件40a2、40b2作为构成半导体装置1的部件。接着，在图3的步骤S2b中，将外部端子40a、40b插通于印刷基板30的贯通孔30a。然后，将外部端子40a、40b插通于楔部件40a2、40b2，并将楔部件40a2、40b2打入外部端子40a、40b与贯通孔30a之间。通过楔部件40a2、40b2，将外部端子40a、40b固定于印刷基板30。
接着，在图3的步骤S3中，对绝缘电路基板20搭载印刷基板30。此时，固定于印刷基板30的外部端子40a、40b的下端部插通于间隔部50的贯通孔50a而与绝缘电路基板20的正面抵接。印刷基板30被固定于外部端子40a、40b，印刷基板30的正面被楔部件40a2、40b2的凸缘向间隔部50侧按压。
之后，不进行图3的步骤S4(不使用按压部51)而进行步骤S5的工序。印刷基板30的正面被楔部件40a2、40b2的凸缘向间隔部50侧按压，因此能够矫正由加热引起的印刷基板30的翘曲。因此，印刷基板30维持水平，因此导电柱41a～41e的下端部不会从绝缘电路基板20和半导体芯片24a、24b脱离，维持与绝缘电路基板20和半导体芯片24a、24b抵接的状态而可靠地接合。接着，进行图3的步骤S6的密封工序，得到图13和图14所示的半导体装置10。
因此，相对于图1、图2以及变形例1-1～1-3，变形例1-5的半导体装置10不使用按压部51，此外，能够减少制造工序，能够削减制造成本。
(变形例1-6)
利用图15和图16对变形例1-6的半导体装置10进行说明。图15是第一实施方式的变形例1-6的半导体装置的侧视截面图，图16是第一实施方式的变形例1-6的半导体装置的俯视图。应予说明，图15是图16中的单点划线X-X的截面图。此外，图16是在图15中去除了密封部件60的上部的印刷基板30的俯视图。
在变形例1-6的半导体装置10中，列举未设置外部端子40a、40b的情况为例而进行说明。在这样的半导体装置10中，在间隔部50的与按压部51相对的上表面形成有相对于绝缘电路基板20的正面向铅垂上方(+Z方向)延伸的凸部50b。印刷基板30的四角(的贯通孔(省略图示))配置在间隔部50上，并且插通有凸部50b。凸部50b可以是圆柱、棱柱中的任一种。此外，凸部50b需要比印刷基板30的厚度长。
此外，在按压部51的与间隔部50相对的下表面形成有贯通孔51a。贯通孔51a是与凸部50b对应的形状和大小。此外，贯通孔51a可以如图1所示那样从按压部51的背面贯通至正面，此外，也可以如图15所示那样不贯通正面。在这样的按压部51的贯通孔51a嵌合有向印刷基板30的正面突出的凸部50b，印刷基板30被按压部51和间隔部50夹持。
接着，再次参照图3对包括这样的间隔部50和按压部51的半导体装置10的制造方法进行说明。应予说明，在此，与图3相同地主要说明不同点。首先，在图3的步骤S1中，准备具备凸部50b的间隔部50和形成有贯通孔51a的按压部51。应予说明，在此，不包括外部端子40a、40b。
接着，在图3的步骤S3中，相对于绝缘电路基板20，隔着间隔部50而搭载在步骤S2b中组装而成的印刷基板30。此时，使间隔部50的凸部50b插通印刷基板30的四角，将印刷基板30的导电柱41a～41e的下端部搭载于配置有板焊料的半导体芯片24a、24b和电路图案23a、23b。
接着，在图3的步骤S4中，使从印刷基板30突出的凸部50b贯通于贯通孔51a，夹着印刷基板30在间隔部50上安装按压部51。因此，由于印刷基板30被间隔部50的凸部51b插通，因此平面(X-Y面)方向的移动被限制。此外，由于印刷基板30被按压部51和间隔部50夹持，因此铅垂方向(±Z方向)的移动被限制。接着，进行图3的步骤S5的工序。此时，即使伴随着加热而在印刷基板30产生翘曲，也被按压部51向间隔部50侧按压。由此，在印刷基板30产生的翘曲被矫正，印刷基板30被维持为大致水平。因此，导电柱41a～41e的下端部维持与绝缘电路基板20和半导体芯片24a、24b抵接的状态。其结果是，导电柱41a～41e与绝缘电路基板20和半导体芯片24a、24b可靠地接合。最后，进行图3的步骤S6的工序，得到图15和图16的半导体装置10。
因此，变形例1-6的半导体装置10即使不包括外部端子40a、40b，由于在间隔部50形成有凸部50b，在按压部51形成有贯通孔51a，因此也能够矫正印刷基板30的翘曲，维持导电柱41a～41e的下端部与绝缘电路基板20和半导体芯片24a、24b的抵接。其结果是，能维持导电柱41a～41e的机械连接且电连接，从而抑制半导体装置10的可靠性降低。
应予说明，在变形例1-6中，对将凸部50b和贯通孔51a分别形成于间隔部50和按压部51的情况进行了说明。不限于该情况，也可以将凸部50b形成于按压部51的下表面，将贯通孔51a形成于间隔部50的上表面。
[第二实施方式]
在第二实施方式中，对不包括外部端子的半导体装置进行说明。应予说明，在第二实施方式中，对与第一实施方式的半导体装置10相同的结构标注相同的附图标记，并简化或省略它们的说明。首先，利用图17和图18对这样的半导体装置进行说明。图17是第二实施方式的半导体装置的侧视截面图，图18是第二实施方式的半导体装置的俯视图。
如图17和图18所示，半导体装置10a具备绝缘电路基板20、半导体芯片24a、24b、印刷基板30以及导电柱41a～41e。此外，半导体装置10a与第一实施方式的半导体装置10不同，不包括外部端子40a、40b、间隔部50以及按压部51。而且，半导体装置10a的这些部件被密封部件60密封。半导体装置10a也以使绝缘电路基板20的背面(金属板22的背面)露出的方式被密封部件60密封。
接着，利用图19～图22以及图17、18对半导体装置10a的制造方法进行说明。图19是第二实施方式的半导体装置的制造方法的流程图。图20和图21是示出第二实施方式的半导体装置的制造方法所包含的搭载工序的图，图22是示出第二实施方式的半导体装置的制造方法所包含的安装工序的图。应予说明，主要说明与第一实施方式的图3的制造方法不同的工序。
首先，进行准备构成半导体装置10的部件的准备工序(步骤S1)。在准备工序中，准备半导体芯片24a、24b、绝缘电路基板20、导电柱41a～41e、印刷基板30、间隔部50、按压部51等。
接着，进行在绝缘电路基板20配置焊料、半导体芯片24a、24b等的绝缘电路基板组装工序(步骤S2a)和在印刷基板30安装导电柱41a～41e的印刷基板组装工序(步骤S2b)。应予说明，绝缘电路基板组装工序(步骤S2a)和印刷基板组装工序(步骤S2b)的实施顺序哪一个先进行均可。
在绝缘电路基板组装工序(步骤S2a)中，如图20所示，在模具70内设置绝缘电路基板20，在绝缘电路基板20的电路图案23a的预定区域，介由板焊料(省略图示)配置半导体芯片24a、24b。此外，在绝缘电路基板20的电路图案23a、23b和半导体芯片24a、24b的导电柱41a～41e的预定接合区域同样地配置板焊料。在绝缘电路基板20的四角还配置间隔部50。在印刷基板组装工序(步骤S2b)中，也可以使导电柱41a～41e插通于印刷基板30的预定的贯通孔，并用焊料接合。
接着，进行在步骤S2a、S2b中得到的绝缘电路基板20搭载印刷基板30的搭载工序(步骤S3)。对在步骤S2a中组装的绝缘电路基板20搭载在步骤S2b中组装的印刷基板30。由此，如图21所示，将印刷基板30配置在间隔部50上，使印刷基板30的导电柱41a～41e的下端部与配置有板焊料的半导体芯片24a、24b和电路图案23a、23b抵接。
接着，进行在印刷基板30的正面安装按压部51的安装工序(步骤S4)。如图22所示，将按压部51以夹着印刷基板30的方式分别安装在间隔部50上。印刷基板30被按压部51和间隔部50夹持，因此铅垂方向(±Z方向)的移动被限制。
接着，进行焊料接合工序(步骤S5)，在该焊料接合工序中，进行加热，使焊料熔融后，进行冷却，从而进行焊料接合。此时，即使印刷基板30伴随着加热而产生翘曲，也被按压部51向间隔部50侧按压。由此，在印刷基板30产生的翘曲被矫正，导电柱41a～41e的下端部维持与绝缘电路基板20和半导体芯片24a、24b抵接的状态。然后，通过冷却熔融的焊料，外部端子40a、40b和导电柱41a～41e与绝缘电路基板20和半导体芯片24a、24b可靠地接合。
接着，进行从一体化而成的印刷基板30、绝缘电路基板20以及半导体芯片24a、24b去除间隔部50和按压部51的去除工序(步骤S6a)。在去除间隔部50和按压部51时，从模具70取出一体化而成的印刷基板30、绝缘电路基板20以及半导体芯片24a、24b而进行去除。将按压部51向上方提起，将间隔部50向外侧拆除。
接着，进行通过密封部件对一体化而成的印刷基板30、绝缘电路基板20以及半导体芯片24a、24b进行密封的密封工序(步骤S6)。将在步骤S6a中去除了间隔部50和按压部51之后的一体化而成的印刷基板30、绝缘电路基板20以及半导体芯片24a、24b设置于预定的模具，向模具内填充密封部件。当密封部件固化时，通过脱离模具，得到图17和图18所示的半导体装置10a。
如此制造出的半导体装置10a在制造过程所包含的加热时，能够通过按压部51来矫正在印刷基板30产生的翘曲。因此，印刷基板30被维持为大致水平，因此导电柱41a～41e的下端部不会从绝缘电路基板20和半导体芯片24a、24b脱离，而与绝缘电路基板20和半导体芯片24a、24b接合。其结果是，能维持导电柱41a～41e的机械连接且电连接，从而抑制半导体装置10a的可靠性降低。
[第三实施方式]
在第三实施方式中，利用图23、图24以及图19对通过其他方法制造第二实施方式的半导体装置10a的情况进行说明。图23和图24是示出第三实施方式的半导体装置的制造方法所包含的搭载工序的图。
首先，与第二实施方式同样地，进行图19的步骤S1、S2a、S2b的工序。应予说明，关于在步骤S1中进一步准备的间隔部55和按压部56，将在后面叙述。
在绝缘电路基板组装工序(步骤S2a)中，如图23所示，在模具70内设置绝缘电路基板20，在绝缘电路基板20的电路图案23a的预定区域，介由板焊料(省略图示)配置半导体芯片24a、24b。应予说明，绝缘电路基板20相对于模具70在图23中左侧空出间隙而设置。此外，在绝缘电路基板20的电路图案23a、23b和半导体芯片24a、24b的导电柱41a～41e的预定接合区域同样地配置板焊料。在绝缘电路基板20的四角还配置间隔部50、55。间隔部50分别配置于绝缘电路基板20的图23中右侧(的近前及其里侧)。应予说明，在间隔部50的上表面形成有凹部50c。间隔部55在间隔部50的背面的端部形成有相对于该背面向铅垂下方(-Z方向)延伸的凸部55a。间隔部55在凸部55a的上方的上表面还形成有凹部55b。因此，间隔部55分别配置于绝缘电路基板20的图23中左侧(的近前及其里侧)，并且使凸部55a嵌合于绝缘电路基板20与模具70之间。
接着，进行在步骤S2a、S2b中得到的绝缘电路基板20搭载印刷基板30的搭载工序(步骤S3)。对在步骤S2a中组装的绝缘电路基板20的间隔部50、55搭载在步骤S2b中组装的印刷基板30。
接着，进行在印刷基板30的正面安装按压部51、56的安装工序(步骤S4)。将按压部51以夹着图24中右侧的印刷基板30的方式分别安装在间隔部50上。在按压部51的下表面形成有凸部51b。当将按压部51配置在印刷基板30上时，凸部51b插通印刷基板30而与间隔部50的凹部50c嵌合。
此外，将按压部56夹着图24中左侧的印刷基板30分别安装在间隔部55上。按压部56在按压部51的背面的端部形成有相对于该背面向铅垂下方(-Z方向)延伸的凸部56a。此外，按压部56形成有从上表面贯通凸部56a的下表面的贯通孔56b。这样的按压部56分别安装于印刷基板30的图24中左侧，并且使凸部56a嵌合于印刷基板30与模具70之间。进一步地，使支承棒56c穿过按压部56的贯通孔56b，插通至间隔部55的凹部55b。由此，印刷基板30被按压部51、56和间隔部50、55夹持。因此，印刷基板30的铅垂方向(±Z方向)的移动被限制。并且，印刷基板30也被按压部56的凸部56a、支承棒56c以及按压部51的凸部51b限制平面方向(X-Y面)的移动。
接着，进行焊料接合工序(步骤S5)，在该焊料接合工序中，进行加热，使焊料熔融后，进行冷却，而进行焊料接合。此时，即使印刷基板30伴随着加热而产生翘曲，也会被按压部51、56向间隔部50、55侧按压。因此，在印刷基板30产生的翘曲被矫正，导电柱41a～41e的下端部维持与绝缘电路基板20和半导体芯片24a、24b抵接的状态。然后，通过冷却熔融的焊料，导电柱41a～41e与绝缘电路基板20和半导体芯片24a、24b可靠地接合。
接着，进行从一体化了的印刷基板30、绝缘电路基板20以及半导体芯片24a、24b去除按压部51、56和间隔部50、55的去除工序(步骤S6a)。在去除按压部51、56和间隔部50、55时，从模具70取出成为一体了的印刷基板30和绝缘电路基板20来进行去除。拔出支承棒56c，将按压部51、56向上方提起，将间隔部50、55向外侧拆除。
接着，进行通过密封部件对一体化了的印刷基板30、绝缘电路基板20以及半导体芯片24a、24b进行密封的密封工序(步骤S6)。在步骤S6a中，去除按压部51、56和间隔部50、55，将一体化了的印刷基板30、绝缘电路基板20以及半导体芯片24a、24b设置于预定的模具，向模具内填充密封部件。若密封部件固化，则通过脱离模具，得到图17和图18所示的半导体装置10a。
这样制造出的半导体装置10a在制造过程所包含的加热时，能够通过按压部51、56来矫正在印刷基板30产生的翘曲。并且，通过按压部51、56，也能够防止印刷基板30向平面方向的位置偏移。因此，印刷基板30被维持为大致水平，因此导电柱41a～41e的下端部不会从绝缘电路基板20和半导体芯片24a、24b脱离，此外，不发生位置偏移地与绝缘电路基板20和半导体芯片24a、24b接合。其结果是，能维持导电柱41a～41e的机械连接且电连接，从而抑制半导体装置10a的可靠性降低。
以上仅示出了本发明的原理。另外，本领域技术人员能够进行多种变形、变更，本发明不限于上述示出、说明的准确的结构和应用例，对应的全部变形例和等同物被视为基于附加的权利要求及其等同物的本发明的范围。

Claims (12)

1.一种半导体装置，其特征在于，具有：
半导体芯片，其在主面具备电极；
绝缘电路基板，其包括绝缘板、形成于所述绝缘板的正面且配置有所述半导体芯片的电路图案；
多个导电柱，其下端部与所述电路图案的正面和所述半导体芯片的所述电极中的至少一者接合，上端部相对于所述绝缘电路基板的正面向铅垂上方延伸；以及
印刷基板，其与所述多个导电柱的上端部侧接合，并与所述绝缘电路基板相对地配置，
所述印刷基板在所述绝缘电路基板的正面夹着间隔部而与所述绝缘电路基板相对地配置，
按压部以夹着所述印刷基板的方式配置在所述间隔部上。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置还具备支承棒，所述支承棒呈棒状，贯通所述印刷基板和所述间隔部，并与所述电路图案的正面接合。
3.根据权利要求2所述的半导体装置，其特征在于，
所述支承棒也插通所述按压部，所述按压部配置于所述印刷基板。
4.根据权利要求2所述的半导体装置，其特征在于，
所述按压部与所述支承棒一体地形成。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述间隔部在俯视时设置于所述绝缘电路基板的四角。
6.根据权利要求5所述的半导体装置，其特征在于，
所述按压部在俯视时沿所述绝缘电路基板的边而设置。
7.根据权利要求6所述的半导体装置，其特征在于，
所述按压部在俯视时分别设置于所述绝缘电路基板的相对的一对边。
8.根据权利要求7所述的半导体装置，其特征在于，
所述按压部在俯视时沿所述绝缘电路基板的边而设置于整周。
9.根据权利要求1所述的半导体装置，其特征在于，
在所述间隔部的与所述按压部相对的上表面形成有插通所述印刷基板的凸部，并且在所述按压部的与所述间隔部相对的下表面形成有与所述凸部嵌合的凹部，或者在所述间隔部的与所述按压部相对的上表面形成有所述凹部，并且在所述按压部的与所述间隔部相对的下表面形成有所述凸部。
10.一种半导体装置的制造方法，其特征在于，具有：
准备工序，准备在主面具备电极的半导体芯片、包括绝缘板和形成于所述绝缘板的正面的电路图案的绝缘电路基板、多个导电柱以及印刷基板；
搭载工序，在所述绝缘电路基板的正面隔着间隔部将所述印刷基板与所述绝缘电路基板相对地配置，并且介由焊料将与所述印刷基板接合的所述多个导电柱的下端部配置于所述电路图案的正面和所述半导体芯片的所述电极中的至少一者；
安装工序，将按压部以夹着所述印刷基板的方式安装在所述间隔部上；以及
接合工序，进行加热而将所述导电柱与所述电路图案接合。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，
在所述间隔部的与所述按压部相对的上表面和所述按压部的与所述间隔部相对的下表面，分别形成有插通所述印刷基板的凸部和与所述凸部嵌合的凹部，
在所述搭载工序中，使所述凸部插通于所述印刷基板而使所述印刷基板隔着所述间隔部与所述绝缘电路基板相对地配置，
在所述安装工序中，将从所述印刷基板插通的所述凸部嵌合于所述凹部而安装所述按压部。
12.根据权利要求10或11所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法在所述接合工序后还包括拆下所述间隔部和所述按压部的去除工序。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4434879B2 (ja) * 2004-08-24 2010-03-17 三菱電機株式会社 電力用半導体装置
US8130499B2 (en) 2007-11-30 2012-03-06 Panasonic Corporation Heat dissipating structure base board, module using heat dissipating structure base board, and method for manufacturing heat dissipating structure base board
JP5083226B2 (ja) 2009-01-14 2012-11-28 富士電機株式会社 半導体装置およびその製造方法
JP6010942B2 (ja) 2012-03-15 2016-10-19 富士電機株式会社 半導体装置およびその製造方法
JP5962364B2 (ja) * 2012-09-13 2016-08-03 富士電機株式会社 パワー半導体モジュール
JP6107197B2 (ja) 2013-02-13 2017-04-05 富士電機株式会社 半導体装置の製造方法
JP6149938B2 (ja) 2013-10-30 2017-06-21 富士電機株式会社 半導体モジュール
CN105612613B (zh) 2014-04-01 2018-11-06 富士电机株式会社 半导体装置
JP6160542B2 (ja) * 2014-04-03 2017-07-12 富士電機株式会社 半導体装置
JP7031347B2 (ja) 2018-02-14 2022-03-08 三菱電機株式会社 パワーモジュール及び半導体装置
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