CN113632226A - 具有支石墓结构的半导体装置及其制造方法以及支撑片形成用层叠膜及其制造方法 - Google Patents

具有支石墓结构的半导体装置及其制造方法以及支撑片形成用层叠膜及其制造方法 Download PDF

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谷口纮平
桥本慎太郎
尾崎義信
板垣圭
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Abstract

本发明的支撑片形成用层叠膜依次具备基材膜、感压黏合层及支撑片形成用膜,且支撑片形成用膜具有至少包含金属层的多层结构。所述支撑片形成用层叠膜适用于具有支石墓结构的半导体装置的制造工艺,所述半导体装置包括:基板;第一芯片,配置于基板上;多个支撑片,配置于基板上且第一芯片的周围;以及第二芯片,由多个支撑片支撑且配置成覆盖第一芯片。

Description

具有支石墓结构的半导体装置及其制造方法以及支撑片形成 用层叠膜及其制造方法
技术领域
本发明涉及一种具有支石墓结构的半导体装置,该半导体装置包括:基板;第一芯片,配置在基板上;多个支撑片,配置于基板上且第一芯片周围;以及第二芯片,由多个支撑片支撑并且配置成覆盖第一芯片。并且,本发明涉及一种具有支石墓结构的半导体装置的制造方法以及支撑片形成用层叠膜及其制造方法。另外,支石墓(dolmen)是石墓的一种,具备多个支柱石及载置在其上的板状的岩石。在具有支石墓结构的半导体装置中,支撑片相当于“支柱石”,第二芯片相当于“板状的岩石”。
背景技术
近年来,在半导体装置的领域,要求高集成、小型化以及高速化。作为半导体装置的一方式,在配置于基板上的控制器芯片上层叠半导体芯片的结构受到关注。例如专利文献1公开了一种半导体晶粒组件,该半导体晶粒组件包括控制器晶粒、以及在控制器晶粒上由支撑部件支撑的存储器晶粒。专利文献1的图1A所示的半导体组件100可谓是具有支石墓结构。即,半导体组件100包括封装基板102、配置在封装基板102表面上的控制器晶粒103、配置在控制器晶粒103上方的存储器晶粒106a、存储器晶粒106b、以及支撑存储器晶粒106a的支撑部件130a、支撑部件130b。
以往技术文献
专利文献
专利文献1:日本专利特表2017-515306号公报
发明内容
发明要解决的技术课题
专利文献1公开了作为支撑部件(支撑片),能够使用硅等半导体材料,更具体而言,能够使用切割半导体晶圆而得到的半导体材料的断片(参考专利文献1的[0012]、[0014]及图2)。为了使用半导体晶圆制造支石墓结构用的支撑片,与普通的半导体芯片的制造同样,例如需要以下的各工序。
(1)在半导体晶圆上贴附背面研磨带(back grind tape)的工序;
(2)背面研磨半导体晶圆的工序;
(3)对切割环与配置在其中的背面研磨后的半导体晶圆贴附具有压敏胶黏层及黏合剂层的膜(切割晶粒接合(dicing/die-bonding)一体型膜)的工序;
(4)从半导体晶圆剥离背面研磨带的工序;
(5)将半导体晶圆单片化的工序;
(6)从压敏胶黏层拾取包含半导体芯片与黏合剂片的层叠体的支撑片的工序;
(7)将多个支撑片压接在基板的规定位置的工序。
本发明提供一种半导体装置的制造方法,在具有支石墓结构的半导体装置的制造工艺中,能够简化制作支撑片的工序,并且能够实现支撑片的优异的拾取性。并且,本发明提供一种具有支石墓结构的半导体装置、以及支撑片形成用层叠膜及其制造方法。
用于解决技术课题的手段
本发明的一个方面涉及一种具有支石墓结构的半导体装置的制造方法。该制造方法包括以下的工序。
(A)准备依次具备基材膜、感压黏合层及支撑片形成用膜的层叠膜的工序;
(B)通过将支撑片形成用膜单片化,而在感压黏合层的表面上形成多个支撑片的工序;
(C)从感压黏合层拾取支撑片的工序;
(D)在基板上配置第一芯片的工序;
(E)在基板上且第一芯片的周围或应配置第一芯片的区域的周围,配置多个支撑片的工序;
(F)准备带黏合剂片的芯片的工序,该带黏合剂片的芯片具备第二芯片、及设置在第二芯片的一个面上的黏合剂片;
(G)通过在多个支撑片的表面上配置带黏合剂片的芯片来构筑支石墓结构的工序。
上述支撑片形成用膜具有至少包含金属层的多层结构。根据本发明人等的研究,在并用含有金属层的支撑片形成用膜及紫外线固化型的压敏胶黏层的情况下,将支撑片形成用膜单片化而得到的支撑片的拾取性有变得不充分的倾向。即,本发明人等例如,在利用刀片将包含金属层的支撑片形成用膜单片化的情况下,由于金属的延展性,金属片(金属层被单片化而成的)的边缘容易成为进入压敏胶黏层的状态。然后,本发明人等推测:当压敏胶黏层通过紫外线照射而固化时,金属片的边缘被固定在固化了的压敏胶黏层上,由此存在支撑片的拾取性变得不充分的倾向。通过采用感压黏合层(感压型的压敏胶黏层)代替紫外线固化型的压敏胶黏层,即使在支撑片形成用膜含有金属层的情况下,也能够实现支撑片的优异的拾取性。
(D)工序及(E)工序可以先实施任一项。在先实施(D)工序的情况下,在(E)工序中,只要在基板上且第一芯片的周围配置多个支撑片即可。另一方面,在先实施(E)工序的情况下,在(E)工序中,在基板上且应配置第一芯片的区域的周围配置多个支撑片,然后,在(D)工序中,在该区域配置第一芯片即可。
在本发明的上述制造方法中,使用将支撑片形成用膜单片化而获得的支撑片。由此,与使用切割半导体晶圆而得到的半导体材料的断片作为支撑片的以往的制造方法相比,能够简化制作支撑片的工序。即,以往需要上述(1)~(7)的工序,与此相对,支撑片形成用膜不包含半导体晶圆,因此能够省略与半导体晶圆的背面研磨相关的(1)、(2)及(4)的工序。并且,由于不使用比树脂材料昂贵的半导体晶圆,因此也能够削减成本。
(A)工序中准备的层叠膜具有感压黏合层,因此在(B)工序与(C)工序之间,可以不实施对感压黏合层照射紫外线的工序。
在支撑片形成用膜包含热固性树脂层的情况下,加热支撑片形成用膜或支撑片使热固性树脂层或黏合剂片固化的工序在适当的时机实施即可,例如在(G)工序之前实施即可。在以与多个支撑片的表面接触的方式配置带黏合剂片的芯片的阶段,热固性树脂层已经固化,由此能够抑制支撑片随着带黏合剂片的芯片的配置而变形。另外,由于热固性树脂层相对于其他部件(例如基板)具有黏合性,因此可以不在支撑片上另外设置黏合剂层等。
本发明的一个方面涉及一种具有支石墓结构的半导体装置。即,该半导体装置具有支石墓结构,该半导体装置包括:基板;第一芯片,配置于基板上;多个支撑片,配置于基板上且第一芯片的周围;以及第二芯片,由多个支撑片支撑且配置成覆盖第一芯片,且支撑片具有至少包括金属片的多层结构。
本发明的上述半导体装置可以进一步包括黏合剂片,该黏合剂片设置在第二芯片的一个面上并且被第二芯片与多个支撑片夹持。此种情况下,上述第一芯片可以与黏合剂片分离,也可以与黏合剂片接触。该黏合剂片例如以至少覆盖第二芯片中的与第一芯片相对的区域的方式设置。该黏合剂片可以从第二芯片的上述区域连续地延伸至第二芯片的周缘侧,并且被第二芯片与多个支撑片夹持。即,一个该黏合剂片可以覆盖第二芯片的上述区域且将第二芯片与多个支撑片黏合。
本发明的一个方面涉及一种支撑片形成用层叠膜。该层叠膜依次具备基材膜、感压黏合层及支撑片形成用膜,且支撑片形成用膜具有至少含有金属层的多层结构。作为金属层的具体例,可列举铜层及铝层。感压黏合层无需通过紫外线照射而固化,因此可以不包含含有具有光反应性的碳-碳双键的树脂。另外,感压黏合层也可以包含含有具有光反应性的碳-碳双键的树脂。例如,感压黏合层可以通过对包含具有碳-碳双键的树脂的压敏胶黏层的规定区域照射紫外线而使压敏胶黏层的该区域的胶黏性降低,也可以残留含有具有光反应性的碳-碳双键的树脂。
上述支撑片形成用膜的厚度例如为5μm~180μm。通过使支撑片形成用膜的厚度在该范围内,能够构筑相对于第一芯片(例如,控制器芯片)而为适当高度的支石墓结构。支撑片形成用膜可以包含热固性树脂层。热固性树脂层例如含有环氧树脂,优选为含有弹性体。通过构成支撑片的热固性树脂层含有弹性体,能够缓和半导体装置内的应力。
本发明的一个方面涉及一种支撑片形成用层叠膜的制造方法。该制造方法包括:准备压敏胶黏剂膜的工序,该压敏胶黏剂膜具有基材膜、及形成在该基材膜的一个面上的感压黏合层;以及在感压黏合层的表面上层叠支撑片形成用膜的工序,且支撑片形成用膜具有至少包含金属层的多层结构。
具有热固性树脂层及金属层的支撑片形成用层叠膜例如可以如以下那样制造。即,该支撑片形成用层叠膜的制造方法包括:准备依次具备基材膜、感压黏合层、热固性树脂层的层叠膜的工序;以及在热固性树脂层的表面形成金属层的工序。
发明效果
根据本发明,提供一种在具有支石墓结构的半导体装置的制造工艺中,能够简化制作支撑片的工序,并且能够实现支撑片的优异的拾取性的半导体装置的制造方法。并且,根据本发明,提供一种具有支石墓结构的半导体装置、以及支撑片形成用层叠膜及其制造方法。
附图说明
图1是示意性地表示本发明的半导体装置的第一实施方式的剖视图。
图2的(a)及图2的(b)是示意性地表示第一芯片与多个支撑片的位置关系的例子的平面图。
图3的(a)是示意性地表示支撑片形成用层叠膜的一实施方式的平面图,图3的(b)是图3的(a)的b-b线处的剖视图。
图4是示意性地表示贴合感压黏合层与支撑片形成用膜的工序的剖视图。
图5的(a)~图5的(d)是示意性地表示支撑片的制作过程的剖视图。
图6是示意性地表示在基板上且第一芯片周围配置有多个支撑片的状态的剖视图。
图7是示意地表示带黏合剂片的芯片一例的剖视图。
图8是示意性地表示形成在基板上的支石墓结构的剖视图。
图9是示意性地表示本发明的半导体装置的第二实施方式的剖视图。
图10是示意性地表示支撑片形成用层叠膜的另一实施方式的剖视图。
具体实施方式
以下,参考附图对本发明的实施方式进行详细说明。其中,本发明不限定于以下的实施方式。另外,本说明书中,所谓“(甲基)丙烯酸”是指丙烯酸或甲基丙烯酸,所谓“(甲基)丙烯酸酯”是指丙烯酸酯或与其对应的甲基丙烯酸酯。所谓“A或B”,只要包含A与B的任一者即可,也可以两者均包含。
在本说明书中,用语“层”在以平面图的形式进行观察时,除了在整个面形成的形状的结构以外,也包含部分地形成的形状的结构。并且,在本说明书中,“工序”这一用语不仅是指独立的工序,即便在无法与其他工序明确地加以区分的情况下,只要达成该工序的预期的作用,则也包含于本用语中。并且,使用“~”所表示的数值范围表示包含“~”的前后所记载的数值分别作为最小值及最大值的范围。
在本说明书中,关于组合物中的各成分的含量,在组合物中存在多种相当于各成分的物质的情况下,只要无特别说明,则是指组合物中存在的该多种物质的合计量。并且,例示材料只要无特别说明,则可以单独使用,也可以组合使用两种以上。并且,本说明书中阶段性地记载的数值范围中,某阶段的数值范围的上限值或下限值也可以替换为其他阶段的数值范围的上限值或下限值。并且,本说明书中所记载的数值范围中,该数值范围的上限值或下限值可以替换为实施例中所示的值。
<第一实施方式>
(半导体装置)
图1是示意性地表示本实施方式的半导体装置的剖视图。该图所示的半导体装置100包括:基板10、配置在基板10的表面上的芯片T1(第一芯片)、配置于基板10的表面上且芯片T1的周围的多个支撑片Dc、配置于芯片T1的上方的芯片T2(第二芯片)、由芯片T2与多个支撑片Dc夹持的黏合剂片Tc、层叠在芯片T2上的芯片T3、芯片T4、将基板10的表面上的电极(未图示)与芯片T1~芯片T4分别电连接的多个导线(wire)w;以及填充在芯片T1与芯片T2之间的间隙等中的密封材料50。
在本实施方式中,通过多个支撑片Dc、芯片T2、以及位于支撑片Dc与芯片T2之间的黏合剂片Tc而在基板10上构成支石墓结构。芯片T1与黏合剂片Tc分离。通过适当设定支撑片Dc的厚度,能够确保用于连接芯片T1的上表面与基板10的导线w的空间。通过使芯片T1与黏合剂片Tc分离,能够防止与芯片T1连接的导线w的上部接触芯片T2所导致的导线w的短路。并且,由于无需将导线埋入与芯片T2接触的黏合剂片Tc,因此具有能够减薄黏合剂片Tc的优点。
如图1所示,芯片T1与芯片T2之间的黏合剂片Tc覆盖芯片T2中的与芯片T1相对的区域R,并且从区域R连续地延伸至芯片T2的周缘侧。即,一个黏合剂片Tc覆盖芯片T2的区域R,并夹设在芯片T2与多个支撑片之间而将这些黏合。另外,图1中示出了黏合剂片Tc设置成覆盖芯片T2的一个面(下表面)的整体的方式。然而,由于黏合剂片Tc在半导体装置100的制造过程中可能收缩,因此只要实质上覆盖芯片T2的一个面(下表面)的整体即可,例如,在芯片T2的周缘的一部分也可以存在未被黏合剂片Tc覆盖的部位。图1中的芯片T2的下表面相当于芯片的背面。近年来芯片的背面多形成有凹凸。通过芯片T2背面的实质上的整体被黏合剂片Tc覆盖,能够抑制芯片T2产生裂缝或破裂。
基板10可以是有机基板,也可以是引线框架等金属基板。基板10中,从抑制半导体装置100的翘曲的观点而言,基板10的厚度例如为90μm~300μm,也可以为90μm~210μm。
芯片T1例如是控制器芯片,通过黏合剂片T1c黏合于基板10且通过导线w与基板10电连接。在俯视观察时的芯片T1的形状例如为矩形(正方形或长方形)。芯片T1的一边的长度例如为5mm以下,也可以为2mm~5mm或1mm~5mm。芯片T1的厚度例如为10μm~150μm,也可以为20μm~100μm。
芯片T2例如是存储器芯片,并经由黏合剂片Tc而黏合在支撑片Dc上。俯视时,芯片T2具有大于芯片T1的尺寸。在俯视观察时的芯片T2的形状例如为矩形(正方形或长方形)。芯片T2的一边的长度例如为20mm以下,也可以为4mm~20mm或4mm~12mm。芯片T2的厚度例如是10μm~170μm,也可以为20μm~120μm。另外,芯片T3、芯片T4也例如是存储器芯片,经由黏合剂片Tc黏合在芯片T2上。芯片T3、芯片T4的一边的长度只要与芯片T2相同即可,芯片T3、芯片T4的厚度也与芯片T2相同即可。
支撑片Dc发挥在芯片T1的周围形成空间的间隔物的作用。支撑片Dc由两个黏合剂片5c及被这些夹持的金属片6p构成。黏合剂片5c包含热固性树脂组合物(黏合剂片5p)的固化物。金属片6p包含金属材料(例如,铜或铝)。另外,如图2的(a)所示,可以在芯片T1的两侧的隔开的位置配置两个支撑片Dc(形状:长方形),也可以如图2的(b)所示,在与芯片T1的角部对应的位置分别配置一个支撑片Dc(形状:正方形,共计4个)。在俯视观察时的支撑片Dc的一边的长度例如为20mm以下,也可以为1mm~20mm或1mm~12mm。支撑片Dc的厚度(高度)例如为10μm~180μm,也可以为20μm~120μm。
两个黏合剂片5c、黏合剂片5c的厚度的合计相对于支撑片Dc的厚度的比率优选为0.1~0.9,更优选为0.2~0.8,进一步优选为0.35~0.7,进一步更优选为0.35~0.6。通过该比率在上述范围内,在支撑片Da的制造过程中能够实现拾取性(参考图5的(d))。即,通过使比率在0.1以上,能够更高度地抑制由于金属片6p的边缘进入感压黏合层2而引起的支撑片Da的拾取性降低。另一方面,当比率为0.9以下时,金属片6p具有足够的厚度,因此金属片6p起到如弹簧板那样的作用,能够实现更优异的拾取性。从这些观点出发,金属片6p的厚度例如是10μm~80μm,也可以为20μm~60μm。黏合剂片5c(一层)的厚度例如为5μm~120μm,也可以为10μm~60μm。
(支撑片的制造方法)
对支撑片的制造方法的一例进行说明。另外,图1所示的支撑片Dc是其所含的黏合剂片(热固性树脂组合物)固化后的支撑片。另一方面,支撑片Da是其所含的黏合剂片(热固性树脂组合物)完全固化之前的状态的支撑片(例如,参考图5的(b))。
首先,准备图3的(a)及图3的(b)所示的支撑片形成用层叠膜20(以下,视情况称为“层叠膜20”)。层叠膜20具备基材膜1、感压黏合层2及支撑片形成用膜D。基材膜1例如为聚对苯二甲酸乙二酯膜(PET(polyethylene terephthalate)膜)。感压黏合层2通过冲孔等形成为圆形(参考图3的(a))。支撑片形成用膜D通过冲孔等形成为圆形,具有比感压黏合层2小的直径(参考图3的(a))。支撑片形成用膜D由两个热固性树脂层5、及被这些夹持的金属层6构成。
热固性树脂层5的厚度例如为5μm~180μm,也可以为10μm~170μm或15μm~160μm。两个热固性树脂层5的厚度可以相同,也可以不同。金属层6例如是铜层或铝层。热固性树脂层5包含热固性树脂组合物。热固性树脂组合物经过半固化(B阶段)状态,通过之后的固化处理能够成为完全固化物(C阶段)状态。热固性树脂组合物含有环氧树脂、固化剂、弹性体(例如丙烯酸树脂),并根据需要进一步含有无机填料及固化促进剂等。两个热固性树脂层5的组成可以相同,也可以不同。对于构成热固性树脂层5的热固性树脂组合物的详细情况将在后面叙述。
金属层6的厚度例如为5μm~100μm,也可以为10μm~90μm或20μm~80μm。通过使金属层6的厚度在上述范围内,在拾取支撑片Da的工序中(参考图5的(d)),金属片6p发挥如弹簧板那样的作用,能够实现优异的拾取性。并且,层叠膜20包含金属层6,从而通过树脂材料与金属材料的光学对比度,在拾取工序中能够实现支撑片Da的优异的可见性。
两个热固性树脂层5、热固性树脂层5的厚度的合计相对于支撑片形成用膜D的厚度的比率优选为0.1~0.9,更优选为0.2~0.8,进一步优选为0.35~0.7,进一步更优选为0.35~0.6。通过该比率在上述范围内,在支撑片Da的制造过程中能够实现拾取性(参考图5的(d))。即,通过使比率在0.1以上,能够更高度地抑制由于金属片6p的边缘进入感压黏合层2而引起的支撑片Da的拾取性降低。另一方面,当比率为0.9以下时,金属片6p具有足够的厚度,因此金属片6p起到如弹簧板那样的作用,能够实现更优异的拾取性。从这些观点出发,金属层6的厚度例如为10μm~80μm,也可以为20μm~60μm。热固性树脂层5(一层)的厚度例如为5μm~120μm,也可以为10μm~60μm。
层叠膜20例如可以通过将第一层叠膜与第二层叠膜贴合来制造,该第一层叠膜具有基材膜1且在基材膜1的表面上具有感压黏合层2,该第二层叠膜具有覆盖膜3且在覆盖膜3的表面上具有支撑片形成用膜D(参考图4)。第一层叠膜可以经过如下工序而获得:在基材膜1的表面上通过涂布而形成感压黏合层的工序、以及通过冲孔等将感压黏合层加工成规定形状(例如圆形)的工序。第二层叠膜可以经过如下工序而获得:在覆盖膜3(例如PET膜或聚乙烯膜)的表面上通过涂布而形成热固性树脂层5的工序、在热固性树脂层5的表面形成金属层6的工序、在金属层6的表面上通过涂布而形成热固性树脂层5的工序、及通过冲孔等将经过这些工序而形成的支撑片形成用膜加工成规定的形状(例如圆形)的工序。当使用层叠膜20时,覆盖膜3在适当的时机被剥离。
如图5的(a)所示,将切割环DR贴附于层叠膜20。即,将切割环DR贴附于层叠膜20的感压黏合层2,成为在切割环DR的内侧配置有支撑片形成用膜D的状态。通过切割将支撑片形成用膜D单片化(参考图5的(b))。由此,可以从支撑片形成用膜D获得多个支撑片Da。支撑片Da由两个黏合剂片5p、及被两个黏合剂片5p夹持的金属片6p构成。其后,如图5的(c)所示,通过扩展基材膜1,使支撑片Da相互分离。如图5的(d)所示,通过用上推夹具42上推支撑片Da,从感压黏合层2剥离支撑片Da,并且用抽吸夹头44进行抽吸来拾取支撑片Da。另外,也可以通过对切割前的支撑片形成用膜D或拾取前的支撑片Da进行加热,使热固性树脂的固化反应进行。在拾取时通过支撑片Da适度地固化而能够实现优异的拾取性。优选为将用于单片化的切口形成至支撑片形成用膜D的外缘。支撑片形成用膜D的直径例如可以为300mm~310mm或300mm~305mm。支撑片形成用膜D的在俯视观察时的形状不限于图3的(a)所示的圆形,也可以为矩形(正方形或长方形)。
(半导体装置的制造方法)
对半导体装置100的制造方法进行说明。本实施方式的制造方法包括以下的(A)~(H)的工序。
(A)准备层叠膜20的工序(参考图4);
(B)通过将支撑片形成用膜D单片化,在感压黏合层2的表面上形成多个支撑片Da的工序(参考图5的(b));
(C)从感压黏合层2拾取支撑片Da的工序(参考图5的(d));
(D)在基板10上配置第一芯片T1的工序;
(E)在基板10上且第一芯片T1的周围配置多个支撑片Da的工序(参考图6);
(F)准备带黏合剂片的芯片T2a的工序,该带黏合剂片的芯片T2a具备第二芯片T2、及设置在第二芯片T2的一个面上的黏合剂片Ta(参考图7);
(G)通过在多个支撑片Dc的表面上配置带黏合剂片的芯片T2a来构筑支石墓结构的工序(参考图8);
(H)用密封材料50密封芯片T1与芯片T2之间的间隙等的工序(参考图1)。
(A)工序~(C)工序是制作多个支撑片Da的工艺,已经说明完毕。(D)工序~(H)工序是使用多个支撑片Da在基板10上构筑支石墓结构的工艺。以下,参考图6~图8对(D)工序~(H)工序进行说明。
[(D)工序]
(D)工序是在基板10上配置第一芯片T1的工序。例如,首先,经由黏合剂层T1c将芯片T1配置在基板10上的规定位置。然后,芯片T1通过导线w与基板10电连接。(D)工序可以为在(E)工序之前进行的工序,也可以在(A)工序之前、(A)工序与(B)工序之间、(B)工序与(C)工序之间、或者(C)工序与(E)工序之间。
[(E)工序]
(E)工序是在基板10上且第一芯片T1的周围配置多个支撑片Da的工序。经过该工序制作图6所示的结构体30。结构体30包括基板10、配置在基板10的表面上的芯片T1、及多个支撑片Da。支撑片Da的配置通过压接处理进行即可。压接处理例如优选为在80℃~180℃、0.01MPa~0.50MPa的条件下实施0.5秒~3.0秒。另外,关于支撑片Da,其包含的黏合剂片5p可以在(E)工序的时刻完全固化而成为支撑片Dc,也可以不在该时刻完全固化。支撑片Da中包含的黏合剂片5p也可以在(G)工序开始前的时刻完全固化而成为黏合剂片5c。
[(F)工序]
(F)工序是准备图7所示的带黏合剂片的芯片T2a的工序。带黏合剂片的芯片T2a包括芯片T2、及设置在芯片T2的一个表面的黏合剂片Ta。带黏合剂片的芯片T2a例如能够使用半导体晶圆及切割晶粒接合一体型膜,经过切割工序及拾取工序而获得。
[(G)工序]
(G)工序是以黏合剂片Ta与多个支撑片Dc的上表面接触的方式,在芯片T1的上方配置带黏合剂片的芯片T2a的工序。具体而言,经由黏合剂片Ta将芯片T2压接于支撑片Dc的上表面。该压接处理例如优选为在80℃~180℃、0.01MPa~0.50MPa的条件下实施0.5秒~3.0秒。继而,通过加热使黏合剂片Ta固化。该固化处理例如优选为在60℃~175℃、0.01MPa~1.0MPa的条件下实施5分钟以上。由此,黏合剂片Ta固化而成为黏合剂片Tc。经过该工序,在基板10上构筑支石墓结构(参考图8)。通过使芯片T1与带黏合剂片的芯片T2a分离,能够防止因导线w的上部与芯片T2接触而引起的导线w的短路。并且,由于无需在与芯片T2接触的黏合剂片Ta中埋入导线,因此具有能够使黏合剂片Ta变薄的优点。
在(G)工序后、(H)工序前,经由黏合剂片在芯片T2上配置芯片T3,而且,经由黏合剂片在芯片T3上配置芯片T4。黏合剂片只要是与上述黏合剂片Ta同样的热固性树脂组合物即可,通过加热固化而成为黏合剂片Tc(参考图1)。另一方面,通过导线w分别将芯片T2、芯片T3、芯片T4与基板10电连接。另外,层叠在芯片T1上方的芯片的数量不限于本实施方式中的三个,适当设定即可。
[(H)工序]
(H)工序是用密封材料50将芯片T1与芯片T2之间的间隙等密封的工序。经过该工序,完成图1所示的半导体装置100。
(热固性树脂组合物)
如上所述,构成热固性树脂层5的热固性树脂组合物含有环氧树脂、固化剂及弹性体,根据需要更含有无机填料及固化促进剂等。根据本发明人等的研究,优选为支撑片Da及固化后的支撑片Dc具有以下特性。
·特性1:在基板10的规定位置热压接支撑片Da时不易产生位置偏移(120℃下的黏合剂片5p的熔融黏度例如为4300Pa·s~50000Pa·s或5000Pa·s~40000Pa·s);
·特性2:在半导体装置100内黏合剂片5c发挥应力缓和性(热固性树脂组合物含有弹性体(橡胶成分));
·特性3:与带黏合剂片的芯片的黏合剂片Tc的黏合强度充分高(黏合剂片5c相对于黏合剂片Tc的晶粒剪切(dieshear)强度例如为2.0Mpa~7.0Mpa或3.0Mpa~6.0Mpa);
·特性4:伴随固化的收缩率充分小;
·特性5:在拾取工序中基于照相机的支撑片Da的可见性良好(热固性树脂组合物例如含有着色剂);
·特性6:黏合剂片5c具有充分的机械强度。
[环氧树脂]
环氧树脂若进行固化而具有黏合作用,则并无特别限定。可以使用:双酚A型环氧树脂、双酚F型环氧树脂、双酚S型环氧树脂等二官能环氧树脂;苯酚酚醛清漆型环氧树脂、甲酚酚醛清漆型环氧树脂等酚醛清漆型环氧树脂等。并且,可以应用多官能环氧树脂、缩水甘油胺型环氧树脂、含杂环的环氧树脂或脂环式环氧树脂等普遍已知的树脂。这些可以单独使用一种,也可以并用两种以上。
[固化剂]
作为固化剂,例如可列举酚树脂、酯化合物、芳香族胺、脂肪族胺及酸酐。其中,从实现高的晶粒剪切强度的观点而言,优选为酚树脂。作为酚树脂的市售品,例如可列举:DICCorporation制造的LF-4871(商品名,BPA酚醛清漆型酚树脂)、AIR WATER INC.制造的HE-100C-30(商品名,苯基芳烷基型酚树脂)、DIC Corporation制造的Phenolite KA及TD系列、Mitsui Chemicals,Inc.制造的Milex XLC-系列及XL系列(例如Milex XLC-LL)、AIR WATERINC.制造的HE系列(例如HE100C-30)、Meiwa Plastic Industries,Ltd.制造的MEHC-7800系列(例如MEHC-7800-4S)、JEF Chemical Corporation制造的JDPP系列。这些可以单独使用一种,也可以并用两种以上。
关于环氧树脂与酚树脂的调配量,从实现高的晶粒剪切强度的观点而言,环氧当量与羟基当量的当量比分别优选为0.6~1.5,更优选为0.7~1.4,进一步优选为0.8~1.3。通过使调配比在上述范围内,容易将固化性及流动性双方达到充分高的水准。
[弹性体]
作为弹性体,例如可列举:丙烯酸树脂、聚酯树脂、聚酰胺树脂、聚酰亚胺树脂、硅酮树脂、聚丁二烯、丙烯腈、环氧改性聚丁二烯、马来酸酐改性聚丁二烯、酚改性聚丁二烯及羧基改性丙烯腈。
从实现高的晶粒剪切强度的观点而言,作为弹性体优选为丙烯酸系树脂,而且,更优选为将丙烯酸缩水甘油酯或甲基丙烯酸缩水甘油酯等具有环氧基或缩水甘油基作为交联性官能团的官能性单体聚合而得到的含环氧基的(甲基)丙烯酸共聚物等丙烯酸系树脂。在丙烯酸系树脂中,优选为含环氧基的(甲基)丙烯酸酯共聚物以及含环氧基的丙烯酸橡胶,更优选为含环氧基的丙烯酸橡胶。含环氧基的丙烯酸橡胶是以丙烯酸酯为主要成分,主要由丙烯酸丁酯与丙烯腈等共聚物、丙烯酸乙酯与丙烯腈等共聚物形成的具有环氧基的橡胶。另外,丙烯酸系树脂不仅可以具有环氧基,也可以具有醇性或酚性羟基、羧基等交联性官能团。
作为丙烯酸树脂的市售品,可列举:Nagase ChemteX Corporation制造的SG-70L、SG-708-6、WS-023EK30、SG-280EK23、SG-P3溶剂变更品(商品名,丙烯酸橡胶,重均分子量:80万,Tg:12℃,溶剂为环己酮)等。
从实现高的晶粒剪切强度的观点而言,丙烯酸树脂的玻璃化转变温度(Tg)优选为-50℃~50℃,更优选为-30℃~30℃。从实现高的晶粒剪切强度的观点而言,丙烯酸树脂的重均分子量(Mw)优选为10万~300万,更优选为50万~200万。此处,Mw是指通过凝胶渗透色谱法(Gel Permeation Chromatography,GPC)测定,使用基于标准聚苯乙烯的标准曲线进行换算而得到的值。另外,通过使用分子量分布窄的丙烯酸树脂,具有能够形成高弹性的黏合剂片的倾向。
从实现高的晶粒剪切强度的观点而言,相对于环氧树脂及环氧树脂固化剂的合计100质量份,热固性树脂组合物中所含的丙烯酸树脂的量优选为10质量份~200质量份,更优选为20质量份~100质量份。
[无机填料]
作为无机填料,例如可列举:氢氧化铝、氢氧化镁、碳酸钙、碳酸镁、硅酸钙、硅酸镁、氧化钙、氧化镁、氧化铝、氮化铝、硼酸铝晶须、氮化硼及结晶性二氧化硅、非晶性二氧化硅。这些可以单独使用一种,也可以并用两种以上。
从实现高的晶粒剪切强度的观点而言,无机填料的平均粒径优选为0.005μm~1.0μm,更优选为0.05μm~0.5μm。从实现高的晶粒剪切强度的观点而言,无机填料的表面优选为经化学修饰。适合作为对表面进行化学修饰的材料,可列举硅烷偶联剂。作为硅烷偶联剂的官能团的种类,例如可列举乙烯基、丙烯酰基、环氧基、巯基、氨基、二氨基、烷氧基、乙氧基。
从实现高的晶粒剪切强度的观点而言,相对于热固性树脂组合物的树脂成分100质量份,无机填料的含量优选为20质量份~200质量份,更优选为30质量份~100质量份。
[固化促进剂]
作为固化促进剂,例如可列举:咪唑类及其衍生物、有机磷系化合物、仲胺类、叔胺类及季铵盐。从实现高的晶粒剪切强度的观点而言,优选为咪唑系的化合物。作为咪唑类,可列举2-甲基咪唑、1-苄基-2-甲基咪唑、1-氰基乙基-2-苯基咪唑、1-氰基乙基-2-甲基咪唑等。这些可以单独使用一种,也可以并用两种以上。
从实现高的晶粒剪切强度的观点而言,相对于环氧树脂及环氧树脂固化剂的合计100质量份,热固性树脂组合物的固化促进剂的含量优选为0.04质量份~3质量份,更优选为0.04质量份~0.2质量份。
<第二实施方式>
图9是示意性地表示第二实施方式的半导体装置的剖视图。第一实施方式所涉及的半导体装置100是芯片T1与黏合剂片Tc分离的方式,相对于此,本实施方式所涉及的半导体装置200中,芯片T1与黏合剂片Tc接触。即,黏合剂片Tc与芯片T1的上表面及支撑片Dc的上表面接触。例如,通过适当设定支撑片形成用膜D的厚度,能够使芯片T1的上表面的位置与支撑片Dc的上表面的位置一致。
在半导体装置200中,芯片T1相对于基板10并非打线接合连接,而是经倒装芯片(flip chip)连接。另外,只要设为导线w嵌入黏合剂片Ta的构成,则即使是将芯片T1打线接合到基板10的方式,芯片T1也可以为与黏合剂片Tc接触的状态。黏合剂片Ta与芯片T2一起构成带黏合剂片的芯片T2a(参考图8)。
如图9所示,芯片T1与芯片T2之间的黏合剂片Tc覆盖芯片T2中的与芯片T1相对的区域R,并且从区域R连续地延伸至芯片T2的周缘侧。该一个黏合剂片Tc覆盖芯片T2的区域R,并夹设在芯片T2与多个支撑片之间而将这些黏合。图9中的芯片T2的下表面相当于背面。如上所述,近年来芯片的背面多形成有凹凸。通过芯片T2背面的实质上的整体被黏合剂片Tc覆盖,即使芯片T1的上表面接触黏合剂片Tc,也能够抑制芯片T2产生裂缝或破裂。
以上,详细地说明了本发明的实施方式,但本发明并不限定于上述实施方式。
在上述实施方式中,如图3的(b)所示,例示了具备三层结构的支撑片形成用膜D的支撑片形成用层叠膜20,但支撑片形成用层叠膜可以为两层也可以为四层以上。图10所示的支撑片形成用层叠膜20A具有包括热固性树脂层5及金属层6的双层膜D2(支撑片形成用膜)。即,在支撑片形成用层叠膜20A中,在感压黏合层2与最外面的金属层6之间配置有热固性树脂层5。
热固性树脂层5的厚度相对于双层膜D2的厚度的比率优选为0.1~0.9,更优选为0.2~0.8,进一步优选为0.35~0.7,进一步更优选为0.35~0.6。通过该比率在上述范围内,在支撑片的制造过程中能够实现拾取性(参考图5的(d))。即,通过使比率为0.1以上,能够更高度地抑制由于金属片6p的边缘进入感压黏合层2而引起的支撑片的拾取性降低。另一方面,当比率为0.8以下时,金属片6p具有充分的厚度,因此金属片6p起到如弹簧板那样的作用,能够实现更优异的拾取性。从这些观点出发,金属层6的厚度例如为10μm~80μm,也可以为20μm~60μm。热固性树脂层5的厚度例如为5μm~120μm,也可以为10μm~60μm。
支撑片形成用层叠膜20A例如可以经过以下工序来制造。
·准备依次具备基材膜1、感压黏合层2及热固性树脂层5的层叠膜的工序;
·在上述层叠膜的表面贴合金属层6的工序;
或者,
·将热固性树脂层5与金属层6贴合来准备层叠膜的工序;
·以依次具备基材膜1、感压黏合层2及上述层叠膜的方式进行贴合的工序。
实施例
以下,通过实施例对本发明进行说明,但本发明并不限定于这些实施例。
(清漆的制备)
使用以下的材料制备了用于形成支撑片形成用膜的热固性树脂层的清漆。
·环氧树脂:YDCN-700-10:(商品名,Nippon Steel&Sumikin Chemical Co.,Ltd.制造,甲酚酚醛清漆型环氧树脂,25℃下为固体)13.2质量份
·酚树脂(固化剂):HE-100C-30:(商品名、AIR WATER INC.制造、苯基芳烷基型酚树脂)11.0质量份
·无机填料:Aerosil R972:(商品名、NIPPON AEROSIL CO.,LTD.制造、二氧化硅、平均粒径0.016μm)7.8质量份
·弹性体:SG-P3溶剂变更品(商品名、Nagase ChemteX Corporation制造、丙烯酸橡胶、重均分子量:80万、Tg:12℃、溶剂为环己酮)66.4质量份
·偶联剂1:A-189:(商品名,GE Toshiba Corporation制造,γ-巯基丙基三甲氧基硅烷)0.4质量份
·偶联剂1:A-1160:(商品名、GE Toshiba Corporation制造,γ-脲基丙基三乙氧基硅烷)1.15质量份
·固化促进剂:Curezol 2PZ-CN:(商品名、SHIKOKU CHEMICALS CORPORATION制造,1-氰基乙基-2-苯基咪唑)0.03质量份
·溶剂:环己烷
<实施例1>
如上所述,使用环己酮作为溶剂,将清漆的固体成分比例调整为40质量%。用100目的过滤器过滤清漆的同时进行真空脱泡。作为涂布清漆的膜,准备实施有脱模处理的聚对苯二甲酸乙二酯(PET)膜(厚度38μm)。将真空脱泡后的清漆涂布于PET膜的实施了脱模处理的面上。对涂布的清漆以90℃5分钟、继而140℃5分钟的两阶段进行加热干燥。如此,在PET膜的表面上形成B阶段状态(半固化状态)的热固性树脂层。通过在70℃的加热板上将铜箔(厚度:18μm)贴附至热固性树脂层的表面上,从而在PET膜的表面上制作与图10所示的双层膜D2相同构成的支撑片形成用膜。
按照以下顺序准备了具有感压黏合层的层叠膜(切割带)。对于压敏胶黏剂而言,可以通过溶液聚合法获得丙烯酸共聚物,该丙烯酸共聚物使用丙烯酸2-乙基己酯及甲基丙烯酸甲酯作为主要单体,使用丙烯酸羟基乙酯及丙烯酸作为官能团单体。该合成的丙烯酸共聚物的重均分子量为40万,玻璃化转变温度为-38℃。制备相对于该丙烯酸共聚物100质量份而调配有10质量份多官能异氰酸酯交联剂(三菱化学(股)制造,商品Mytech NY730A-T)的压敏胶黏剂溶液,且在表面脱模处理聚对苯二甲酸乙二酯(厚度25μm)上以干燥时的压敏胶黏剂厚度为10μm的方式进行涂布干燥。而且,在压敏胶黏剂面上层压包含聚丙烯/乙酸乙烯酯/聚丙烯的100μm的聚烯烃基材。将该压敏胶黏剂膜在室温下放置2周,充分进行老化,由此获得切割带。
以支撑片形成用膜的具有热固性树脂层的面与感压黏合层相向的方式,在70℃的加热板上使用橡胶辊将支撑片形成用膜(热固性树脂层与铜箔的双层膜)贴合在上述切割带的感压黏合层上。由此,得到支撑片形成用膜与切割带的层叠体。热固性树脂层的厚度为25μm。
<实施例2>
除了使用铝箔(厚度25μm)代替铜箔(厚度:18μm)以外,与实施例1同样地获得支撑片形成用膜与切割带的层叠体。
对实施例的支撑片形成用膜进行以下的评价。
(1)剥离强度
将包含实施例的支撑片形成用膜的层叠体分别切成宽25mm、长100mm的长度,来制作试验片。测定感压黏合层与支撑片形成用膜的界面的剥离强度(剥离角度:180°、剥离速度:300mm/分钟)。对各实施例进行3次测定,其平均值如下所示。
·实施例1……0.4N/25mm
·实施例2……0.4N/25mm
(2)拾取性
准备实施例的支撑片形成用膜(形状:直径320mm的圆形)与所述切割带(形状:直径335mm的圆形)的层叠体。在70℃的条件下在该层叠体的切割带上层压切割环。使用切割机在高度55μm的条件下将支撑片形成用膜单片化。由此,得到了尺寸为10mm×10mm的支撑片。在该支撑片上贴附双面胶带(尺寸:8mm×8mm)的一面,在双面胶带的另一面贴附夹具。用推拉力计(push pull gauge)(IMADA公司制造)拉伸该夹具,测量剥离时的拉伸力。对各实施例进行5次测定,其平均值如下所示。
·实施例1……4.4N/25mm
·实施例2……4.6N/25mm
产业上的可利用性
根据本发明,提供一种在具有支石墓结构的半导体装置的制造工艺中,能够简化制作支撑片的工序,并且能够实现支撑片的优异的拾取性的半导体装置的制造方法。并且,根据本发明,提供一种具有支石墓结构的半导体装置、以及支撑片形成用层叠膜及其制造方法。
符号说明
1-基材膜,2-感压黏合层,5-热固性树脂层,5c-黏合剂片(固化物),5p-黏合剂片,6-金属层,6p-金属片,10-基板,20、20A-支撑片形成用层叠膜,50-密封材料,100、200-半导体装置,D-支撑片形成用膜,D2-双层膜(支撑片形成用膜),Da、Dc-支撑片,R-区域,T1-第一芯片,T2-第二芯片,T2a-带黏合剂片的芯片,Ta、Tc-黏合剂片。

Claims (19)

1.一种半导体装置的制造方法,其为制造具有支石墓结构的半导体装置的方法,所述半导体装置包括:基板;第一芯片,配置于所述基板上;多个支撑片,配置于所述基板上且所述第一芯片的周围;以及第二芯片,由所述多个支撑片支撑且配置成覆盖所述第一芯片,所述半导体装置的制造方法包括:
(A)准备依次具备基材膜、感压黏合层及支撑片形成用膜的层叠膜的工序;
(B)通过将所述支撑片形成用膜单片化,而在所述感压黏合层的表面上形成多个支撑片的工序;
(C)从所述感压黏合层拾取所述支撑片的工序;
(D)在基板上配置第一芯片的工序;
(E)在所述基板上且所述第一芯片的周围或应配置所述第一芯片的区域的周围,配置多个所述支撑片的工序;
(F)准备带黏合剂片的芯片的工序,所述带黏合剂片的芯片具备第二芯片、及设置在所述第二芯片的一个面上的黏合剂片;以及
(G)通过在多个所述支撑片的表面上配置所述带黏合剂片的芯片来构筑支石墓结构的工序,
所述支撑片形成用膜具有至少包含金属层的多层结构。
2.根据权利要求1所述的半导体装置的制造方法,其在(B)工序与(C)工序之间,不包括对所述感压黏合层照射紫外线的工序。
3.根据权利要求1或2所述的半导体装置的制造方法,其中,
所述支撑片形成用膜包含热固性树脂层,
所述半导体装置的制造方法在(G)工序之前,包括对所述支撑片形成用膜或所述支撑片进行加热的工序。
4.一种半导体装置,其具有支石墓结构,所述半导体装置包括:
基板;
第一芯片,配置于所述基板上;
多个支撑片,配置于所述基板上且所述第一芯片的周围;以及
第二芯片,由所述多个支撑片支撑且配置成覆盖所述第一芯片,
所述支撑片具有至少包含金属片的多层结构。
5.根据权利要求4所述的半导体装置,其中,
所述支撑片为所述金属片与设置在所述金属片的一个面上的黏合剂片的双层结构。
6.根据权利要求4所述的半导体装置,其中,
所述支撑片为所述金属片与夹持所述金属片的一对黏合剂片的三层结构,
所述黏合剂片的厚度的合计相对于所述支撑片的厚度的比率为0.1~0.9。
7.根据权利要求4至6中任一项所述的半导体装置,其进一步包括黏合剂片,所述黏合剂片以至少覆盖所述第二芯片中的与所述第一芯片相对的区域的方式设置,
所述第一芯片与所述黏合剂片分离。
8.根据权利要求7所述的半导体装置,其中,
所述黏合剂片从所述第二芯片的所述区域连续地延伸至所述第二芯片的周缘侧,并且被所述第二芯片与所述多个支撑片夹持。
9.根据权利要求4至6中任一项所述的半导体装置,其进一步包括黏合剂片,所述黏合剂片以至少覆盖所述第二芯片中的与所述第一芯片相对的区域的方式设置,
所述第一芯片与所述黏合剂片接触。
10.根据权利要求9所述的半导体装置,其中,
所述黏合剂片从所述第二芯片的所述区域连续地延伸至所述第二芯片的周缘侧,并且被所述第二芯片与所述多个支撑片夹持。
11.一种支撑片形成用层叠膜,其为具有支石墓结构的半导体装置的制造工艺中所使用的支撑片形成用层叠膜,所述半导体装置包括:基板;第一芯片,配置于所述基板上;多个支撑片,配置于所述基板上且所述第一芯片的周围;以及第二芯片,由所述多个支撑片支撑且配置成覆盖所述第一芯片,所述支撑片形成用层叠膜依次具备:
基材膜、
感压黏合层、以及
支撑片形成用膜,
所述支撑片形成用膜具有至少包含金属层的多层结构。
12.根据权利要求11所述的支撑片形成用层叠膜,其中,
所述金属层为铜层或铝层。
13.根据权利要求11或12所述的支撑片形成用层叠膜,其中,
所述支撑片形成用膜的厚度为5μm~180μm。
14.根据权利要求11至13中任一项所述的支撑片形成用层叠膜,其中,
所述感压黏合层不包含含有具有光反应性的碳-碳双键的树脂。
15.根据权利要求11至14中任一项所述的支撑片形成用层叠膜,其中,
所述支撑片形成用膜包含热固性树脂层。
16.根据权利要求15所述的支撑片形成用层叠膜,其中,
所述热固性树脂层含有环氧树脂。
17.根据权利要求15或16所述的支撑片形成用层叠膜,其中,
所述热固性树脂层含有弹性体。
18.一种支撑片形成用层叠膜的制造方法,其为具有支石墓结构的半导体装置的制造工艺中所使用的支撑片形成用层叠膜的制造方法,所述半导体装置包括:基板;第一芯片,配置于所述基板上;多个支撑片,配置于所述基板上且所述第一芯片的周围;以及第二芯片,由所述多个支撑片支撑且配置成覆盖所述第一芯片,所述支撑片形成用层叠膜的制造方法包括:
准备压敏胶黏剂膜的工序,所述压敏胶黏剂膜具有基材膜、及形成在所述基材膜的一个面上的感压黏合层;以及
在所述感压黏合层的表面上层叠支撑片形成用膜的工序,
所述支撑片形成用膜具有至少包含金属层的多层结构。
19.一种支撑片形成用层叠膜的制造方法,其为具有支石墓结构的半导体装置的制造工艺中所使用的支撑片形成用层叠膜的制造方法,所述半导体装置包括:基板;第一芯片,配置于所述基板上;多个支撑片,配置于所述基板上且所述第一芯片的周围;以及第二芯片,由所述多个支撑片支撑且配置成覆盖所述第一芯片,所述支撑片形成用层叠膜的制造方法包括:
准备层叠膜的工序,所述层叠膜依次具备基材膜、感压黏合层及热固性树脂层;以及
在所述热固性树脂层的表面形成金属层的工序。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022004849A1 (ja) * 2020-07-03 2022-01-06 昭和電工マテリアルズ株式会社 半導体装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222889A (ja) * 2001-01-24 2002-08-09 Nec Kyushu Ltd 半導体装置及びその製造方法
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
JP4188337B2 (ja) * 2004-05-20 2008-11-26 株式会社東芝 積層型電子部品の製造方法
TWI292617B (en) * 2006-02-03 2008-01-11 Siliconware Precision Industries Co Ltd Stacked semiconductor structure and fabrication method thereof
JP4954569B2 (ja) * 2006-02-16 2012-06-20 日東電工株式会社 半導体装置の製造方法
US20080029885A1 (en) * 2006-08-07 2008-02-07 Sandisk Il Ltd. Inverted Pyramid Multi-Die Package Reducing Wire Sweep And Weakening Torques
KR20110083969A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101774938B1 (ko) * 2011-08-31 2017-09-06 삼성전자 주식회사 지지대를 갖는 반도체 패키지 및 그 형성 방법
JP5840479B2 (ja) * 2011-12-20 2016-01-06 株式会社東芝 半導体装置およびその製造方法
KR101906269B1 (ko) * 2012-04-17 2018-10-10 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP2015176906A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および半導体装置の製造方法
US9418974B2 (en) * 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
JP6603479B2 (ja) * 2015-05-18 2019-11-06 日東電工株式会社 接着フィルム、ダイシングテープ一体型接着フィルム、複層フィルム、半導体装置の製造方法および半導体装置

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