CN112599558B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN112599558B
CN112599558B CN202010794276.7A CN202010794276A CN112599558B CN 112599558 B CN112599558 B CN 112599558B CN 202010794276 A CN202010794276 A CN 202010794276A CN 112599558 B CN112599558 B CN 112599558B
Authority
CN
China
Prior art keywords
film
resistance change
wiring
insulating film
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010794276.7A
Other languages
English (en)
Other versions
CN112599558A (zh
Inventor
小林祐介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112599558A publication Critical patent/CN112599558A/zh
Application granted granted Critical
Publication of CN112599558B publication Critical patent/CN112599558B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

至少一个实施方式提供了一种电特性得到改善的半导体存储装置。一种半导体存储装置包括第一布线、第二布线、绝缘部和电阻变化膜。第一布线在第一方向上延伸。第二布线在与第一方向相交的第二方向上延伸，并且在与第一方向和第二方向相交的第三方向上设置在与第一布线不同的位置。绝缘部在第三方向上设置在第一布线和第二布线之间。电阻变化膜在第三方向上设置在第一布线和第二布线之间，并从第一侧和在第一方向上与第一侧相反的第二侧与绝缘膜相邻，电阻变化膜在第一方向上小于第二布线。

Description

半导体存储装置
相关申请的交叉引用
本申请基于2019年9月17日提交的日本专利申请No.2019-168160并要求享受其优先权利益，故以引用方式将其全部内容并入本文。
技术领域
概括地说，本文描述的实施方式涉及半导体存储装置。
背景技术
作为存储类存储器(SCM)的示例，已知具有使用相变存储器(PCM)的交叉点结构的半导体存储装置。
发明内容
实施方式提供了一种电特性得到改善的半导体存储装置。
总体而言，根据至少一个实施方式，半导体存储装置包括第一布线、第二布线、绝缘膜和电阻变化膜。第一布线在第一方向上延伸。第二布线在与第一方向相交的第二方向上延伸，并且在与第一方向和第二方向相交的第三方向上设置在与第一布线不同的位置。绝缘部在第三方向上设置在第一布线和第二布线之间。电阻变化膜在第三方向上设置在第一布线和第二布线之间，并从第一侧和在第一方向上与第一侧相反的第二侧与绝缘膜相邻，电阻变化膜在第一方向上小于第二布线。
根据至少一个其它实施方式，一种半导体存储装置包括第一布线、第二布线、选择器膜、绝缘膜和电阻变化膜。第一布线在第一方向上延伸。第二布线在与第一方向相交的第二方向上延伸，并且在与第一方向和第二方向相交的第三方向上设置在与第一布线不同的位置。选择器膜在第三方向上设置在第一布线和第二布线之间。绝缘膜在第三方向上设置在第一布线和第二布线之间，并且从第一侧和在第一方向上与第一侧相反的第二侧与选择器膜相邻。电阻变化膜在第三方向上设置在第一布线和第二布线之间，并且在第三方向上连接到选择器膜。
附图说明
图1是根据第一实施方式的半导体存储装置的示意性斜视图。
图2是根据第一实施方式的一个存储单元的斜视图。
图3是根据第一实施方式的一个存储单元的电阻变化膜和绝缘膜的截面图。
图4是根据第一实施方式的多个存储单元的截面图。
图5是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图6是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图7是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图8是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图9是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图10是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图11是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图12是示出根据第一实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图13是根据第二实施方式的一个存储单元的斜视图。
图14是第二实施方式的一个存储单元的电阻变化膜和绝缘膜的截面图。
图15是示出根据第二实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图16是示出根据第二实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图17是示出根据第二实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图18是示出根据第二实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图19是示出根据第二实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图20是示出根据第二实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图21是示出根据第二实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图22是根据第三实施方式的一个存储单元的斜视图。
图23是第三实施方式的一个存储单元的电阻变化膜和绝缘膜的截面图。
图24是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图25是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图26是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图27是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图28是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图29是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图30是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图31是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图32是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图33是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图34是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图和平面图。
图35是示出根据第三实施方式的多个存储单元的制造步骤示例的截面图。
图36是示出根据第三实施方式的变型例的多个存储单元的制造步骤示例的截面图。
图37是根据第四实施方式的一个存储单元的斜视图。
图38是根据第四实施方式的一个存储单元的选择器膜和绝缘膜的截面图。
图39是示出根据第四实施方式的多个存储单元的制造步骤示例的截面图。
图40是示出根据第四实施方式的多个存储单元的制造步骤示例的截面图。
图41是示出根据第四实施方式的多个存储单元的制造步骤示例的截面图。
图42是示出根据第四实施方式的多个存储单元的制造步骤示例的截面图。
图43是示出根据第四实施方式的多个存储单元的制造步骤示例的截面图。
图44是示出根据第四实施方式的多个存储单元的制造步骤示例的截面图。
图45是示出根据第四实施方式的多个存储单元的制造步骤示例的截面图。
具体实施方式
在下文中，将参考附图描述根据至少一个实施方式的半导体存储装置。在以下描述中，通过相同的附图标记来表示彼此具有相同功能或相似功能的配置。可以不重复描述彼此具有相同功能或相似功能的配置。在本说明书中描述的“平行”、“正交”、“相同”和“等同”分别包括“基本平行”、“基本正交”、“基本相同”和“基本等同”的情况。
本说明书中描述的“连接”并不限于物理连接的情况，而且包括电连接的情况。即，“连接”并不限于两个构件直接接触的情况，还包括在这两个构件之间插入另一个构件的情况。本说明书中描述的“接触”是指直接接触。本说明书中描述的“重叠”、“面对”和“相邻”并不限于两个彼此直接面对或者彼此接触的构件，并且包括在两个构件之间存在不同于这两个构件的构件的情况。
(第一实施方式)
首先，将描述根据第一实施方式的半导体存储装置1的构造。图1是半导体存储装置1的示意性斜视图。在下面的描述中，X方向(第二方向)是平行于硅衬底11的表面11a的方向，并且是字线WL延伸的方向。Y方向(第一方向)是平行于硅衬底11的表面11a的方向，是与X方向相交的方向，并且是位线BL延伸的方向。例如，Y方向与X方向基本正交。Z方向(第三方向)是硅衬底11的厚度方向，并且是与X方向和Y方向相交的方向。例如，Z方向与X方向和Y方向基本正交。
半导体存储装置1是使用PCM的所谓的交叉点型半导体存储装置。半导体存储装置1包括例如硅衬底11、层间绝缘层12、多条字线WL、多条位线BL和多个存储单元MC。
在硅衬底11的表面11a上，形成半导体存储装置1的驱动电路(没有示出)。层间绝缘层12在硅衬底11的表面11a上形成并覆盖驱动电路。层间绝缘层12例如由氧化硅(SiO2)形成。
多条字线WL中的每一条字线沿着X方向形成为带状，并且在X方向上延伸。在Y方向和Z方向上间隔地布置多条字线WL。具体地说，在Y方向上排列的多条字线WL在Z方向上处于相同位置，并且构成一个字线层25。在Z方向上间隔地布置多个字线层25。字线WL例如由钨(W)形成。一条字线WL是“第二布线”的示例。在Y方向上与作为第二布线的字线相邻的字线WL是“第三布线”的示例。在Y方向上从第三布线的相反侧与作为第二布线的字线相邻的字线WL是“第四布线”的示例。
多条位线BL沿着Y方向形成为带状，并且在Y方向上延伸。在X方向和Z方向上间隔地布置多条位线BL。在X方向上排列的多条位线BL在Z方向上处于相同位置，并且构成一个位线层27。将位线层27设置在Z方向上相邻的两个字线层25之间，并且在Z方向上与两个字线层25具有间隔。多条字线层25和多条位线层27在Z方向上一层一层交替地设置。位线BL由例如钨(W)形成。位线BL是“第一布线”的示例。
每条字线WL在Y方向上的尺寸和每条位线BL在X方向上的尺寸基本上等同于半导体存储装置1的最小特征尺寸(minimum feature size)F。层间绝缘层(图1中没有示出)介于每个字线层25中的多个相邻的字线WL之间以及每个位线层27中的多个相邻的位线BL之间。
当从Z方向观察时，字线WL和位线BL以彼此相交的方式设置。当从Z方向观察时，字线WL和位线BL例如彼此正交。当从Z方向观察时，在字线WL和位线BL彼此重叠的重叠部分CP中设置存储单元MC。在Z方向上的重叠部分CP中，在字线WL和位线BL之间插入存储单元MC。也就是说，通过在多个重叠部分CP中设置多个存储单元MC，在X方向、Y方向和Z方向上彼此间隔地以三维矩阵形状排列多个存储单元MC。
图2是示出半导体存储装置1的一个存储单元MC的斜视图。如图2中所示，由具有大致棱柱形状的柱体35(其纵向方向是Z方向)来构成存储单元MC。柱体35的沿Z方向的一侧的端面35a在整个重叠部分CP上与字线WL接触。柱体35的沿Z方向的另一侧的端面35b在整个重叠部分CP上与位线BL接触。将层间绝缘部38在X方向和Y方向上，设置在相邻的存储单元MC之间。
存储单元MC包括例如导电膜81、电阻变化膜51、绝缘膜43和选择器膜61。
导电膜81在Z方向上设置在字线WL和位线BL之间。导电膜81在Z方向上介于电阻变化膜51和位线BL之间。导电膜81的沿Z方向的一侧的端面81a与电阻变化膜51接触。导电膜81的沿Z方向的另一侧的端面81b与位线BL接触。从Z方向观察的导电膜81的尺寸与重叠部分CP的尺寸相同。导电膜81在Y方向上与层间绝缘部38相邻。导电膜81用作位线BL与电阻变化膜51之间的电连接层，并且还用作存储单元MC的硬掩模(hard mask)层。导电膜81例如由钨形成。
电阻变化膜51在Z方向上设置在字线WL和位线BL之间，并且在Z方向上介于选择器膜61和导电膜81之间。也就是说，电阻变化膜51的沿Z方向的一侧的端面51a与选择器膜61接触。电阻变化膜51的沿Z方向的另一侧的端面51b与导电膜81接触。电阻变化膜51在Y方向上与层间绝缘部38相邻。
图3是一个存储单元MC的电阻变化膜51和绝缘膜43的与Z方向正交的截面图。如图3中所示，电阻变化膜51在Y方向上从第一侧和与第一侧相反的第二侧与绝缘膜43相邻。
电阻变化膜51由PCM形成。例如，通过称为GST的锗(Ge)、锑(Sb)和碲(Te)的硫族化物合金来形成电阻变化膜51。例如，Ge、Sb和Te的组成比为2：2：5。通过使电阻变化膜在低于熔融温度且高于结晶温度的温度下过热并逐渐冷却而处于结晶状态，并且处于低电阻状态。通过使电阻变化膜在等于或高于熔融温度的温度下加热并快速冷却而处于非晶态，并且处于高电阻状态。
也就是说，当施加到电阻变化膜51的电流增加并且电压达到规定值时，电阻变化膜51内部的载流子倍增，并且电阻变化膜51的电阻迅速减小。当将等于或高于规定值的电压施加到电阻变化膜51时，流动较大的电流，产生焦耳热，并且电阻变化膜51的温度升高。当对要施加的电压进行控制并且将电阻变化膜51的温度保持在结晶温度区域时，电阻变化膜51转变为多晶状态，并且电阻变化膜51的电阻减小。当电阻变化膜51处于多晶状态时，即使当施加的电压为零时，也保持多晶状态并且电阻变化膜51的电阻保持为低。当向低电阻状态下的电阻变化膜51施加高电压时，流动较大电流，并且电阻变化膜51的温度超过硫族化物合金等的熔点，电阻变化膜51的硫族化物合金被熔化。当所施加的电压迅速降低时，虽然电阻变化膜51快速冷却，但是电阻变化膜51的电阻保持为高。在这样的电阻变化膜51的工作原理中，将电阻变化膜51的电阻小于规定值的状态称为“置位状态”，而将电阻变化膜51的电阻等于或高于规定值的状态称为“复位状态”。用于降低电阻变化膜51的电阻的重写操作称为“置位操作”，而用于增大电阻变化膜51的电阻的重写操作称为“复位操作”。
电阻变化膜51是维持上面所描述的低电阻状态或高电阻状态的层。多个电阻变化膜51分别发生相变，使多个存储单元MC选择性地动作。电阻变化膜51可以通过施加电压或提供电流，而在室温下取至少两个不同的电阻值作为双稳态。通过写入和读取者两个稳定电阻值，可以实现至少一个二进制存储操作。例如，当在电阻变化膜51上执行二进制存储操作时，电阻变化膜51的置位状态被设置为1，而电阻变化膜51的复位状态被设置为0。
电阻变化膜51包括第一电阻变化部52、第二电阻变化部53、第三电阻变化部58和第四电阻变化部59。电阻变化膜51包括四个电阻变化部并且一体形成。第一电阻变化部52在Y方向上从第一侧与绝缘膜43相邻。第二电阻变化部53在Y方向上从第二侧与绝缘膜43相邻。第一电阻变化部52和第二电阻变化部53在Y方向上彼此分离。当在Z方向上的任意位置处，在与Z方向正交的截面中观察时，第一电阻变化部52和第二电阻变化部53彼此不接触。
第三电阻变化部58和第四电阻变化部59分别从Z方向的相反侧与绝缘膜43相邻。第三电阻变化部58在Z方向上从第一区域R的第三侧与绝缘膜43相邻。第四电阻变化部59在Z方向上从第一区域R的第四侧与绝缘膜43相邻。
第一电阻变化部52在X方向上的端面52e和52f的Y方向最大宽度小于重叠部分CP的Y方向最小宽度，并且小于字线WL的Y方向最小宽度。第二电阻变化部53的端面53e和53f的Y方向最大宽度小于重叠部分CP的Y方向最小宽度，并且小于字线WL的Y方向最小宽度。第一电阻变化部52的端面52e和52f与第二电阻变化部53的端面53e和53f的Y方向最小宽度、以及第三电阻变化部58和第四电阻变化部59在X方向上的端面的Z方向最小厚度，例如等于或大于重叠部分CP的Y方向最小宽度和重叠部分CP的Z方向最小厚度之中的较小者的20％，并且等于或小于其50％。当如下所述地形成电阻变化膜51时，第一电阻变化部52的Y方向最小宽度、第二电阻变化部53的Y方向最小宽度、以及电阻变化部58和59的Z方向最小厚度例如等于或大于5μm。
如图3中所示，当在Z方向上观察时，绝缘膜43在Y方向上设置在重叠区域CP的第一区域R中。第一区域R是重叠区域CP在Y方向上的中央部。绝缘膜43在Y方向上与第一电阻变化部52和第二电阻变化部53相邻，并且介于第一电阻变化部52和第二电阻变化部53之间。当从X方向观察时，绝缘膜43被第一电阻变化部52、第二电阻变化部53、以及电阻变化部58和59包围，并埋在第一区域R的中央部中。绝缘膜43例如由氧化硅(SiO2)、氮化硅(SiN)等形成。
当从X方向观察时，电阻变化膜51的端面的面积(即，第一电阻变化部52、第二电阻变化部53、以及电阻变化部58和59的端面的总面积)小于没有嵌入绝缘膜43的电阻变化膜的端面的面积。例如，当从X方向观察时，电阻变化膜51的端面的面积(即，第一电阻变化部52、第二电阻变化部53、以及电阻变化部58和59的端面的总面积)等于或大于没有嵌入绝缘膜43的电阻变化膜的端面的面积的50％，并且等于或小于其80％。
如图2中所示，选择器膜61在Z方向上设置在字线WL和位线BL之间，并且在Z方向上介于字线WL和电阻变化膜51之间。也就是说，选择器膜61的沿Z方向的一侧的端面61a与字线WL接触。在选择器膜61的Z方向的另一侧的端面61b的第一侧上的规定端面与电阻变化膜51接触。选择器膜61的端面61b的第二侧上的规定端面与绝缘膜43接触。选择器膜61在Y方向上从第一侧与绝缘部相邻，并且仅设置在绝缘部的沿Y方向的第一侧的区域中。选择器膜61在Y方向上的尺寸、在Y方向上从第一电阻变化部52的第一侧的端部到第二电阻变化部53的第二侧的端部的长度、以及Y方向上的导电膜81的尺寸小于F，例如为(2F/3)。
选择器膜61是用作存储单元MC的选择元件的膜。选择器膜61可以是例如两端子开关元件。当要在两个端子之间施加的电压等于或小于阈值时，开关元件处于“高电阻”状态(例如，非导电状态)。当要在两个端子之间施加的电压等于或高于阈值时，开关元件变为“低电阻”状态(例如，导电状态)。开关元件可以具有与电压的极性无关的功能。开关元件包含从含有碲(Te)、硒(Se)和硫(S)的组中选择的至少一种硫族元素。开关元件可以包含硫族化合物，该硫族化合物是包含硫族元素的化合物。除了上述元素之外，开关元件可以包含从含有硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)和锑(Sb)的组中选择的至少一种元素。
通过上面所描述的各结构的相对配置，柱体35的端面35a由选择器膜61的Y方向的端面61a构成。柱体35的端面35b由导电膜81的Y方向的端面81b构成。当从Z方向观察时，柱体35的端面35a、35b与重叠部分CP大致一致。
图4是示出在半导体存储装置1中，在Y方向上排列的多个存储单元MC的截面图。如图4中所示，将一个存储单元MC定义为第一存储单元MCA。从第一侧隔着第二绝缘部38B与第一存储单元MCA与第一存储单元MCA相邻的存储单元MC，为第二存储单元MCB。从与第一侧相反的第二侧隔着第一绝缘部38A与第一存储单元MCA而相邻的存储单元MC，为第三存储单元MCC。在下文中，在构成要素的附图标记的末端，用A来表示第一存储单元MCA的构成要素。在构成要素的附图标记的末端，用B来表示第二存储单元MCB的构成要素。在构成要素的附图标记的末端，用C来表示第三存储单元MCC的构成要素。
例如，半导体存储装置1包括位线BL、字线WLA、第一绝缘膜43A、第一电阻变化膜51A、第一导电膜81A和第一绝缘部38A。如图4中所示，位线BL对于第一存储单元MCA、第二存储单元MCB和第三存储单元MCC是共用的，并且在Y方向上延伸。字线WLA在X方向上延伸，并且在Z方向上设置在与位线BL不同的位置处。字线WLA是“第二布线”的示例。
例如，第一存储单元MCA包括第一绝缘膜43A、第一电阻变化膜51A、选择器膜61A、第一导电膜81A和第一绝缘部38A。
第一绝缘膜43A在Z方向上设置在位线BL和字线WLA之间。第一电阻变化膜51A在Z方向上设置在位线BL和字线WLA之间。当从Z方向观察时，第一电阻变化膜51A和第一绝缘膜43A与重叠部分CPA重叠。第一电阻变化膜51A从第一侧和第二侧与第一绝缘部38A相邻。
第一电阻变化膜51A设置在字线WLA的Y方向上的中央。字线WLA在Y方向上的中央是与字线WLA在Y方向上的第一侧的端部和第二侧(其在Y方向上与第一侧相对)的端部等距的中心。第一电阻变化膜51A在Y方向上与第一绝缘部38A和38B分别接触。将第一电阻变化膜51A设置在字线WLA的Y方向的中心与字线WLA的Y方向的边缘之间。
第一绝缘部38A通过第一电阻变化膜51A的第二电阻变化部53A，在Y方向上从第二侧与第一绝缘膜43A相邻。第二电阻变化部53A是“第一电阻变化膜的一部分”的示例。第二侧是“与第一电阻变化膜的一部分相同的一侧”的示例。第二绝缘部38B在Y方向上，从第一侧与第一电阻变化膜51A接触。第一侧是“第一绝缘膜的相反侧”的示例。
第一电阻变化膜51A在Y方向上的合计最大厚度小于第一绝缘膜43A在Y方向上的最大厚度。第一电阻变化膜51A在Y方向上的合计最大厚度是第一电阻变化部52A在Y方向上的最大厚度和第二电阻变化部53A在Y方向上的最大厚度的总和。第一电阻变化膜51A在Y方向上的合计最大厚度等于或小于字线WLA在Y方向上的最大宽度的一半。第一电阻变化膜51A在Y方向上的合计最大厚度小于选择器膜61A在Z方向上的最大厚度。
半导体存储装置1还包括例如字线WLB、第二绝缘膜43B、第二电阻变化膜51B和第二绝缘部38Z。字线WLB通过绝缘部72B，在Y方向上从第一侧与字线WLA相邻，并在X方向上延伸。字线WLB是“第三布线”的示例。第二电阻变化膜51B在Z方向上设置在位线BL与字线WLB之间，并且在Y方向上从第二侧与第二绝缘部38Z相邻。第二绝缘部38Z在Y方向上，从第一侧和第二侧与第二电阻变化膜51B相邻。
将第二电阻变化膜51B布置在字线WLB的Y方向上的中央部。第二绝缘部38Z通过第二电阻变化膜51B的第一电阻变化部52B，在Y方向从第一侧与第二绝缘膜43B相邻。第一电阻变化部52B是“第二电阻变化膜的一部分”的示例。第一侧是“与第二电阻变化膜的一部分相同的一侧”的示例。
半导体存储装置1还包括例如字线WLC、第三绝缘膜43C和第三电阻变化膜51C。字线WLC通过绝缘部72A，在Y方向上从第二侧与字线WLA相邻，并在X方向上延伸。字线WLC是“第四布线”的示例。第二侧是“第三布线的相反侧”的示例。
第三电阻变化膜51C布置在字线WLC的Y方向上的中央部。第三绝缘膜43C在Z方向上设置在位线BL和字线WLC之间。第三电阻变化膜51C在Z方向上设置在位线BL和字线WLC之间，并且在Y方向上从第一侧和第二侧与第三绝缘膜43C相邻。
第一绝缘部38A包括在Y方向上设置在字线WLA和字线WLC之间的绝缘部72A。绝缘部72A在Y方向上与选择器膜61A和61C相邻。绝缘部72A是“第一绝缘部的一部分”的示例。第二绝缘部38B包括在Y方向上设置在字线WLA和字线WLB之间的绝缘部72B。绝缘部72B在Y方向上与选择器膜61A和61B相邻。绝缘部72B是“第二绝缘部的一部分”的示例。
接着，将简要地描述用于制造半导体存储装置1的存储单元MC的方法。图5示出了存储单元MC的制造步骤的示例，并且是用于形成字线WL和柱体35的堆叠体的截面图。图5至图12中的每个图的上部，是在各图的下部所示的XX线的位置处，沿X方向观察时的每个制造步骤中的各部件的截面图。图5至图12中的每个图的中间部分是在各图的下部所示的YY线的位置处，沿Y方向观察时的每个制造步骤中的各部件的截面图。图5至图12中的每个图的下部是当沿着Z方向观察时，每个制造步骤中的部件的平面图。
图5是示出存储单元MC的制造步骤的示例，并且示出第一硬掩模形成步骤的截面图和平面图。如图5中所示，将选择器形成膜65、牺牲膜88和阻挡膜47，在Z方向上堆叠在沿X方向和Y方向延伸的第一导体21的表面21a上。第一导体21和阻挡膜47例如是钨(W)。例如，通过物理气相沉积(PVD)方法，来形成选择器形成膜65。牺牲膜88由例如非晶硅(aSi)形成。随后，在阻挡膜47的表面47a上，沿Y方向以规定间隔形成多个硬掩模HM1。硬掩模HM1由已知的抗蚀剂等形成。多个硬掩模HM1中的每个在Y方向上的尺寸，被设置为与半导体存储装置1的柱体35在Y方向上的尺寸基本相同。
图6是示出存储单元MC的制造步骤的示例，并且示出第一槽形成步骤的截面图和平面图。例如，通过执行图案化，在从Z方向观看时未形成硬掩模HM1的第一导体21、选择器形成膜65、牺牲膜88和阻挡膜47的堆叠体中形成槽G1。多个槽G1在X方向上延伸，并且在Y方向上间隔地形成。在形成多个槽G1之后，通过去除剩余的硬掩模HM1，在Y方向中以一定间隔分开地存在多个第一导体21、选择器形成膜65、牺牲膜88和阻挡膜47，如图6中所示。也就是说，在Y方向上形成多个柱体36。
图7是示出存储单元MC的制造步骤的示例，并且示出第二硬掩模形成步骤的截面图和平面图。将绝缘膜39埋在图6所示的构成部件的槽G1中。绝缘膜39由例如氧化硅(SiO2)形成。埋在槽G1中的绝缘膜39是层间绝缘部38。如图7中所示，阻挡膜47的表面47a和绝缘膜39的表面39a位于同一平面上。
随后，如图7中所示，在阻挡膜47的表面47a和绝缘膜39的表面39a上形成第二导体22。第二导体22例如是钨(W)。在第二导体22的表面22a上，沿X方向以规定间隔形成多个硬掩模HM2。硬掩模HM2由已知的抗蚀剂等来形成。将多个硬掩模HM2中的每一个在X方向上的尺寸设置为与半导体存储装置1的柱体35在X方向上的尺寸基本相同。
图8是示出存储单元MC的制造步骤的示例，并且示出第二槽形成步骤的截面图和平面图。例如，通过执行图案化，在从Z方向观看时未形成硬掩模HM2的选择器形成膜65、牺牲膜88、阻挡膜47和第二导体22的堆叠体中形成槽G2。多个槽G2在Y方向上延伸，并且在X方向上间隔地形成。在形成多个槽G2之后，通过去除剩余的硬掩模HM2，在X方向中以一定间隔分开地存在多个选择器形成膜65、牺牲膜88、阻挡膜47和第二导体22，如图8中所示。也就是说，在X方向和Y方向上形成多个柱体136。
通过执行上述的步骤，对第一导体21在Y方向上进行分割，并且在Y方向上形成多条字线WL。对第二导体22在X方向上进行分割，并且在X方向上形成多条位线BL。
图9是示出存储单元MC的制造步骤的示例，并且示出牺牲膜剥离步骤的截面图和平面图。例如，使用化学溶液仅去除牺牲膜88。例如，可以将仅与牺牲膜88反应的化学溶液注入到槽G2中，可以通过化学溶液来溶解牺牲膜88，然后排出化学溶液。如图9中所示，在设置有牺牲膜88的部分形成空间S。
图10是示出存储单元MC的制造步骤的示例，并且示出电阻变化膜形成步骤的截面图和平面图。例如，如图10中所示，使用原子层沉积(ALD)法或化学气相沉积(CVD)法，在与槽G2连通并暴露于空间S的壁面上，以规定的膜厚度形成电阻变化膜形成膜55。具体而言，上述壁面是选择器形成膜65的面对空间S的表面、阻挡膜47的表面、以及构成槽G2的侧面的选择器形成膜65的侧面、阻挡膜47的侧面、以及第二导体22的侧面。电阻变化膜形成膜55的最大膜厚度例如至少等于或小于选择器形成膜65在Y方向上的尺寸的50％(优选地等于或小于25％)。
随后，形成绝缘膜45以填充选择器形成膜65的间隙。如图10中所示，当沿X方向观察时，绝缘膜45在Y方向和Z方向上被选择器形成膜65包围。
图11是示出存储单元MC的制造步骤的示例，并且示出电阻变化膜的部分去除步骤的截面图和平面图。例如，如图11中所示，使用化学溶液或图案化，仅去除槽G2的电阻变化膜形成膜55和绝缘膜45，并且仅留下在空间S中设定的电阻变化膜形成膜55和绝缘膜45。此时，再次暴露槽G2。当沿Y方向观察时，将多个绝缘膜45中的每一个在Z方向上夹在两个电阻变化膜形成膜55之间。通过仅去除槽G2的电阻变化膜形成膜55和绝缘膜45来形成半导体存储装置1的柱体35。
图12是示出存储单元MC的制造步骤的示例，并且示出层间绝缘膜形成步骤的截面图和平面图。如图12中所示，将绝缘膜埋在槽G2中。该绝缘膜由与绝缘膜39相同的材料形成，并且例如由氧化硅(SiO2)形成。因此，使绝缘膜39和埋在槽G2中的上述绝缘膜一体化，并且形成层间绝缘部38。
通过执行上述步骤，可以制造图1至图3中所示的存储单元MC。通过在上述步骤之前执行已知的预处理并且在上述步骤之后执行已知的后处理来形成半导体存储装置1。然而，用于制造半导体存储装置1的方法并不限于上述方法。
接着，将描述根据上面所描述的第一实施方式的半导体存储装置1的作用效果。根据半导体存储装置1，当沿X方向观察时，在Y方向和Z方向上分别与绝缘膜43接触的电阻变化膜51的厚度小于字线WL在Y方向和Z方向上的各自的宽度。因此，可以减小电阻变化膜51的截面积，并且可以减小用于在半导体存储装置1中将电阻变化膜51从低电阻状态变为高电阻状态的复位电流。
根据半导体存储装置1，当沿X方向观察时，将电阻变化膜51形成为具有与重叠部分CP相同的尺寸。当沿X方向观察时，将绝缘膜43布置在电阻变化膜51在Y方向和Z方向上的中央部。也就是说，根据半导体存储装置1，由于从X方向观察时，电阻变化膜51仅布置在重叠部分CP的一部分上，因此与如现有技术的半导体存储装置那样将电阻变化膜在Y方向和Z方向形成作为整个重叠部分CP的长方体相比，能够减小电阻变化膜51的截面积。通过减小从Z方向观察时的电阻变化膜51的截面积，可以增大流过电阻变化膜51的单位面积的电流密度，也就是说，可以增加PCM，从而可以减小半导体存储装置1的复位电流。
根据该半导体存储装置1，通过在成膜时形成与薄膜厚度近似相等的PCM，可以将电阻变化膜51在X方向上的截面积减小到等于或小于HP×HP，并且可以减小复位电流。
(第二实施方式)
接着，将描述根据第二实施方式的半导体存储装置的构造。虽然没有示出，但是根据第二实施方式的半导体存储装置是使用与根据第一实施方式的半导体存储装置1类似的PCM的所谓的交叉点型半导体存储装置。根据第二实施方式的半导体存储装置包括例如硅衬底11、层间绝缘层12、多条字线WL、多条位线BL和多个存储单元MC。在下文中，关于第二实施方式的半导体存储装置的构成要素，仅描述与半导体存储装置1的构成要素不同的内容，故省略与半导体存储装置1的构成要素共同的内容的详细说明。
图13是示出根据第二实施方式的半导体存储装置的一个存储单元MC的斜视图。图14是图13中所示的存储单元MC的电阻变化膜51和绝缘膜43垂直于Z方向的截面图。如图13和图14中所示，电阻变化膜51除了包括第一电阻变化部52、第二电阻变化部53、第三电阻变化部58和第四电阻变化部59之外，还包括第五电阻变化部60。
第五电阻变化部60在X方向上，从第一区域R的第五侧与绝缘膜43相邻。电阻变化膜51包括第一电阻变化部52、第二电阻变化部53、第三电阻变化部58、第四电阻变化部59和第五电阻变化部60，并且将这些电阻变化部一体地形成。
在根据第二实施方式的半导体存储装置的一个存储单元MC中，虽然绝缘膜43在X方向上从第五侧与层间绝缘部38接触，但是绝缘膜43不从第六侧与层间绝缘部38接触，其中第六侧在X方向上与第五侧相反。绝缘膜43在X方向上从第六侧与第五电阻变化部60接触，并且通过第五电阻变化部60来连接到层间绝缘部38。
第五电阻变化部60在Y方向上的端面60e和60f的X方向最小宽度，小于重叠部分CP的X方向最小长度，并且小于字线WL的Y方向最小宽度。当如下所述地形成电阻变化膜51时，第五电阻变化部60在X方向上的端面60e和60f的最小宽度例如等于或大于5μm。
接着，将简要描述用于制造根据第二实施方式的半导体存储装置的存储单元MC的方法。可以通过执行从图5中所示的第一硬掩模形成步骤到图8中所示的第二槽形成步骤的与用于制造半导体存储装置1的方法类似的步骤，来制造根据第二实施方式的半导体存储装置的存储单元MC。
图15至图21中的每一个图的上部是当在各图的下部所示的XX线的位置处，沿X方向观察时，每个制造步骤中的构成要素的截面图。图15至图21中的每一个图的中间部分是当在各图的下部所示的YY线处，沿Y方向观察时，每个制造步骤中的构成要素的截面图。图15至图21中的每一个图的下部是当沿Z方向观察时，每个制造步骤中的构成要素的平面图。
图15是示出存储单元MC的制造步骤的示例，并且示出绝缘膜形成步骤的截面图和平面图。在图8所示的第二槽形成步骤之后，如图15中所示，使用例如ALD法或CVD法将绝缘膜140埋在槽G2中。绝缘膜140例如由氮化硅(SiN)形成。
图16是示出存储单元MC的制造步骤的示例，并且示出抗蚀剂膜形成步骤的截面图和平面图。如图16中所示，在沿X方向形成的多个绝缘膜140中的每隔一个绝缘膜140的表面140a上和在X方向上与该表面140a相邻的第二导体22的表面22a的仅一部分上，形成抗蚀剂膜150。抗蚀剂膜150在Y方向上延伸。
图17是示出存储单元MC的制造步骤的示例，并且示出图案化步骤的截面图和平面图。如图17中所示，使用抗蚀剂膜150作为掩模，去除从Z方向观察时未被抗蚀剂膜150覆盖的绝缘膜140。由于去除了绝缘膜140，所以形成了槽G3。
图18是示出存储单元MC的制造步骤的示例，并且示出牺牲膜去除步骤的截面图和平面图。例如，使用化学溶液仅去除牺牲膜88。例如，可以将仅与牺牲膜88反应的化学溶液注入到槽G3中，可以通过化学溶液来溶解牺牲膜88，然后排出化学溶液。如图18中所示，在设置有牺牲膜88的部分中形成空间S。
图19是示出存储单元MC的制造步骤的示例，并且示出电阻变化膜形成步骤的截面图和平面图。例如，如图19中所示，使用ALD法或CVD法，在与槽G3连通并暴露于空间S的壁面上，以规定的膜厚度形成电阻变化膜形成膜55。具体而言，上述壁面是选择器形成膜65的面对空间S的表面、阻挡膜47的表面、绝缘膜140的侧面、以及构成槽G2的侧面的选择器形成膜65的侧面、阻挡膜47的表面、以及第二导体22的侧面。电阻变化膜形成膜55的最大膜厚度例如至少等于或小于选择器形成膜65在Y方向上的尺寸的50％(优选地等于或小于25％)。
图20是示出存储单元MC的制造步骤的示例，并且示出电阻变化膜的部分去除步骤的截面图和平面图。例如，如图20中所示，使用化学机械抛光(CMP)方法，去除绝缘膜140，并且去除绝缘膜45、电阻变化膜形成膜55和抗蚀剂膜150，直至第二导体22开始在Z方向上露出的位置。此后，使用例如化学溶液或图案化，去除X方向上的在绝缘膜140之间的槽G4的侧面上暴露并形成的绝缘膜45和电阻变化膜形成膜55。此时，残留在空间S中形成的绝缘膜45和电阻变化膜形成膜55。
图21是示出存储单元MC的制造步骤的示例，并且示出层间绝缘膜添加步骤的截面图和平面图。例如，通过ALD法或CVD法，将绝缘膜埋在槽G5中。绝缘膜例如由氧化硅(SiO2)形成。通过执行上面所描述的步骤，如图21中所示，形成根据第二实施方式的半导体存储装置的柱体35。在用于制造根据第二实施方式的半导体存储装置的方法中，用作第五电阻变化部60的电阻变化膜形成膜55在X方向上与绝缘膜140接触。层间绝缘部38包括由氮化硅等形成的绝缘膜140、以及由氧化硅等形成的绝缘膜39。
通过执行上述步骤，可以制造图13和图14中所示的存储单元MC。通过在上述步骤之前执行已知的预处理并且在上述步骤之后执行已知的后处理来形成根据第二实施方式的半导体存储装置。然而，用于制造根据第二实施方式的半导体存储装置的方法并不限于上述方法。
接着，将描述根据上面所描述的第二实施方式的半导体存储装置的作用效果。根据第二实施方式的半导体存储装置，当沿X方向观察时，在Y方向和Z方向上分别与绝缘膜43接触的电阻变化膜51的厚度小于字线WL在Y方向和Z方向上的各自的宽度。因此，类似于根据第一实施方式的半导体存储装置1，可以减小电阻变化膜51的截面积，并且可以减小用于在半导体存储装置1中将电阻变化膜51从低电阻状态变为高电阻状态的复位电流。
由于根据第二实施方式的半导体存储装置具有与半导体存储装置1相似的构造，因此可以获得与半导体存储装置1相似的作用效果。
根据第二实施方式的半导体存储装置，由于电阻变化膜51还包括第五电阻变化部60，因此可以在制造时的电阻变化膜部分去除步骤中，将电阻变化膜形成膜55的去除速度和条件保持一定，并且可以防止电阻变化膜形成膜55的去除量的偏差。因此，可以改善根据第二实施方式的半导体存储装置的电特性，并且可以防止每个器件的性能变化。
(第三实施方式)
接着，将描述根据第三实施方式的半导体存储装置的构造。虽然没有示出，但是根据第三实施方式的半导体存储装置是使用与根据第一实施方式的半导体存储装置1类似的PCM的所谓的交叉点型半导体存储装置。根据第三实施方式的半导体存储装置包括例如硅衬底11、层间绝缘层12、多条字线WL、多条位线BL和多个存储单元MC。在下文中，关于第三实施方式的半导体存储装置的构成要素，仅描述与半导体存储装置1的构成要素不同的内容，故省略与半导体存储装置1的构成要素共同的内容的详细说明。
图22是示出根据第三实施方式的半导体存储装置的一个存储单元MC的斜视图。图23是示出存储单元MC的电阻变化膜51和绝缘膜43的相对布置的放大侧视图。如图22和图23中所示，类似于根据第一实施方式的半导体存储装置1的每个存储单元MC，根据第三实施方式的半导体存储装置的每个存储单元MC包括例如导电膜81、电阻变化膜51、绝缘膜43和选择器膜61。但是，根据第三实施方式的半导体存储装置的每个存储单元MC的电阻变化膜51和绝缘膜43的相对位置，与半导体存储装置1的每个存储单元MC的电阻变化膜51和绝缘膜43的相对位置相反。也就是说，基本上，在根据第一实施方式的半导体存储装置1的描述中，可以将存储单元MC中的电阻变化膜51替换并读为绝缘膜43，并且可以将存储单元MC中的绝缘膜43替换并读为电阻变化膜51。
当从Z方向观察时，将电阻变化膜51设置在重叠区域CP的Y方向上的第一区域R中。绝缘膜43至少包括第一相邻绝缘部46和第二相邻绝缘部49。电阻变化膜51在Y方向上与第一相邻绝缘部46和第二相邻绝缘部49相邻，并介于第一相邻绝缘部46和第二相邻绝缘部49之间。当从X方向观察时，电阻变化膜51被绝缘膜43包围，并埋在第一区域R的中央部。
但是，在第三实施方式中，选择器膜61与电阻变化膜51的绝缘被破坏。也就是说，在Z方向上，在选择器膜61与电阻变化膜51之间设置绝缘破坏部241。导电膜81与电阻变化膜51的绝缘被破坏。也就是说，在Z方向上，在导电膜81与电阻变化膜51之间设置绝缘破坏部242。
接着，将简要描述用于制造根据第三实施方式的半导体存储装置的存储单元MC的方法。但是，在以下描述中，将描述用于制造沿Z方向堆叠的存储单元MC的方法。可以通过执行与从图5中所示的第一硬掩模形成步骤到图6中所示的第一槽形成步骤的用于制造半导体存储装置1的方法类似的步骤，来制造根据第三实施方式的半导体存储装置的存储单元MC。
图24至图35中的每一个图的上部是当在各图的下部所示的XX线的位置处，沿X方向观察时，每个制造步骤中的构成要素的截面图。图24至图35中的每一个图的中间部分是当在各图的下部所示的YY线处，沿Y方向观察时，每个制造步骤中的构成要素的截面图。图24至图35中的每一个图的下部是当沿Z方向观察时，每个制造步骤中的构成要素的平面图。
图24是示出存储单元MC的制造步骤的示例，并且示出第二硬掩模形成步骤的截面图和平面图。如图24中所示，在将绝缘膜39埋在槽G1中之后，在阻挡膜47的表面47a和绝缘膜39的表面39a上依次地堆叠第二导体22、选择器形成膜65-2、牺牲膜88-2和阻挡膜47-2。在阻挡膜47-2的表面47a上，沿X方向以规定间隔形成多个硬掩模HM2。将多个硬掩模HM2中的每一个在X方向上的尺寸，设置为与半导体存储装置1的柱体35在X方向上的尺寸基本相同。
图25是示出存储单元MC的制造步骤的示例，并且示出第二槽形成步骤的截面图和平面图。通过执行图案化，在从Z方向观看时未形成硬掩模HM2的由选择器形成膜65、牺牲膜88、阻挡膜47、第二导体22、选择器形成膜65-2、牺牲膜88-2、以及阻挡膜47-2形成的堆叠体中形成槽G2。多个槽G2在Y方向上延伸，并且在X方向上间隔地形成。
图26是示出存储单元MC的制造步骤的示例，并且示出牺牲膜添加形成步骤的截面图和平面图。例如，如图26中所示，使用与形成牺牲膜88的方法相同的方法，在沟槽G2中形成牺牲膜88-3。接着，在阻挡膜47-2的表面47a和牺牲膜88-3的表面上形成多个硬掩模HM3。在Y方向上，以规定的间隔形成硬掩模HM3。将多个硬掩模HM3中的每一个在Y方向上的尺寸，设置为与半导体存储装置1的柱体35在Y方向上的尺寸基本相同。
图27是示出存储单元MC的制造步骤的示例，并且示出堆叠体的部分去除步骤的截面图和平面图。例如，通过执行图案化，在从Z方向观看时未形成硬掩模HM3的包括选择器形成膜65-2、牺牲膜88-2和阻挡膜47-2的堆叠体中形成槽G6。多个槽G6在X方向上延伸，并且在Y方向上间隔地形成。
图28是示出存储单元MC的制造步骤的示例，并且示出绝缘膜形成步骤的截面图和平面图。例如，使用ALD方法或CVD方法，将绝缘膜160埋在槽G6中。绝缘膜160例如由氧化硅(SiO2)形成。绝缘膜160的表面160a和阻挡膜47-2的表面47a位于同一条线上。
图29是示出存储单元MC的制造步骤的示例，并且示出牺牲膜去除步骤的截面图和平面图。例如，当使用化学溶液去除牺牲膜88、88-2和88-3时，形成槽G7和空间S。
图30是示出存储单元MC的制造步骤的示例，并且示出绝缘膜和电阻变化膜形成步骤的截面图和平面图。例如，如图30中所示，使用ALD法或CVD法，在空间S中露出的表面上形成绝缘膜45。随后，在空间S中未形成绝缘膜45的部分中，形成电阻变化膜形成膜55。
图31是示出存储单元MC的制造步骤的示例，并且示出了电阻变化膜的部分去除步骤的截面图和平面图。例如，使用化学溶液或反应离子蚀刻(RIE)，对形成在与图29所示的槽G7相对应的位置的电阻变化膜形成膜55进行加工并从槽G7中去除。
图32是示出存储单元MC的制造步骤的示例，并且示出绝缘膜的部分去除步骤的截面图和平面图。例如，通过执行湿蚀刻，来去除残留在槽G8的侧面和底表面上的绝缘膜45。
图33是示出存储单元MC的制造步骤的示例，并且示出绝缘膜形成步骤的截面图和平面图。例如，通过ALD法或CVD法，将绝缘膜162埋在槽G10中。绝缘膜162例如由氧化硅(SiO2)形成。
图34是示出存储单元MC的制造步骤的示例，并且示出第二字线形成步骤的截面图和平面图。例如，使用ALD法或CVD法，在绝缘膜162的表面162a和阻挡膜47-2的表面47a上形成第一导体21-2。
图35是示出存储单元MC的制造步骤的示例，并且示出绝缘破坏步骤的截面图。例如，可以检测通过选择器形成膜65-2、绝缘破坏部244、电阻变化膜形成膜55、绝缘破坏部245和阻挡膜47-2输出到第一导体21-2的电压V[V]，其中第二导体22被设置为0[V]的基本电位。当在Z方向上与电阻变化膜形成膜55相邻的绝缘膜45的绝缘被破坏并且输出到第一导体21-2的电压V急剧增加时，认为绝缘破坏已完成。通过破坏在Z方向上与电阻变化膜形成膜55相邻的绝缘膜45的绝缘，来完成绝缘破坏部244和245。可以通过使电压V[V]通过阻挡膜47、电阻变化膜形成膜55、选择器形成膜65、绝缘破坏部244和绝缘破坏部245输出到第一导体21，在Z方向上在阻挡膜47和电阻变化膜形成膜55之间的绝缘膜45中、以及在Z方向上在电阻变化膜形成膜55和选择器形成膜65之间的绝缘膜45中形成绝缘破坏部244和245，其中第二导体22被设置为要检测的基本电位0[V]。
通过执行上述步骤，第一导体21和21-2中的每一个用作图22中所示的字线WL。选择器形成膜65和65-2中的每一个是图22中所示的选择器膜61。电阻变化膜形成膜55是图22和图23中所示的电阻变化膜51，而绝缘膜45是图22和图23中所示的绝缘膜43。绝缘破坏部244和245中的每一个是图22和图23中所示的绝缘破坏部241和242里的任何一个。阻挡膜47和47-2中的每一个是图22中所示的导电膜81。第二导体22用作在Z方向上堆叠在两侧的堆叠体共用的位线BL。
通过执行上述步骤，可以制造图22和23中所示的存储单元MC。通过在上述步骤之前执行已知的预处理并且在上述步骤之后执行已知的后处理来形成根据第三实施方式的半导体存储装置。然而，用于制造根据第三实施方式的半导体存储装置的方法并不限于上述方法。
接着，将描述根据上面所描述的第三实施方式的半导体存储装置的作用效果。根据第三实施方式的半导体存储装置，当沿X方向观察时，在Y方向上与绝缘膜43分别接触的电阻变化膜51的厚度小于字线WL在Y方向上的各自的宽度。因此，类似于根据第一实施方式的半导体存储装置1，可以减小电阻变化膜51的截面积，并且可以减小用于在半导体存储装置1中将电阻变化膜51从低电阻状态变为高电阻状态的复位电流。
在根据第三实施方式的半导体存储装置中，绝缘膜43在Y方向上，从第一侧和第二侧与电阻变化膜51接触。因此，例如在制造根据第三实施方式的半导体存储装置时，当在电阻变化膜形成膜55的端面上实施RIE时，在每个膜或构造(例如，与电阻变化膜形成膜55接触的选择器形成膜65和65-2)中不太可能出现加工残差。因此，根据第三实施方式中的半导体存储装置，可以容易地设计电阻变化膜51的厚度，而且，可以减少对于与电阻变化膜51接触的各构成要素的加工损伤。
在根据第三实施方式的半导体存储装置中，因为绝缘膜43在Y方向上从第一侧和第二侧与电阻变化膜51接触，所以与现有技术中的半导体存储装置相比，一个存储单元MC在Y方向上不容易受到相邻的存储单元MC的影响。根据第三实施方式的半导体存储装置，能够减小在Y方向上相邻的存储单元MC的影响。
(第四实施方式)
接着，将描述根据第四实施方式的半导体存储装置的构造。虽然没有示出，但是根据第四实施方式的半导体存储装置是使用与根据第一实施方式的半导体存储装置1类似的PCM的所谓的交叉点型半导体存储装置。根据第四实施方式的半导体存储装置包括例如硅衬底11、层间绝缘层12、多条字线WL、多条位线BL和多个存储单元MC。在下文中，关于第四实施方式的半导体存储装置的构成要素，仅描述与半导体存储装置1的构成要素不同的内容，故省略与半导体存储装置1的构成要素共同的内容的详细说明。
存储单元MC包括例如导电膜81、电阻变化膜51、选择器膜61和绝缘膜343。图37是示出根据第四实施方式的半导体存储装置的一个存储单元MC的斜视图。图38是示出存储单元MC的选择器膜61和绝缘膜343的相对布置的放大侧面图。
从Z方向观察的电阻变化膜51的尺寸与重叠部分CP的尺寸相同。也就是说，电阻变化膜51在Y方向和X方向上的尺寸与重叠部分CP的尺寸相同。
选择器膜61在Y方向上，从第一侧和第二侧与绝缘膜343相邻。具体而言，绝缘膜343包括第一相邻绝缘部352、第二相邻绝缘部353以及绝缘破坏部358和359。电阻变化膜51包括这些电阻变化部，并且一体地形成。第一相邻绝缘部352在Y方向上从第一侧与选择器膜61相邻。第二相邻绝缘部353在Y方向上从第二侧与选择器膜61相邻。绝缘破坏部358和359分别从Z方向上的相反侧与选择器膜61相邻。绝缘膜343例如由氧化硅或氮化硅形成。
由于形成了绝缘破坏部358和359，所以类似于根据第一实施方式的半导体存储装置1、以及根据第二实施方式和第三实施方式的半导体存储装置，选择器膜61在Z方向上分别电连接到字线WL和电阻变化膜51。
接着，将简要描述用于制造根据第四实施方式的半导体存储装置的存储单元MC的方法。但是，类似于第三实施方式，将在以下描述中描述用于制造沿Z方向堆叠的存储单元MC的方法。可以通过执行与从图5中所示的第一硬掩模形成步骤到图6中所示的第一槽形成步骤的用于制造半导体存储装置1的方法类似的步骤，来制造根据第四实施方式的半导体存储装置的存储单元MC。但是，在图5所示的第一硬掩模形成步骤中，未形成选择器形成膜65，并且在Z方向上，在牺牲膜88和阻挡膜47之间形成了电阻变化膜形成膜55。
图39至图45中的每一个图的上部是当沿X方向观察时，每个制造步骤中的构成要素的截面图。图39至图45中的每一个图的下部是当沿Y方向观察时，每个制造步骤中的构成要素的截面图。
图39是示出存储单元MC的制造步骤的示例，并且示出第二硬掩模形成步骤的截面图。如图39中所示，在如图6所示将绝缘膜39埋在槽G1中之后，在阻挡膜47的表面47a和绝缘膜39的表面39a上依次地堆叠第二导体22、牺牲膜88-2、电阻变化膜形成膜55-2和阻挡膜47-2。在X方向上以规定间隔形成在阻挡膜47-2的表面47f上沿Y方向延伸的多个硬掩模HM2。将多个硬掩模HM2中的每一个在X方向上的尺寸，设置为与半导体存储装置1的柱体35在X方向上的尺寸基本相同。
图40是示出存储单元MC的制造步骤的示例，并且示出第二槽形成步骤的截面图。例如，通过执行图案化，在从Z方向观看时未形成硬掩模HM2的包括牺牲膜88、电阻变化膜形成膜55、阻挡膜47、第二导体22、牺牲膜88-2、电阻变化膜形成膜55-2的堆叠体和阻挡膜47-2的堆叠体中形成槽G2。多个槽G2在Y方向上延伸，并且在X方向上间隔地形成。
例如，通过执行图案化或者CMP，一次去除硬掩模HM2和阻挡膜47-2，并且在电阻变化膜形成膜55-2的表面55f上形成第一导体21-2。图41是示出存储单元MC的制造步骤的示例，并且示出牺牲膜添加形成步骤的截面图。在图40所示的槽G2中，将牺牲膜88-3形成为与第一导体21-2相同的高度。如图41中所示，在第一导体21-2的表面21f和牺牲膜83-3的表面83f上形成多个硬掩模HM3。硬掩模HM3在X方向上延伸，并且在Y方向上间隔地形成。当从Z方向观察时，去除未形成硬掩模HM3的位置的第一导体21-2、电阻变化膜形成膜55-2和牺牲膜88-2，并形成槽G20。
图42是示出存储单元MC的制造步骤的示例，并且示出绝缘膜形成步骤的截面图。如图42中所示，去除硬掩模HM3，并且在沟槽G20中埋入绝缘膜180。在X方向上与第一导体21-2重叠的位置，形成阻挡膜47-2。
图43是示出存储单元MC的制造步骤的示例，并且示出牺牲膜去除步骤的截面图。例如，如图43中所示，使用化学溶液来去除牺牲膜88、88-2和88-3，并形成空间Q。
图44是示出存储单元MC的制造步骤的示例，并且示出选择器膜形成步骤的截面图。例如，通过ALD法或CVD法，在暴露于空间Q中的壁面上形成绝缘膜300。随后，如图44中所示，在绝缘膜300内部的空间Q中，形成选择器形成膜65。绝缘膜300由例如氮化硅形成。
图45是示出存储单元MC的制造步骤的示例，并且示出绝缘破坏部形成步骤的截面图。例如，如图45中所示，当沿Y方向观察时，通过执行图案化等，仅去除在Z方向上延伸的选择器形成膜65，并且在通过选择器形成膜65的部分去除所形成的空间中，形成绝缘膜182。随后，以与第三实施方式类似的方法，在Z方向上与选择器形成膜65相邻的绝缘膜300的绝缘性被破坏，并且形成绝缘破坏部344和345。
通过执行上面所描述的步骤，第一导体21和21-2中的每一个用作图37中所示的字线WL。选择器形成膜65成为图37中所示的选择器膜61。电阻变化膜形成膜55成为图37中所示的电阻变化膜51，而绝缘膜300成为图37中所示的绝缘膜343。绝缘破坏部344和345中的每一个成为图22和图23中所示的绝缘破坏部358和359中的任一个。阻挡膜47和47-2中的每一个成为图22中所示的导电膜81。第二导体22用作在Z方向上堆叠在两侧的堆叠体共用的位线BL。
通过执行上述步骤，可以制造图37和38中所示的存储单元MC。通过在上述步骤之前执行已知的预处理并且在上述步骤之后执行已知的后处理来形成根据第四实施方式的半导体存储装置。然而，用于制造根据第四实施方式的半导体存储装置的方法并不限于上述方法。
接着，将描述根据上面所描述的第四实施方式的半导体存储装置的作用效果。根据第四实施方式的半导体存储装置，由于提供了至少可以在形成硬掩模等之后形成选择器膜61的构造，因此在形成电阻变化膜51时，保护选择器膜61免受热的影响，可以防止选择器膜61的电特性降低。
例如，在根据上述第三实施方式的半导体存储装置的制造中，通过执行如图32中所示的绝缘膜部分去除步骤，去除槽G8的侧面和底表面上的绝缘膜45。然而，可以在保留槽G8的侧面和底表面上的绝缘膜45的同时，执行图33之后的步骤。在这种情况下，如图36的中间部分所示，除了绝缘膜160和162之外，在作为存储单元MC在X方向上的层间绝缘部38的绝缘膜中，还设置有保留在槽G8的侧面和底表面上的绝缘膜45。
在下文中，将另外描述几种半导体存储装置。
[1]一种半导体存储装置，包括：
在第一方向上延伸的第一布线；
在与所述第一方向相交的第二方向上延伸、并且在第三方向上与所述第一布线不同的位置处设置的第二布线，其中所述第三方向与所述第一方向和所述第二方向相交；
在所述第三方向上设置在所述第一布线和所述第二布线之间的第一绝缘膜；
在所述第三方向上在所述第一布线和所述第二布线之间设置、并且在所述第一方向上与所述第一绝缘膜相邻的第一电阻变化膜；以及
在所述第一方向上，从与所述第一电阻变化膜的一部分相同的一侧与所述第一绝缘膜相邻的第一绝缘部。
[2]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上，布置在所述第二布线的中央。[3]、根据[2]所述的半导体存储装置，其中，
所述第一电阻变化膜布置在所述第二布线在所述第一方向的中央和所述第二布线在所述第一方向的边缘之间。
[4]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上与所述第一绝缘膜接触。
[5]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度小于所述第一绝缘膜在所述第一方向上的最大厚度。
[6]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度等于或小于所述第二布线在所述第一方向上的最大宽度的一半。
[7]、根据[1]所述的半导体存储装置，其中，
所述第一绝缘部的一部分在所述第一方向上与所述选择器膜相邻。
[8]、根据[1]所述的半导体存储装置，其中，
所述第一电阻变化膜在所述第一方向上的最大厚度小于所述选择器膜在所述第三方向上的最大厚度。
[9]、根据[1]所述的半导体存储装置，还包括：
在所述第一方向上与所述第二布线相邻并且在所述第二方向上延伸的第三布线；
在所述第三方向上设置在所述第一布线和所述第三布线之间的第二绝缘膜；
在所述第三方向上设置在所述第一布线与所述第三布线之间、并且在所述第一方向上与所述第二绝缘膜相邻的第二电阻变化膜；以及
在所述第一方向上，从与所述第二电阻变化膜的一部分相同的一侧与所述第二绝缘膜相邻的第二绝缘部。
[10]、根据[9]所述的半导体存储装置，其中，
所述第一电阻变化膜布置在所述第一方向上的所述第二布线的中央部，以及
所述第二电阻变化膜布置在所述第一方向上的所述第三布线的中央部。[11]、根据[10]所述的半导体存储装置，还包括：
第四布线，从在所述第一方向上与所述第三布线相反的一侧与所述第二布线相邻、并且在所述第二方向上延伸；
在所述第三方向上设置在所述第一布线和所述第四布线之间的第三绝缘膜；以及
在所述第三方向上设置在所述第一布线和所述第四布线之间、并且在所述第一方向上与所述第三绝缘膜相邻的第三电阻变化膜，其中
所述第二绝缘部包括：在所述第三方向上设置在所述第一布线和所述第四布线之间的部分。
[12]、根据[9]所述的半导体存储装置，其中，
所述第一电阻变化膜布置在所述第一方向上的所述第二布线的中央部，以及
所述第三电阻变化膜布置在所述第一方向上的所述第四布线的中央部。[13]、根据[11]所述的半导体存储装置，其中，
所述第二绝缘部从与所述第一绝缘膜相反的一侧与所述第一电阻变化膜接触。
[14]、根据[11]所述的半导体存储装置，其中，
所述第二绝缘部的一部分在所述第一方向上设置在所述第二布线和所述第三布线之间。
虽然已经描述了某些实施方式，但是仅通过示例的方式给出这些实施方式，其并不旨在限制要求保护的本发明的范围。实际上，本文所描述的新颖实施方式可以以各种其它形式来体现；此外，在不脱离要求保护的本发明的精神的情况下，可以对本文所描述的实施方式的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖将落入所要求保护的发明的范围和精神内的这些形式或修改。
标号说明
1：半导体存储装置
43，343：绝缘膜
43A：第一绝缘膜
43B：第二绝缘膜
51：电阻变化膜
51A：第一电阻变化膜
51B：第二电阻变化膜
BL：位线(第一布线)
WL、WLA：字线(第二布线)
WLB：字线(第三布线)
X：方向(第二方向)
Y：方向(第一方向)
Z：方向(第三方向)

Claims (18)

1.一种半导体存储装置，包括：在第一方向上延伸的第一布线；在与所述第一方向相交的第二方向上延伸、并且在第三方向上与所述第一布线不同的位置处设置的第二布线，其中所述第三方向与所述第一方向和所述第二方向相交；在所述第三方向上设置在所述第一布线和所述第二布线之间的绝缘膜，所述绝缘膜具有第一侧和在所述第一方向上与所述第一侧相反的第二侧；以及在所述第三方向上设置在所述第一布线和所述第二布线之间、并从所述第一侧和所述第二侧与所述绝缘膜相邻的电阻变化膜，所述电阻变化膜在所述第一方向上小于所述第二布线，所述绝缘膜设置在从所述第三方向观察时所述第一布线和所述第二布线彼此重叠的第一区域中，所述电阻变化膜包括：在所述第一方向上从所述第一区域的所述第一侧与所述绝缘膜相邻的第一电阻变化部、以及在所述第一方向上从所述第一区域的所述第二侧与所述绝缘膜相邻的第二电阻变化部，所述电阻变化膜还包括：在所述第三方向上从所述第一区域的第三侧与所述绝缘膜相邻的第三电阻变化部、以及在所述第三方向上从与所述第一区域的所述第三侧相反的第四侧与所述绝缘膜相邻的第四电阻变化部。
2.根据权利要求1所述的半导体存储装置，其中，所述电阻变化膜还包括：在所述第二方向上从所述第一区域的第五侧与所述绝缘膜相邻的第五电阻变化部。
3.根据权利要求1所述的半导体存储装置，还包括：在所述第三方向上，设置在所述电阻变化膜和所述绝缘膜和所述第一布线之间的导电膜；以及在所述第三方向上，设置在所述电阻变化膜和所述绝缘膜和所述第二布线之间的选择器膜，所述电阻变化膜设置在从所述第三方向观察时所述第一布线和所述第二布线彼此重叠的第一区域中，所述绝缘膜包括：在所述第一方向上从所述第一区域的所述第一侧与所述电阻变化膜相邻的第一相邻绝缘部、以及在所述第一方向上从所述第一区域的所述第二侧与所述电阻变化膜相邻的第二相邻绝缘部。
4.一种半导体存储装置，包括：在第一方向上延伸的第一布线；在与所述第一方向相交的第二方向上延伸、并且在第三方向上位于与所述第一布线不同的位置的第二布线，其中所述第三方向与所述第一方向和所述第二方向相交；在所述第三方向上设置在所述第一布线和所述第二布线之间的选择器膜；在所述第三方向上设置在所述第一布线和所述第二布线之间的绝缘膜，所述绝缘膜具有第一侧和在所述第一方向上与所述第一侧相反的第二侧，并且所述绝缘膜从所述第一侧和所述第二侧与所述选择器膜相邻；以及在所述第三方向上设置在所述第一布线和所述第二布线之间、并在所述第三方向上连接到所述选择器膜的电阻变化膜，所述绝缘膜设置在从所述第三方向观察时所述第一布线和所述第二布线彼此重叠的第一区域中，所述电阻变化膜包括：在所述第一方向上从所述第一区域的所述第一侧与所述绝缘膜相邻的第一电阻变化部、以及在所述第一方向上从所述第一区域的所述第二侧与所述绝缘膜相邻的第二电阻变化部，所述电阻变化膜还包括：在所述第三方向上从所述第一区域的第三侧与所述绝缘膜相邻的第三电阻变化部、以及在所述第三方向上从与所述第一区域的所述第三侧相反的第四侧与所述绝缘膜相邻的第四电阻变化部。
5.一种半导体存储装置，包括：在第一方向上延伸的第一布线；在与所述第一方向相交的第二方向上延伸、并且在第三方向上位于与所述第一布线不同的位置的第二布线，其中所述第三方向与所述第一方向和所述第二方向相交；在所述第三方向上设置在所述第一布线和所述第二布线之间的选择器膜；在所述第三方向上设置在所述第一布线和所述第二布线之间的第一绝缘膜，所述第一绝缘膜具有第一侧和在所述第一方向上与所述第一侧相反的第二侧；在所述第三方向上设置在所述第一布线和所述第二布线之间、并在所述第一方向上与所述第一绝缘膜相邻的第一电阻变化膜；以及在所述第一方向上，从与所述第一电阻变化膜的一部分相同的一侧与所述第一绝缘膜相邻的第一绝缘部，所述第一绝缘膜设置在从所述第三方向观察时所述第一布线和所述第二布线彼此重叠的第一区域中，所述第一电阻变化膜包括：在所述第一方向上从所述第一区域的所述第一侧与所述第一绝缘膜相邻的第一电阻变化部、以及在所述第一方向上从所述第一区域的所述第二侧与所述第一绝缘膜相邻的第二电阻变化部，所述第一电阻变化膜还包括：在所述第三方向上从所述第一区域的第三侧与所述第一绝缘膜相邻的第三电阻变化部、以及在所述第三方向上从与所述第一区域的所述第三侧相反的第四侧与所述第一绝缘膜相邻的第四电阻变化部。
6.根据权利要求5所述的半导体存储装置，其中，所述第一电阻变化膜设置在所述第一方向上的所述第二布线的中央。
7.根据权利要求6所述的半导体存储装置，其中，所述第一电阻变化膜设置在所述第二布线在所述第一方向的中央和所述第二布线在所述第一方向的边缘之间。
8.根据权利要求5所述的半导体存储装置，其中，所述第一电阻变化膜在所述第一方向上与所述第一绝缘膜接触。
9.根据权利要求5所述的半导体存储装置，其中，所述第一电阻变化膜在所述第一方向上的最大厚度小于所述第一绝缘膜在所述第一方向上的最大厚度。
10.根据权利要求5所述的半导体存储装置，其中，所述第一电阻变化膜在所述第一方向上的最大厚度等于或小于所述第二布线在所述第一方向上的最大宽度的一半。
11.根据权利要求5所述的半导体存储装置，其中，所述第一绝缘部的一部分在所述第一方向上与所述选择器膜相邻。
12.根据权利要求5所述的半导体存储装置，其中，所述第一电阻变化膜在所述第一方向上的最大厚度小于所述选择器膜在所述第三方向上的最大厚度。
13.根据权利要求5所述的半导体存储装置，还包括：在所述第一方向上与所述第二布线相邻并且在所述第二方向上延伸的第三布线；在所述第三方向上设置在所述第一布线和所述第三布线之间的第二绝缘膜；在所述第三方向上设置在所述第一布线与所述第三布线之间、并且在所述第一方向上与所述第二绝缘膜相邻的第二电阻变化膜；以及在所述第一方向上，从与所述第二电阻变化膜的一部分相同的一侧与所述第二绝缘膜相邻的第二绝缘部。
14.根据权利要求13所述的半导体存储装置，其中，所述第一电阻变化膜设置在所述第一方向上的所述第二布线的中央部，所述第二电阻变化膜设置在所述第一方向上的所述第三布线的中央部。
15.根据权利要求14所述的半导体存储装置，还包括：第四布线，在所述第一方向上从与所述第三布线相反的一侧与所述第二布线相邻、并且在所述第二方向上延伸；在所述第三方向上设置在所述第一布线和所述第四布线之间的第三绝缘膜；以及在所述第三方向上设置在所述第一布线和所述第四布线之间、并且在所述第一方向上与所述第三绝缘膜相邻的第三电阻变化膜，所述第二绝缘部包括在所述第三方向上设置在所述第一布线和所述第四布线之间的部分。
16.根据权利要求15所述的半导体存储装置，其中，所述第一电阻变化膜设置在所述第一方向上的所述第二布线的中央部，所述第三电阻变化膜设置在所述第一方向上的所述第四布线的中央部。
17.根据权利要求15所述的半导体存储装置，其中，所述第二绝缘部从与所述第一绝缘膜相反的一侧与所述第一电阻变化膜接触。
18.根据权利要求15所述的半导体存储装置，其中，所述第二绝缘部的一部分在所述第一方向上设置在所述第二布线和所述第三布线之间。
CN202010794276.7A 2019-09-17 2020-08-10 半导体存储装置 Active CN112599558B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019168160A JP2021048159A (ja) 2019-09-17 2019-09-17 半導体記憶装置
JP2019-168160 2019-09-17

Publications (2)

Publication Number Publication Date
CN112599558A CN112599558A (zh) 2021-04-02
CN112599558B true CN112599558B (zh) 2024-03-19

Family

ID=74868293

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010794276.7A Active CN112599558B (zh) 2019-09-17 2020-08-10 半导体存储装置

Country Status (4)

Country Link
US (1) US11594677B2 (zh)
JP (1) JP2021048159A (zh)
CN (1) CN112599558B (zh)
TW (1) TWI751606B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11825754B2 (en) * 2021-05-27 2023-11-21 Micron Technology, Inc. Memory cells with sidewall and bulk regions in planar structures
US11903333B2 (en) * 2021-05-27 2024-02-13 Micron Technology, Inc. Sidewall structures for memory cells in vertical structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011014796A (ja) * 2009-07-03 2011-01-20 Toshiba Corp 不揮発性記憶装置
WO2015049772A1 (ja) * 2013-10-03 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、及び、記憶装置の製造方法
WO2015071982A1 (ja) * 2013-11-13 2015-05-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、及び記憶装置の製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3273582B2 (ja) * 1994-05-13 2002-04-08 キヤノン株式会社 記憶装置
US6569745B2 (en) * 2001-06-28 2003-05-27 Sharp Laboratories Of America, Inc. Shared bit line cross point memory array
US7956352B2 (en) * 2005-03-25 2011-06-07 Semiconductor Energy Laboratory Co., Ltd. Memory element comprising an organic compound and an insulator
JP2006324501A (ja) 2005-05-19 2006-11-30 Toshiba Corp 相変化メモリおよびその製造方法
JP2007073779A (ja) 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
US7589364B2 (en) 2005-11-02 2009-09-15 Elpida Memory, Inc. Electrically rewritable non-volatile memory element and method of manufacturing the same
KR100888617B1 (ko) 2007-06-15 2009-03-17 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
JP2009135219A (ja) 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2009267219A (ja) 2008-04-28 2009-11-12 Hitachi Ltd 半導体記憶装置およびその製造方法
JP5025696B2 (ja) 2009-08-11 2012-09-12 株式会社東芝 抵抗変化メモリ
JP5558090B2 (ja) * 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
TWI492432B (zh) * 2009-12-17 2015-07-11 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
KR20110090583A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 상변화 메모리 장치 및 그 형성 방법
KR101766222B1 (ko) * 2010-09-17 2017-08-09 삼성전자 주식회사 상변화 메모리 장치, 이를 포함하는 저장 시스템 및 이의 제조 방법
US8618614B2 (en) * 2010-12-14 2013-12-31 Sandisk 3D Llc Continuous mesh three dimensional non-volatile storage with vertical select devices
KR20120104040A (ko) 2011-03-11 2012-09-20 삼성전자주식회사 상변화 메모리 소자 및 그의 제조방법
JP2012209548A (ja) 2011-03-14 2012-10-25 Elpida Memory Inc 相変化メモリ装置
KR101298189B1 (ko) 2011-05-11 2013-08-20 에스케이하이닉스 주식회사 상변화 메모리 소자 및 그 제조 방법
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
JP2013179165A (ja) 2012-02-28 2013-09-09 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP5903326B2 (ja) * 2012-05-01 2016-04-13 株式会社日立製作所 半導体記憶装置
US9171584B2 (en) * 2012-05-15 2015-10-27 Sandisk 3D Llc Three dimensional non-volatile storage with interleaved vertical select devices above and below vertical bit lines
EP2814073B1 (en) * 2013-06-14 2017-02-15 IMEC vzw Self-rectifying RRAM element
US9281345B2 (en) * 2013-07-09 2016-03-08 Kabushiki Kaisha Toshiba Resistance change type memory device with three-dimensional structure
KR20160000299A (ko) 2014-06-24 2016-01-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20160260736A1 (en) 2015-03-03 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR102473660B1 (ko) * 2016-02-22 2022-12-02 삼성전자주식회사 메모리 소자 및 그 제조 방법
US10037800B2 (en) * 2016-09-28 2018-07-31 International Business Machines Corporation Resistive memory apparatus using variable-resistance channels with high- and low-resistance regions
JP2019054200A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 抵抗変化型メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011014796A (ja) * 2009-07-03 2011-01-20 Toshiba Corp 不揮発性記憶装置
WO2015049772A1 (ja) * 2013-10-03 2015-04-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、及び、記憶装置の製造方法
WO2015071982A1 (ja) * 2013-11-13 2015-05-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 記憶装置、及び記憶装置の製造方法

Also Published As

Publication number Publication date
US11594677B2 (en) 2023-02-28
JP2021048159A (ja) 2021-03-25
TWI751606B (zh) 2022-01-01
US20210083184A1 (en) 2021-03-18
CN112599558A (zh) 2021-04-02
TW202114205A (zh) 2021-04-01

Similar Documents

Publication Publication Date Title
KR101066733B1 (ko) 메모리 디바이스들 및 그 형성 방법들
JP2007019475A (ja) 相変化メモリ素子及びその製造方法
CN112599558B (zh) 半导体存储装置
US11037992B2 (en) Variable resistance memory device
CN107086269B (zh) 存储器结构
CN103872067A (zh) 可变电阻存储器件及其制造方法
US20230380310A1 (en) Semiconductor memory devices with electrically isolated stacked bit lines and methods of manufacture
WO2022056760A1 (en) Phase-change memory devices having metal filament threshold switching selector and methods for forming the same
US10937833B2 (en) Variable resistance memory device
US20180166502A1 (en) Semiconductor device including a line pattern having threshold switching devices
TWI752544B (zh) 半導體儲存裝置
KR101647312B1 (ko) 가변 저항 메모리 소자의 제조 방법
CN110729302A (zh) 可变电阻非易失性存储器装置
US10418418B2 (en) Storage device and production method thereof
US11581485B2 (en) Semiconductor memory device and method for manufacturing semiconductor memory device
JP2012248644A (ja) 半導体記憶装置
KR101069282B1 (ko) 상변환 기억 소자의 제조방법
KR20060122268A (ko) 상변환 기억 소자 및 그의 제조방법
KR20060001054A (ko) 상변환 기억 소자 및 그의 제조방법
KR101155093B1 (ko) 반도체 메모리 장치
CN114793471A (zh) 三维存储装置及其制造方法
KR20070063810A (ko) 상변환 기억 소자 및 그의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant