CN111540725A - 引线框架、方形扁平无引脚封装结构及封装方法 - Google Patents

引线框架、方形扁平无引脚封装结构及封装方法 Download PDF

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Abstract

本发明提供一种引线框架、方形扁平无引脚封装结构及封装方法，属于芯片封装技术领域。引线框架，包括：矩形框，矩形框内形成有基岛，基岛用于贴装芯片，基岛内形成有镂空区，矩形框的边框上形成有导电焊盘，导电焊盘用于与芯片的引出端对应连接。本发明的目的在于提供一种引线框架、方形扁平无引脚封装结构及封装方法，能够提高采用方形扁平无引脚封装技术的芯片封装结构的产品性能。

Description

引线框架、方形扁平无引脚封装结构及封装方法
技术领域
本发明涉及芯片封装技术领域，具体而言，涉及一种引线框架、方形扁平无引脚封装结构及封装方法。
背景技术
随着半导体行业的快速发展，采用QFN（Quad Flat No-lead Package，方形扁平无引脚封装）封装技术，进行芯片封装的产品越来越多。
通常QFN封装技术，采用引线框架对芯片进行固定和电性连接，但是，随着芯片技术的发展，芯片性能不断增强以及功耗不断增加，芯片的发热量也越来越大，尤其在不增加芯片大小的情况下，芯片的发热密度较高。因此，目前的QFN封装技术，因芯片发热等原因，产品性能相对较差。
发明内容
本发明的目的在于提供一种引线框架、方形扁平无引脚封装结构及封装方法，能够提高采用方形扁平无引脚封装技术的芯片封装结构的产品性能。
本发明的实施例是这样实现的：
本发明实施例的一方面，提供一种引线框架，包括：矩形框，矩形框内形成有基岛，基岛用于贴装芯片，基岛内形成有镂空区，矩形框的边框上形成有导电焊盘，导电焊盘用于与芯片的引出端对应连接。
可选地，基岛的一侧表面形成有划胶槽，划胶槽用于填充胶体以粘结芯片。
可选地，划胶槽围绕镂空区设置。
可选地，镂空区位于基岛的几何中心。
可选地，划胶槽的宽度大于或等于150微米。
可选地，划胶槽的深度大于或等于15微米。
本发明实施例的另一方面，提供一种方形扁平无引脚封装结构，包括：上述任意一项的引线框架，引线框架的基岛上贴装有第一芯片，基岛形成的镂空区位于第一芯片在基岛上的正投影内，第一芯片的引出端朝向远离基岛的方向且与引线框架的导电焊盘对应连接。
可选地，第一芯片背离其引出端的一侧贴装有第二芯片，第二芯片位于镂空区内，第二芯片的引出端朝向远离第一芯片的方向且与引线框架的导电焊盘对应连接。
本发明实施例的又一方面，提供一种方形扁平无引脚封装方法，采用上述任意一项的引线框架；该方法包括：
向引线框架的基岛上划胶；
在引线框架的基岛上贴装第一芯片，以使基岛形成的镂空区位于第一芯片在基岛上的正投影内；其中，第一芯片的引出端朝向远离基岛的方向且与引线框架的导电焊盘对应连接；
固化胶体，以使基岛与第一芯片粘结。
可选地，固化胶体，以使基岛与第一芯片粘结之后，该方法还包括：
在第一芯片背离其引出端的一侧贴装第二芯片；其中，第二芯片位于镂空区内，第二芯片的引出端朝向远离第一芯片的方向且与引线框架的导电焊盘对应连接。
本发明实施例的有益效果包括：
本发明实施例提供的一种引线框架，包括矩形框，该矩形框内形成有基岛，通过基岛能够进行芯片贴装，在矩形框的边框上形成有导电焊盘，导电焊盘能够与贴装在基岛上的芯片的引出端对应连接，以便于将芯片与外部电路或器件电气连接。在该引线框架的基岛内形成有镂空区，使得贴装在该引线框架的基岛上的芯片能够通过镂空区进行散热，从而使采用该引线框架对芯片进行方形扁平无引脚封装的封装结构，能够具有更好的散热效果，实现高功率散热，从而提高芯片性能，使封装结构具有更好的实现其功能的产品性能。并且，由于该引线框架的基岛内形成有镂空区，因此，还可以在其基岛上进行双面贴装，其中一个芯片可以贴装在另一芯片的背部表面，且位于基岛的镂空区内，从而使采用该引线框架的方形扁平无引脚封装结构，能够在保持厚度较薄和良好散热的情况下实现双面封装，进而提高封装结构的产品性能。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的引线框架的结构示意图；
图2为本发明实施例提供的方形扁平无引脚封装结构的结构示意图之一；
图3为本发明实施例提供的方形扁平无引脚封装结构的结构示意图之二；
图4为本发明实施例提供的方形扁平无引脚封装方法的流程示意图之一；
图5为本发明实施例提供的方形扁平无引脚封装方法的流程示意图之二。
图标：110-矩形框；111-导电焊盘；120-基岛；121-镂空区；122-划胶槽；210-第一芯片；220-第二芯片。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
此外，术语“水平”、“竖直”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
本发明实施例提供一种引线框架，如图1所示，包括：矩形框110，矩形框110内形成有基岛120，基岛120用于贴装芯片，基岛120内形成有镂空区121，矩形框110的边框上形成有导电焊盘111，导电焊盘111用于与芯片的引出端对应连接。
其中，该引线框架可以采用在矩形框110上进行刻蚀的方式形成基岛120、基岛120上的镂空区121以及矩形框110边框上的导电焊盘111。当然，也可以采用焊接、切割、冲压等其他形式制成该引线框架，以使其具有上述结构，此处不做限制。
需要说明的是，矩形框110上形成的导电焊盘111可以具有多个，各导电焊盘111之间可以设置为电气不相连，从而避免芯片各引出端之间短接。当然，在实际应用中，引线框架一般为导电材料通过刻蚀形成的结构，因此各导电焊盘111之间也可以为电气连接，相应地，本领域技术人员应当知晓，在贴装芯片时，需要将各导电焊盘111之间的连接筋切断。
其中，导电焊盘111可以设置为条状结构或片状结构等，且当导电焊盘111具有多个时，各导电焊盘111可以分别设置于矩形框110的不同边框上，位于矩形框110同一侧的边框上的各导电焊盘111还可以相互平行设置。当然，上述导电焊盘111的设置仅为例举，在本发明实施例中，对于导电焊盘111在矩形框110的边框上的具体设置不做限制，只要导电焊盘111设置在矩形框110的边框上，且能够用于与芯片对应的引出端连接即可。
该引线框架在使用时，可以通过在基岛120上涂覆胶体的方式，对贴装在基岛120上的芯片进行粘结固定。并且，芯片可以采用正装贴装的形式贴装在基岛120上，芯片的引出端可以通过打线与该引线框架形成的导电焊盘111对应连接。
本发明实施例提供的引线框架，可以包括矩形框110，该矩形框110内形成有基岛120，通过基岛120能够进行芯片贴装，在矩形框110的边框上形成有导电焊盘111，导电焊盘111能够与贴装在基岛120上的芯片的引出端对应连接，以便于将芯片与外部电路或器件电气连接。在该引线框架的基岛120内形成有镂空区121，使得贴装在该引线框架的基岛120上的芯片能够通过镂空区121进行散热，从而使采用该引线框架对芯片进行方形扁平无引脚封装的封装结构，能够具有更好的散热效果，实现高功率散热，从而提高芯片性能，使封装结构具有更好的实现其功能的产品性能。并且，由于该引线框架的基岛120内形成有镂空区121，因此，还可以在其基岛120上进行双面贴装，其中一个芯片可以贴装在另一芯片的背部表面，且位于基岛120的镂空区121内，从而使采用该引线框架的方形扁平无引脚封装结构，能够在保持厚度较薄和良好散热的情况下实现双面封装，进而提高封装结构的产品性能。
可选地，如图1所示，基岛120的一侧表面形成有划胶槽122，划胶槽122用于填充胶体以粘结芯片。
通过在基岛120的表面上形成划胶槽122，能够使用于粘结芯片于基岛120上的胶体，填充于划胶槽122内。从而使胶体更加容易设置，并且，通过划胶槽122能够对胶体起到约束和成型的作用，提高胶体对芯片进行粘结的效果，提高芯片固定在基岛120上的牢靠性。
可选地，如图1所示，划胶槽122围绕镂空区121设置。
通过将基岛120上形成的划胶槽122围绕其镂空区121进行设置，能够使填充在划胶槽122内的胶体形成封闭环形，进而提高其对芯片的粘结效果和均匀性，减少芯片粘结在基岛120上之后出现翘边的情况的发生。
可选地，如图1所示，镂空区121位于基岛120的几何中心。
将基岛120上形成的镂空区121设置在基岛120的几何中心，使芯片能够更好的利用镂空区121进行散热。其中，镂空区121的面积在基岛120的表面上的占比可以较大设置，从而尽可能增加镂空区121增强芯片散热的效果。
可选地，划胶槽122的宽度大于或等于150微米。
通过将划胶槽122的宽度设置为大于或等于150微米，例如150微米、160微米、170微米等，能够保证填充在划胶槽122内的胶体的胶宽满足较高的粘结强度和结构强度，从而提高胶体对芯片粘结的稳定性，降低芯片从该引线框架的基岛120上脱落的风险。
可选地，划胶槽122的深度大于或等于15微米。
通过将划胶槽122的深度设置为大于或等于15微米，例如15微米、16微米、17微米、20微米等，能够使胶体与划胶槽122之间具有较大的接触面积，提高胶体与划胶槽122之间的粘结强度，从而使芯片通过胶体粘结在基岛120上之后的结构强度更高，降低芯片从该引线框架的基岛120上脱落的风险。
本发明实施例的另一方面，提供一种方形扁平无引脚封装结构，如图2所示，包括：上述任意一项的引线框架，引线框架的基岛120上贴装有第一芯片210，基岛120形成的镂空区121位于第一芯片210在基岛120上的正投影内，第一芯片210的引出端朝向远离基岛120的方向且与引线框架的导电焊盘111对应连接。
其中，第一芯片210可以通过涂敷在基岛120上的胶体进行粘结固定。并且，当基岛120上形成有划胶槽122时，可以将胶体填充在划胶槽122内，从而提高在基岛120上设置胶体的便利性，并且，通过划胶槽122能够对胶体起到约束和成型的作用，提高胶体对芯片进行粘结的效果，提高芯片固定在基岛120上的牢靠性。
该方形扁平无引脚封装结构，采用上述基岛120形成有镂空区121的引线框架，通过将第一芯片210贴装在基岛120上，并将第一芯片210的引出端与引线框架的导电焊盘111对应连接，能够实现第一芯片210的贴装固定。其中，由于引线框架的基岛120上形成有镂空区121，因此，贴装在基岛120上的第一芯片210能够通过镂空区121进行散热，从而使第一芯片210能够保持良好的工作温度和工作性能，使该方形扁平无引脚封装结构能够具有较好的产品性能。
可选地，结合图3所示，第一芯片210背离其引出端的一侧贴装有第二芯片220，第二芯片220位于镂空区121内，第二芯片220的引出端朝向远离第一芯片210的方向且与引线框架的导电焊盘111对应连接。
其中，第一芯片210和第二芯片220可以设为具有相同功能的芯片，通过贴装第二芯片220，使该方形扁平无引脚封装结构能够同时通过第一芯片210和第二芯片220实现其功能，从而提高封装结构的产品性能。
在实际应用中，第二芯片220可以通过胶体粘结固定在第一芯片210上。其中，胶体可以采用导热胶，从而提高第一芯片210和第二芯片220的散热效果。当然，也可以采用其他形式将第二芯片220贴装固定在第一芯片210上。
本领域技术人员应当清楚的了解到，为了描述的简洁和方便，上述描述的方形扁平无引脚封装结构的具体实施方式和效果，以及其涉及的引线框架的具体实施方式和效果，还可以参考前述引线框架实施例中的对应描述和解释，本发明中不再赘述。
本发明实施例的又一方面，提供一种方形扁平无引脚封装方法，采用上述任意一项的引线框架；如图4所示，该方法包括：
S101：向引线框架的基岛上划胶。
S102：在引线框架的基岛上贴装第一芯片，以使基岛形成的镂空区位于第一芯片在基岛上的正投影内。其中，第一芯片的引出端朝向远离基岛的方向且与引线框架的导电焊盘对应连接；
S103：固化胶体，以使基岛与第一芯片粘结。
其中，当引线框架的基岛上形成有划胶槽时，向引线框架的基岛上划胶的步骤，可以具体是向引线框架的基岛上形成的划胶槽内填充胶体。
需要说明的是，在实际应用中，固化胶体粘结第一芯片之后，还可以通过塑封料将第一芯片及其引出端和导电焊盘间连接的引线进行塑封保护，以避免外部环境对第一芯片造成不良影响。
该方形扁平无引脚封装方法，通过采用前述的引线框架对第一芯片进行封装，能够使第一芯片具有更好的散热，从而提高第一芯片的性能，使采用该方法形成的封装结构具有更好的产品性能。
可选地，固化胶体，以使基岛与第一芯片粘结之后，如图5所示，该方法还包括：
S201：在第一芯片背离其引出端的一侧贴装第二芯片。其中，第二芯片位于镂空区内，第二芯片的引出端朝向远离第一芯片的方向且与引线框架的导电焊盘对应连接。
其中，在贴装第二芯片时，还可以刷锡膏回流后增加导电焊盘的厚度，以使第二芯片的引出端能够更加容易的与导电焊盘连接。
需要说明的是，在实际应用中，贴装第二芯片之后，还可以通过塑封料将第二芯片及其引出端和导电焊盘连接的引线进行塑封保护，以避免外部环境对第二芯片造成不良影响。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的方形扁平无引脚封装方法的具体实施方式和效果，还可以参考前述方形扁平无引脚封装结构实施例中的对应描述和解释，本发明中不再赘述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种引线框架，其特征在于，包括：矩形框，所述矩形框内形成有基岛，所述基岛用于贴装芯片，所述基岛内形成有镂空区，所述矩形框的边框上形成有导电焊盘，所述导电焊盘用于与所述芯片的引出端对应连接。
2.如权利要求1所述的引线框架，其特征在于，所述基岛的一侧表面形成有划胶槽，所述划胶槽用于填充胶体以粘结所述芯片。
3.如权利要求2所述的引线框架，其特征在于，所述划胶槽围绕所述镂空区设置。
4.如权利要求2所述的引线框架，其特征在于，所述镂空区位于所述基岛的几何中心。
5.如权利要求2至4任一项所述的引线框架，其特征在于，所述划胶槽的宽度大于或等于150微米。
6.如权利要求2至4任一项所述的引线框架，其特征在于，所述划胶槽的深度大于或等于15微米。
7.一种方形扁平无引脚封装结构，其特征在于，包括如权利1至6任一项所述的引线框架，所述引线框架的基岛上贴装有第一芯片，所述基岛形成的镂空区位于所述第一芯片在所述基岛上的正投影内，所述第一芯片的引出端朝向远离所述基岛的方向且与所述引线框架的导电焊盘对应连接。
8.如权利要求7所述的方形扁平无引脚封装结构，其特征在于，所述第一芯片背离其引出端的一侧贴装有第二芯片，所述第二芯片位于所述镂空区内，所述第二芯片的引出端朝向远离所述第一芯片的方向且与所述引线框架的导电焊盘对应连接。
9.一种方形扁平无引脚封装方法，其特征在于，采用如权利要求1至6任一项所述的引线框架；所述方法包括：
向所述引线框架的基岛上划胶；
在引线框架的基岛上贴装第一芯片，以使所述基岛形成的镂空区位于所述第一芯片在所述基岛上的正投影内；其中，所述第一芯片的引出端朝向远离所述基岛的方向且与所述引线框架的导电焊盘对应连接；
固化胶体，以使所述基岛与所述第一芯片粘结。
10.如权利要求9所述的方形扁平无引脚封装方法，其特征在于，所述固化胶体，以使所述基岛与所述第一芯片粘结之后，所述方法还包括：
在所述第一芯片背离其引出端的一侧贴装第二芯片；其中，所述第二芯片位于所述镂空区内，所述第二芯片的引出端朝向远离所述第一芯片的方向且与所述引线框架的导电焊盘对应连接。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020192874A1 (en) * 2001-05-21 2002-12-19 Bernhard Schatzler Electronic device having a semiconductor chip on a semiconductor chip connection plate and a method for producing the electronic device
KR20030047405A (ko) * 2001-12-10 2003-06-18 삼성전자주식회사 멀티 칩 패키지와 그 제조 방법
CN102376670A (zh) * 2010-08-12 2012-03-14 三星电子株式会社 半导体封装件
CN102569270A (zh) * 2011-01-28 2012-07-11 成都芯源系统有限公司 堆叠式芯片封装结构、同步整流模块和变换器模块
CN206864460U (zh) * 2017-04-27 2018-01-09 江苏长电科技股份有限公司 一种防止芯片溢胶的封装结构
CN208208747U (zh) * 2018-05-08 2018-12-07 宁波市鄞州路麦电子有限公司 一种防短路的引线框架
CN110600447A (zh) * 2019-08-01 2019-12-20 长电科技（宿迁）有限公司 一种新型引线框架结构及封装结构
CN110783304A (zh) * 2019-11-19 2020-02-11 广东气派科技有限公司 解决5G GaN芯片焊接高可靠性要求的封装焊接结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020192874A1 (en) * 2001-05-21 2002-12-19 Bernhard Schatzler Electronic device having a semiconductor chip on a semiconductor chip connection plate and a method for producing the electronic device
KR20030047405A (ko) * 2001-12-10 2003-06-18 삼성전자주식회사 멀티 칩 패키지와 그 제조 방법
CN102376670A (zh) * 2010-08-12 2012-03-14 三星电子株式会社 半导体封装件
CN102569270A (zh) * 2011-01-28 2012-07-11 成都芯源系统有限公司 堆叠式芯片封装结构、同步整流模块和变换器模块
CN206864460U (zh) * 2017-04-27 2018-01-09 江苏长电科技股份有限公司 一种防止芯片溢胶的封装结构
CN208208747U (zh) * 2018-05-08 2018-12-07 宁波市鄞州路麦电子有限公司 一种防短路的引线框架
CN110600447A (zh) * 2019-08-01 2019-12-20 长电科技（宿迁）有限公司 一种新型引线框架结构及封装结构
CN110783304A (zh) * 2019-11-19 2020-02-11 广东气派科技有限公司 解决5G GaN芯片焊接高可靠性要求的封装焊接结构

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