CN111373537B - 包含反转存储器堆叠结构的三维存储器装置及其制造方法 - Google Patents

包含反转存储器堆叠结构的三维存储器装置及其制造方法 Download PDF

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Abstract

一种三维存储器装置包含：场效应晶体管，其位于衬底上；下部金属互连结构，其内嵌于第一电介质层中且位于所述衬底上方；源极线，其位于所述第一电介质层上方；阶梯式电介质材料部分，其位于所述第一电介质层上方且包含阶梯式表面；绝缘层和导电层的交替堆叠，其位于所述源极线上方且接触所述阶梯式电介质材料部分的所述阶梯式表面；以及存储器堆叠结构，其延伸穿过所述交替堆叠且包含存储器膜和竖直半导体通道。所述阶梯式电介质材料部分的横向范围随着距所述衬底的竖直距离逐步减小，且所述导电层的橫向范围随着距所述源极线的竖直距离而增加。

Description

包含反转存储器堆叠结构的三维存储器装置及其制造方法
相关申请
本申请要求2018年5月15日提交的序列号为15/979,885的美国非临时专利申请的优先权，所述非临时专利申请的全部内容以引用的方式并入本文中。
技术领域
本公开大体上涉及半导体装置的领域，且特定来说涉及一种包含反转存储器堆叠结构的三维存储器装置及其制造方法。
背景技术
最近，已经提出了采用三维(3D)存储器堆叠结构的超高密度存储装置。举例来说，3D NAND堆叠存储器装置可由在含有外围装置(例如，驱动器/逻辑电路)的衬底上方形成为导电层或被导电层替换的绝缘材料和间隔物材料层的交替堆叠的阵列形成。存储器开口穿过交替堆叠形成，且填充有存储器堆叠结构，其中的每一存储器堆叠结构都包含存储器元件的竖直堆叠和竖直半导体通道。
发明内容
根据本公开的一方面，提供一种三维存储器装置，所述三维存储器装置包括：场效应晶体管，其位于衬底上；下部金属互连结构，其内嵌于第一电介质层中且位于所述衬底上方；源极线，其位于所述第一电介质层上方；阶梯式电介质材料部分，其位于所述第一电介质层上方且包含阶梯式表面，其中所述阶梯式电介质材料部分的横向范围随距所述衬底的竖直距离逐步地减小；绝缘层和导电层的交替堆叠，其位于所述源极线上方且接触所述阶梯式电介质材料部分的所述阶梯式表面，其中所述导电层的橫向范围随距所述源极线的竖直距离而增加；以及存储器堆叠结构，其延伸穿过所述交替堆叠且包含存储器膜和竖直半导体通道。
根据本公开的另一方面，一种形成三维存储器装置的方法包含：提供含有竖直地延伸穿过载体衬底上方的绝缘层和导电层的交替堆叠的存储器堆叠结构的第一组合件，使得所述存储器堆叠结构中的每一个包括存储器膜和竖直半导体通道；将所述第一组合件结合到第二组合件，所述第二组合件包含半导体衬底、位于所述半导体衬底上的场效应晶体管和内嵌于第一电介质材料层中的第一金属互连结构；使所述载体衬底与所述交替堆叠分离；形成穿过所述交替堆叠的互连通孔腔；以及在所述互连通孔腔中形成触点通孔结构。
附图说明
图1是根据本公开的第一实施例在形成牺牲分离层、蚀刻终止层、第一绝缘层和第一间隔物层的第一交替堆叠以及第一绝缘盖层之后的示例性结构的竖直横截面图。
图2是根据本公开的实施例在第一层交替堆叠上图案化第一层台阶区且形成第一逆向阶梯式电介质材料部分和层间电介质层之后的示例性结构的竖直横截面图。
图3A是根据本公开的实施例在形成第一层存储器开口之后的示例性结构的竖直横截面图。
图3B是沿着图3A中的水平平面B-B'的示例性结构的水平横截面图。铰合的竖直平面A-A'对应于图3A的竖直横截面图的平面。
图4是根据本公开的实施例在形成牺牲存储器开口填充部分之后的示例性结构的竖直横截面图。
图5A是根据本公开的实施例在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二逆向阶梯式电介质材料部分、第二绝缘盖层和电介质隔离结构之后的示例性结构的竖直横截面图。
图5B是沿着图5A中的水平平面B-B'的示例性结构的俯视图。铰合的竖直平面A-A'对应于图5A的竖直横截面图的平面。
图6A是根据本公开的实施例在形成第二层存储器开口之后的示例性结构的竖直横截面图。
图6B是沿着图6A中的水平平面B-B'的示例性结构的俯视图。铰合的竖直平面A-A'对应于图6A的竖直横截面图的平面。
图7是根据本公开的实施例在形成层间存储器开口之后的示例性结构的竖直横截面图。
图8A-8E是根据本公开的实施例在形成存储器开口填充结构期间的层间存储器开口的循序竖直横截面图。
图9是根据本公开的实施例在形成存储器开口填充结构之后的示例性结构的竖直横截面图。
图10是根据本公开的实施例在形成源极线和源极层级电介质层之后的示例性结构的竖直横截面图。
图11A是根据本公开的实施例在形成通孔腔之后的示例性结构的竖直横截面图。
图11B是图11A的示例性结构的俯视图。铰合的竖直平面A-A'对应于图11A的竖直横截面图的平面。
图12A-12D示出根据本公开的实施例在其中形成临时填充材料部分期间的通孔腔的循序竖直横截面图。
图13是根据本公开的实施例在通孔腔中形成临时填充材料部分之后的示例性结构的竖直横截面图。
图14A是根据本公开的实施例在形成背侧沟槽之后的示例性结构的竖直横截面图。
图14B是图14A的示例性结构的俯视图。铰合的竖直平面A-A'对应于14A的竖直横截面图的平面。
图15是根据本公开的实施例在形成背侧凹部之后的示例性结构的竖直横截面图。
图16是根据本公开的实施例在形成背侧阻挡电介质层和导电层之后的示例性结构的竖直横截面图。
图17是根据本公开的实施例在背侧沟槽中形成绝缘壁结构之后的示例性结构的竖直横截面图。
图18A-18D示出根据本公开的实施例在用牺牲柱状结构替换临时填充材料部分期间的通孔腔的循序竖直横截面图。
图19是根据本公开的实施例在形成结合电介质材料层之后的示例性结构的竖直横截面图。
图20是根据本公开的实施例在提供半导体衬底、场效应晶体管和第一金属互连结构的组合件之后的示例性结构的竖直横截面图。
图21是在载体衬底分离期间的示例性结构的竖直横截面图。
图22是根据本公开的实施例在载体衬底分离之后的包含牺牲柱状结构的区的竖直横截面图。
图23A是根据本公开的实施例在移除蚀刻终止层之后的示例性结构的竖直横截面图。
图23B是包含图23A的处理步骤处的牺牲柱状结构的区的竖直横截面图。
图23C是包含图23A和23B的处理步骤处的存储器开口填充结构的区的竖直横截面图。
图24是根据本公开的实施例在使电介质芯竖直地凹进之后的包含存储器开口填充结构的区的竖直横截面图。
图25是根据本公开的实施例在形成漏极选择层级通道部分和源极区之后的包含存储器开口填充结构的区的竖直横截面图。
图26A是根据本公开的实施例在形成覆盖电介质层之后的示例性结构的竖直横截面图。
图26B是包含图26A的处理步骤处的存储器开口填充结构的区的竖直横截面图。
图27A是根据本公开的实施例的图案化覆盖电介质层的示例性结构的竖直横截面图。
图27B是包含图27A的处理步骤处的牺牲柱状结构的区的竖直横截面图。
图27C是包含图27A和27B的处理步骤处的存储器开口填充结构的区的竖直横截面图。
图28是包含图27A-27C的处理步骤处的示例性结构的替代性配置的存储器开口填充结构的区的竖直横截面图。
图29是根据本公开的实施例在移除临时填充材料部分之后包含通孔腔的区的竖直横截面图。
图30是根据本公开的实施例在图案化膜的各向异性沉积之后包含通孔腔的区的竖直横截面图。
图31是根据本公开的实施例在形成延伸到第一金属互连结构的开口的各向异性蚀刻过程之后包含通孔腔的区的竖直横截面图。
图32A是根据本公开的第一实施例在形成触点通孔结构之后的示例性结构的竖直横截面图。
图32B是包含图32A的处理步骤处的触点通孔结构的区的竖直横截面图。
图33是根据本公开的第一实施例在形成平坦化电介质层之后的示例性结构的竖直横截面图。
图34A是根据本公开的第一实施例在形成上部电介质材料层和第二金属互连结构之后的示例性结构的竖直横截面图。
图34B是包含图34A的处理步骤处的触点通孔结构的区的竖直横截面图。
具体实施方式
随着三维存储器装置缩放至较小装置尺寸，用于外围装置(其可以可互换地称为驱动器装置、驱动器电路、逻辑电路、逻辑装置、外围电路等)的装置区域可占据总芯片区域的显著部分。外围逻辑电路提供对存储器装置的各个节点的控制。三维存储器阵列的制造通常涉及许多高温处理步骤，例如激活退火和高温层沉积步骤。此类高温处理步骤对形成于与三维存储器阵列相同的衬底上的逻辑装置具有不利影响。本公开的实施例提供含有逻辑装置(例如CMOS装置)的外围电路裸片，其结合到含有三维存储器装置的存储器裸片。此配置避免或减小了高温处理步骤对逻辑装置的不利影响。
本公开的实施例可用于形成各种半导体装置，例如包括多个NAND存储器串的三维单片存储器阵列装置。图式未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个例项的情况下，可重复元件的多个例项。
例如“第一”、“第二”以及“第三”等序数仅用以识别类似元件，并且不同序数可跨越本公开的说明书和权利要求书来使用。如本文所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，那么第一元件“直接”位于第二元件“上”。如本文所使用，“处理中结构”或“临时”结构指代随后被修改的结构。
如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可具有小于下伏或上覆结构的范围的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区。举例来说，层可定位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可包含其中的一个或多个层，和/或可具有其上、其上方和/或其下方的一个或多个层。
如本文中所使用，“存储器层级”或“存储器阵列层级”是指对应于包含存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶部表面的平面)和包含存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文中所使用，“穿过堆叠”元件是指竖直延伸穿过存储器层级的元件。
如本文中所使用，“半导电材料”是指具有1.0×10-6S/cm到1.0×105S/cm的范围内的电导率的材料。如本文中所使用，“半导体材料”指代在其中不存在电掺杂剂的情况下具有1.0×10-6S/cm到1.0×105S/cm范围内的电导率的材料，且能够在与电掺杂剂合适地掺杂后产生具有1.0S/cm到1.0×105S/cm范围内的电导率的掺杂材料。如本文中所使用，“电掺杂剂”指代将空穴添加到能带结构内的价带的p型掺杂剂，或将电子添加到能带结构内的导带的n型掺杂剂。如本文中所使用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文中所使用，“绝缘材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文中所使用，“重度掺杂半导体材料”是指以足够高的原子浓度与电掺杂剂掺杂以变为导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重度掺杂半导体材料，或可以是包含提供1.0×10-6S/cm到1.0×105S/cm范围内的电导率的浓度下的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”指代并不掺杂有电掺杂剂的半导体材料。因此，半导体材料可为半导电或导电的，且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可取决于其中的电掺杂剂的原子浓度而为半导电或导电的。如本文中所使用，“金属材料”是指其中包含至少一种金属元素的导电材料。针对电导率的所有测量均在标准条件下进行。
单片三维存储器阵列是其中在例如半导体晶片等单个衬底上方形成多个存储器层级而不具有中间衬底的存储器阵列。术语“单片”意味着阵列的每一层级的层直接沉积于阵列的每一下伏层级的层上。相比之下，二维阵列可单独形成，且接着封装在一起以形成非单片存储器装置。举例来说，非单片堆叠存储器已通过在单独衬底上形成存储器层级且竖直地堆叠所述存储器层级来构造，如标题为“三维结构存储器(Three-dimensionalStructure Memory)”的第5,915,167号美国专利中所描述。衬底可在结合之前薄化或从存储器层级移除，但由于存储器层级起初形成于单独衬底上方，因此此类存储器不是真正的单片三维存储器阵列。衬底可包含在其上制造的集成电路，例如用于存储器装置的驱动器电路。
本公开的各种三维存储器装置包含单片三维NAND串存储器装置，且可采用本文中所描述的各种实施例来制造。单片三维NAND串位于定位在衬底上方的单片三维NAND串阵列中。三维NAND串阵列的第一装置层级中的至少一个存储器单元位于三维NAND串阵列的第二装置层级中的另一存储器单元上方。
参看图1，根据本公开的第一实施例的示例性结构包含第一组合件1000。第一组合件包含载体衬底109、牺牲分离层103、蚀刻终止层105、第一绝缘层132和第一间隔物层(其可为第一牺牲材料层142)的第一交替堆叠，以及第一绝缘盖层170。
载体衬底109是用以保持形成于其上的元件直至元件转移到另一结构的衬底。载体衬底109可包括半导体衬底、绝缘衬底、电介质衬底或其组合。在一个实施例中，载体衬底109可包含市售硅衬底。
牺牲分离层103可包含可用以保持蚀刻终止层105和其上方的结构直至载体衬底的分离的牺牲材料。牺牲分离层103可包含粘合材料，其提供足以在正常处理条件下保持蚀刻终止层105的粘合强度，但在分离处理步骤处施加足够的机械应力后实现载体衬底109从蚀刻终止层105的分离。或者，牺牲分离层103可包含可通过相对于载体衬底109和蚀刻终止层105的材料选择性地蚀刻而横向移除的材料。举例来说，牺牲分离层103可包含非晶碳或类金刚石碳(DLC)、硼硅玻璃，或者多孔或无孔有机硅酸盐玻璃。牺牲分离层103的厚度可在3nm到300nm的范围内，但是也可采用更小和更大的厚度。
蚀刻终止层105包含不同于第一交替堆叠(132、142)的材料的蚀刻终止层材料。举例来说，蚀刻终止层105可包含非晶硅或多晶硅。蚀刻终止层105的厚度可在50nm到1,000nm的范围内，但是也可采用更小和更大的厚度。
或者，载体衬底109、牺牲分离层103和蚀刻终止层105的组合可通过将氢植入到市售硅衬底中来提供。在此情况下，牺牲分离层103可以是氢植入层，载体衬底109可以是硅衬底的下伏于氢植入层的部分，且蚀刻终止层105可以是硅衬底的上覆于氢植入层的部分。氢植入硅层处硅衬底的分离在Michel Bruel的第5,374,564号美国专利中描述，其中进行退火以致使氢植入层形成气泡或弱区，然后将机械应力施加到衬底以在氢植入层处使衬底分离。
第一层交替堆叠可包含作为第一材料层的第一绝缘层132，和作为第二材料层的第一间隔物材料层。在一个实施例中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一实施例中，第一间隔物材料层可以是随后不会被其它层替换的导电层。虽然采用其中牺牲材料层被导电层替换的实施例描述本公开，但本文明确地涵盖其中间隔物材料层形成为导电层(借此避免需要执行替换过程)的实施例。
在一个实施例中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施例中，每一第一绝缘层132可包含第一绝缘材料，且每一第一牺牲材料层142可包含第一牺牲材料。交替的多个第一绝缘层132和第一牺牲材料层142形成于平坦半导体材料层10上方。如本文中所使用，“牺牲材料”指代在后续处理步骤期间被移除的材料。
如本文中所使用，第一元件和第二元件的交替堆叠是指其中第一元件的例项与第二元件的例项交替的结构。不是所述交替的多个的末端元件的第一元件的每一例项在两侧上由第二元件的两个例项邻接，且不是所述交替的多个的末端元件的第二元件的每一例项在两端上由第一元件的两个例项邻接。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。交替的多个第一材料层和第二材料层可以第一材料层的例项或以第二材料层的例项开始，且可以第一材料层的例项或以第二材料层的例项结束。在一个实施例中，第一元件的例项和第二元件的例项可形成在所述交替的多个内周期性重复的单元。
第一层交替堆叠(132、142)可包含由第一材料组成的第一绝缘层132，和由不同于第一材料的第二材料组成的第一牺牲材料层142。第一绝缘层132当中的最底部层可具有比上覆第一绝缘层132大的厚度，且在本文被称作漏极层级绝缘层122，因为漏极区随后形成于漏极层级绝缘层122的层级处。第一绝缘层132的第一材料可以是至少一种绝缘材料。可用于第一绝缘层132的绝缘材料包含(但不限于)氧化硅(包含经掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的介电金属氧化物和其硅酸盐、介电金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，第一绝缘层132的第一材料可为氧化硅。
第一牺牲材料层142的第二材料是可相对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文中所使用，如果移除过程以为第二材料的移除速率的至少两倍的速率移除第一材料，则第一材料的移除相对于第二材料是“选择性”的。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择性”。
第一牺牲材料层142可包括绝缘材料、半导体材料或导电材料。第一牺牲材料层142的第二材料可随后被导电电极替换，所述导电电极可例如充当竖直NAND装置的控制栅极电极。在一个实施例中，第一牺牲材料层142可以是包括氮化硅的材料层。
在一个实施例中，第一绝缘层132可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。第一绝缘层132的第一材料可例如通过化学气相沉积(CVD)而沉积。举例来说，如果氧化硅用于第一绝缘层132，那么原硅酸四乙酯(tetraethyl orthosilicate，TEOS)可用作CVD过程的前驱体材料。第一牺牲材料层142的第二材料可例如通过CVD或原子层沉积(ALD)而形成。
第一绝缘层132和第一牺牲材料层142的厚度可在20nm到50nm的范围内，但可针对每一第一绝缘层132且针对每一第一牺牲材料层142采用更小和更大的厚度。漏极层级绝缘层122的厚度可在40nm到500nm(例如80nm到250nm)的范围内，但是也可采用更小和更大的厚度。成对的第一绝缘层132和第一牺牲材料层142的重复数目可在2到1,024的范围内，且通常在8到256的范围内，但也可采用更大的重复数目。在一个实施例中，第一层交替堆叠(132、142)中的每一第一牺牲材料层142可具有在每一相应第一牺牲材料层142内大体上不变的均一厚度。
第一绝缘盖层170随后形成于堆叠(132、142)上方。第一绝缘盖层170包含电介质材料，其可以是可用于第一绝缘层132的任何电介质材料。在一个实施例中，第一绝缘盖层170包含与第一绝缘层132相同的电介质材料。绝缘盖层170的厚度可在20nm到300nm的范围内，但是也可采用更小和更大的厚度。
参看图2，第一绝缘盖层170和第一层交替堆叠(132、142)可图案化以形成台阶区200中的第一阶梯式表面。台阶区200可包含其中形成第一阶梯式表面的相应第一阶梯式区域，以及其中随后将在第二层结构(随后将形成于第一层结构上方)和/或额外层结构中形成额外阶梯式表面的第二阶梯式区域。可例如通过形成其中具有开口的掩模层，在第一绝缘盖层170的层级内蚀刻腔，且通过蚀刻位于已蚀刻区域内的已蚀刻腔的底部表面正下方的每一对第一绝缘层132和第一牺牲材料层142来反复地扩展已蚀刻区域且使腔竖直凹进，来形成第一阶梯式表面。
电介质材料可被沉积以填充第一阶梯式腔从而形成第一逆向阶梯式电介质材料部分165。如本文中所使用，“逆向阶梯式”元件指代具有阶梯式表面和水平横截面区域的元件，所述水平横截面区域作为距元件所处的衬底的顶部表面的竖直距离的函数而单调地增加。第一层交替堆叠(132、142)和第一逆向阶梯式电介质材料部分165共同构成第一层结构，其为随后被修改的处理中结构。存储器阵列区100可设置成邻近于台阶区200。存储器阵列区100是其中随后形成存储器堆叠结构的区。
层间电介质层180可以任选地沉积于第一层结构(132、142、170、165)上方。层间电介质层180包含例如氧化硅等电介质材料。层间电介质层180的厚度可在30nm到300nm的范围内，但是也可采用更小和更大的厚度。
参看图3A和3B，第一层存储器开口149可穿过层间电介质层180、第一绝缘盖层170和第一层交替堆叠(132、142)而形成并进入蚀刻终止层105中。第一层存储器开口149可形成于存储器阵列区100中在随后将形成包含存储器元件的竖直堆叠的存储器堆叠结构的位置处。第一层交替堆叠(132、142)中的阶梯S的位置在图3B中示出为点线。
举例来说，包含至少一光致抗蚀剂层的光刻材料堆叠(未图示)可形成于层间电介质层180上方，并且可经光刻图案化以在光刻材料堆叠内形成开口。可通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过层间电介质层180、第一绝缘盖层170和第一层交替堆叠(132、142)内的每一层转移光刻材料堆叠中的图案。层间电介质层180、第一绝缘盖层170和第一层交替堆叠(132、142)的下伏于图案化光刻材料堆叠中的开口的部分经蚀刻以形成第一层存储器开口149。换句话说，图案化光刻材料堆叠中的图案转移穿过层间电介质层180、第一绝缘盖层170和第一层交替堆叠(132、142)形成第一层存储器开口149。
在一个实施例中，用以蚀刻穿过第一层交替堆叠(132、142)的材料的各向异性蚀刻过程的化学性质可交替以优化第一层交替堆叠(132、142)中第一和第二材料的蚀刻。所述各向异性蚀刻可为例如一系列反应性离子蚀刻或单个蚀刻(例如，CF4/O2/Ar蚀刻)。第一层存储器开口149的侧壁可大体上竖直，或可逐渐变窄。随后，可例如通过灰化来移除图案化光刻材料堆叠。
任选地，可通过各向同性蚀刻来横向扩展第一层存储器开口149的在层间电介质层180的层级处的部分。在此情况下，层间电介质层180可包括具有比第一绝缘层132(其可包含未掺杂的硅酸盐玻璃)大的蚀刻速率的电介质材料(例如硼硅玻璃)。可采用各向同性蚀刻(例如采用HF的湿式蚀刻)来在层间电介质层180的层级处扩展第一层存储器开口149的横向尺寸。第一层存储器开口149的位于层间电介质层180的层级处的部分可以任选地加宽以为将随后穿过第二层交替堆叠(将随后在形成第二层存储器开口之前形成)形成的第二层存储器开口提供较大着陆衬里。
参看图4，牺牲存储器开口填充部分148可形成于第一层存储器开口149中。举例来说，牺牲填充材料层沉积于第一层存储器开口149中。牺牲填充材料层包含牺牲材料，所述牺牲材料可随后相对于第一绝缘层132和第一牺牲材料层142的材料选择性地移除。在一个实施例中，牺牲填充材料层可包含半导体材料，例如硅(例如，a-Si或多晶硅)、硅-锗合金、锗、III-V化合物半导体材料或其组合。可以通过非保形沉积或保形沉积方法形成牺牲填充材料层。在另一实施例中，牺牲填充材料层可包含可随后通过灰化移除的含碳材料(例如非晶碳或类金刚石碳)。任选地，具有1nm到3nm的范围内的厚度的薄牺牲衬里(未示出)可在沉积牺牲材料之前形成于每一第一层存储器开口149内。举例来说，包含例如氧化硅或氮化硅等电介质材料的保形电介质材料层可被用作薄牺牲衬里。
所沉积的牺牲材料的过多部分可从层间电介质层180上方移除。举例来说，牺牲填充材料层可采用平坦化过程向层间电介质层180的顶部表面凹进。所述平坦化过程可包含凹部蚀刻、化学机械平坦化(CMP)或其组合。第一绝缘层170(和任选地，层180，如果存在的话)层间电介质层180的顶部表面可用作蚀刻终止层或平坦化终止层。第一层存储器开口149中的牺牲材料的每一剩余部分构成牺牲存储器开口填充部分148。牺牲存储器开口填充部分148的顶部表面可与层间电介质层180的顶部表面共面。牺牲存储器开口填充部分148可或可不在其中包含腔。
参看图5A和5B，第二层结构可形成于第一层结构(132、142、170、165、148)和层间电介质层180上方。第二层结构可包含绝缘层和可为牺牲材料层的间隔物材料层的额外交替堆叠。举例来说，可随后在第一交替堆叠(132、142)的顶部表面上形成材料层的第二交替堆叠(232、242)。第二堆叠(232、242)包含交替的多个第三材料层和第四材料层。每一第三材料层可包含第三材料，且每一第四材料层可包含不同于第三材料的第四材料。在一个实施例中，第三材料可与第一绝缘层132的第一材料相同，且第四材料可与第一牺牲材料层142的第二材料相同。
在一个实施例中，第三材料层可以是第二绝缘层232，且第四材料层可以是提供竖直相邻的每一对第二绝缘层232之间的竖直间隔的第二间隔物材料层。在一个实施例中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是可相对于第二绝缘层232的第三材料选择性地移除的牺牲材料。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。第二牺牲材料层242的第四材料可随后被导电电极替换，所述导电电极可例如充当竖直NAND装置的控制栅极电极。
在一个实施例中，每一第二绝缘层232可包含第二绝缘材料，且每一第二牺牲材料层242可包含第二牺牲材料。在此情况下，第二堆叠(232、242)可包含交替的多个第二绝缘层232和第二牺牲材料层242。可例如通过化学气相沉积(CVD)沉积第二绝缘层232的第三材料。第二牺牲材料层242的第四材料可例如通过CVD或原子层沉积(ALD)而形成。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可用于第二绝缘层232的绝缘材料可以是可用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是可相对于第二绝缘层232的第三材料选择性地移除的牺牲材料。可用于第二牺牲材料层242的牺牲材料可以是可用于第一牺牲材料层142的任何材料。在一个实施例中，第二绝缘材料可与第一绝缘材料相同，且第二牺牲材料可与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可在20nm到50nm的范围内，但可针对每一第二绝缘层232且针对每一第二牺牲材料层242可采用更小和更大的厚度。成对的第二绝缘层232和第二牺牲材料层242的重复数目可在2到1,024的范围内，且通常在8到256的范围内，但也可采用更大的重复数目。在一个实施例中，第二堆叠(232、242)中的每一第二牺牲材料层242可具有在每一相应第二牺牲材料层242内大体上不变的均一厚度。
可采用与用以在第一阶梯式区域中形成第一阶梯式表面的处理步骤相同的一组处理步骤，在对至少一个掩蔽层的图案的合适调整的情况下，在台阶区200的第二阶梯式区域中形成第二阶梯式表面。第二阶梯式表面可相对于第一阶梯式表面横向偏移以避免透视俯视图中的重叠。上覆于第二阶梯式表面的腔在本文称为第二阶梯式腔。
可沉积电介质填充材料(例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第二阶梯式腔。可从包含第二交替堆叠(232、242)的最顶部层的水平平面上方移除电介质填充材料的过多部分。填充上覆于第二阶梯式表面的区的电介质填充材料的剩余部分构成第二逆向阶梯式电介质材料部分265。第二层交替堆叠(232、242)和第二逆向阶梯式电介质材料部分265共同构成第二层结构，所述第二层结构是随后被修改的处理中结构。
一般来说，可以在载体衬底109上方形成绝缘层(132、232)和间隔物材料层(例如，牺牲材料层(142、242))的至少一个处理中交替堆叠，并且可以在所述至少一个交替堆叠(132、142、232、242)上的台阶区中形成至少一个逆向阶梯式电介质材料部分(165、265)。
第二绝缘盖层270可随后形成于第二交替堆叠(232、242)上方。第二绝缘盖层270包含不同于第二牺牲材料层242的材料的电介质材料。在一个实施例中，第二绝缘盖层270可包含氧化硅。在一个实施例中，第一和第二牺牲材料层(142、242)可包括氮化硅。
可穿过第二绝缘盖层270和第二层交替堆叠(232、242)的上部部分中的层的子组形成源极选择层级隔离结构72。通过源极选择层级隔离结构72切割的第二牺牲材料层242对应于其中随后形成源极选择层级导电层的层级。源极选择层级隔离结构72包含例如氧化硅等电介质材料。源极选择层级隔离结构72可沿着第一水平方向hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向hd2横向隔开。
参看图6A和6B，在上覆于牺牲存储器开口填充部分148的区域中穿过第二层结构(232、242、270、265)形成第二层存储器开口249。光致抗蚀剂层可施加在第二层结构(232、242、270、265)上方，并且可经光刻图案化以形成与牺牲存储器开口填充部分148的图案(即，第一层存储器开口149的图案)相同的图案。因此，用于图案化第一层存储器开口149的光刻掩模可用于图案化第二层存储器开口249。可执行各向异性蚀刻来转移光刻图案化光致抗蚀剂层的图案穿过第二层结构(232、242、270、265)。在一个实施例中，用于蚀刻穿过第二层交替堆叠(232、242)的材料的各向异性蚀刻过程的化学性质可交替以优化第二层交替堆叠(232、242)中的交替材料层的蚀刻。各向异性蚀刻可为例如一系列反应性离子蚀刻。可在各向异性蚀刻过程之后例如通过灰化移除图案化光刻材料堆叠。下伏牺牲存储器开口填充部分148的顶部表面可在每一第二层存储器开口249的底部处物理地暴露。
参看图7，可执行蚀刻过程来相对于第二层交替堆叠(232、242)和第一层交替堆叠(132、142)的材料选择性移除牺牲存储器开口填充部分148的牺牲材料(例如，C4F8/O2/Ar蚀刻)。在移除牺牲存储器开口填充部分148后，每一对竖直邻接的第二层存储器开口249和第一层存储器开口149形成延伸穿过第一层交替堆叠(132、142)和第二层交替堆叠(232、242)的连续腔。所述连续腔在本文被称作存储器开口49(或层间存储器开口)。蚀刻终止层105的顶部表面可在每一存储器开口49的底部处物理地暴露。
图8A-8E提供在形成存储器开口填充结构58期间存储器开口49的循序横截面图。
参看图8A，示出图7的示例性装置结构中的存储器开口49。存储器开口49延伸穿过第一层结构和第二层结构。蚀刻终止层105的顶部表面可在每一存储器开口49的底部处物理地暴露。
参看图8B，包含阻挡电介质层52、电荷存储层54、隧穿电介质层56和半导体通道材料层60L的层堆叠可循序沉积于存储器开口49中。阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。在一个实施例中，阻挡电介质层可包含基本上由介电金属氧化物组成的介电金属氧化物层。如本文中所使用，介电金属氧化物是指包含至少一种金属元素和至少氧的电介质材料。介电金属氧化物可基本上由所述至少一种金属元素和氧组成，或可基本上由所述至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性实例包含氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金以及其堆叠。介电金属氧化物层可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合而沉积。介电金属氧化物层的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。介电金属氧化物层可随后充当阻挡所存储电荷泄漏到控制栅极电极的电介质材料部分。在一个实施例中，阻挡电介质层52包含氧化铝。在一个实施例中，阻挡电介质层52可包含具有不同材料组成的多个介电金属氧化物层。
替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。在此情况下，阻挡电介质层52的电介质半导体化合物可通过例如低压化学气相沉积、原子层沉积或其组合等保形沉积方法形成。介电半导体化合物的厚度可在1nm到20nm的范围内，但是也可采用更小和更大的厚度。或者，可省略阻挡电介质层52，且背侧阻挡电介质层可在随后待形成的存储器膜的表面上形成背侧凹部之后形成。
随后，可形成电荷存储层54。在一个实施例中，电荷存储层54可以是电荷捕集材料的连续层或图案化离散部分，所述电荷捕集材料包含可例如为氮化硅的电介质电荷捕集材料。或者，电荷存储层54可包含例如经掺杂多晶硅或金属材料等导电材料的连续层或图案化离散部分，所述导电材料例如通过形成于到牺牲材料层(142、242)中的橫向凹部内而图案化到多个电隔离部分(例如，浮动栅极)中。在一个实施例中，电荷存储层54包含氮化硅层。在一个实施例中，牺牲材料层(142、242)和绝缘层(132、232)可具有竖直重合侧壁，且电荷存储层54可形成为单个连续层。
在另一实施例中，牺牲材料层(142、242)可相对于绝缘层(132、232)的侧壁横向凹进，且沉积过程和各向异性蚀刻过程的组合可用以将电荷存储层54形成为竖直隔开的多个存储器材料部分。虽然采用其中电荷存储层54为单个连续层的实施例描述本公开，但本文明确地预期其中电荷存储层54被竖直隔开的多个存储器材料部分(其可为电荷捕集材料部分或电隔离导电材料部分)替换的实施例。
电荷存储层54可形成为均质组成的单个电荷存储层，或可包含多个电荷存储层的堆叠。所述多个电荷存储层(如果采用的话)可包括含有导电材料(例如，比如钨、钼、钽、钛、铂、钌及其合金等金属，或比如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合等金属硅化物)和/或半导体材料(例如，包含至少一种元素半导体元件的多晶或非晶形半导体材料，或至少一种化合物半导体材料)的多个间隔开的浮动栅极材料层。或者或另外，电荷存储层54可包括例如一个或多个氮化硅段等绝缘电荷捕集材料。或者，电荷存储层54可包括例如金属纳米粒子等导电纳米粒子，所述金属纳米粒子可以是例如钌纳米粒子。可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成电荷存储层54。电荷存储层54的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。
隧穿电介质层56包含在合适的电偏置条件下可穿过其中执行电荷隧穿的电介质材料。取决于要形成的单片三维NAND串存储器装置的操作模式，可通过热载流子注入或通过佛勒-诺德海姆(Fowler-Nordheim)隧穿引发的电荷转移来执行电荷隧穿。隧穿电介质层56可包含氧化硅、氮化硅、氮氧化硅、介电金属氧化物(例如，氧化铝和二氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金，和/或其组合。在一个实施例中，隧穿电介质层56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常称为ONO堆叠。在一个实施例中，隧穿电介质层56可包含实质上不含碳的氧化硅层或实质上不含碳的氮氧化硅层。隧穿电介质层56的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。阻挡电介质层52、电荷存储层54和隧穿电介质层56的堆叠构成存储存储器位的存储器膜50。
半导体通道材料层60L包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或此项技术中已知的其它半导体材料。在一个实施例中，半导体通道材料层60L包含非晶硅或多晶硅。半导体通道材料层60L可通过例如低压化学气相沉积(LPCVD)等保形沉积方法而形成。半导体通道材料层60L可具有第一导电类型的掺杂，所述第一导电类型可为p型或n型。半导体通道材料层60L中第一导电类型的电掺杂剂的原子浓度可在1.0×1014/cm3到1.0×1017/cm3(例如3.0×1014/cm3到3.0×1016/cm3)的范围内，但也可采用更小和更大的原子浓度。半导体通道材料层60L的厚度可在2nm到20nm的范围内，但是也可采用更小和更大的厚度。在未填充有沉积材料层(52、54、56、60L)的每一存储器开口49的体积中形成腔49'。
参看图8C，在每一存储器开口中的腔49'未由半导体通道材料层60L完全填充的情况下，电介质芯层可沉积在腔49'中以填充每一存储器开口内的腔49'的任何剩余部分。电介质芯层可通过例如低压化学气相沉积(LPCVD)等保形沉积方法或通过例如旋涂等自平坦化沉积过程来沉积。电介质芯层包含例如低密度氧化硅材料等具有比热氧化硅高的氢氟酸中的蚀刻速率的电介质材料。举例来说，电介质芯层可包含低温TEOS氧化物、经掺杂硅酸盐玻璃或有机硅酸盐玻璃。上覆于第二绝缘盖层270的电介质芯层的水平部分可例如通过凹部蚀刻而移除。凹部蚀刻继续直到电介质芯层的剩余部分的顶部表面凹进到第二绝缘盖层270的顶部表面与第二绝缘盖层270的底部表面之间的高度为止。电介质芯层的每一剩余部分构成电介质芯62。
参看图8D，第一导电类型或第二导电类型(其为与第一导电类型相反的导电类型)的电掺杂剂可任选地通过第一离子植入过程植入到半导体通道材料层60L的上部部分中。半导体通道材料层60L的植入区具有与半导体通道材料层60L的未植入区不同的净掺杂。离子植入过程的能量可选择为使得植入的电掺杂剂向下植入到最底部源极选择层级，其为通过源极选择层级隔离结构72横向划分的最底部第二牺牲材料层242的层级。
半导体通道材料层60L的植入区在本文被称作源极选择层级通道部分60S。源极选择层级通道部分60S的掺杂确定用于接通源极选择层级处的竖直场效应晶体管的阈值电压。源极选择层级通道部分60S可具有在1.0×1014/cm3到1.0×1018/cm3(例如1.0×1015/cm3到3.0×1017/cm3)的范围内的净掺杂剂浓度下的第一导电类型的净掺杂，但也可采用更小和更大的原子浓度。半导体通道材料层60L的未植入区具有如图8C的处理步骤处提供的掺杂剂浓度下的第一导电类型的掺杂，且在本文被称作字线层级通道部分60W。
参看图8E和9，具有第二导电类型的掺杂的掺杂半导体材料可沉积到上覆于电介质芯62的腔中。第二导电类型的所沉积的掺杂半导体材料的部分、源极选择层级通道部分60S(其是半导体通道材料层60L的植入部分)、隧穿电介质层56、电荷存储层54和上覆于包含第二绝缘盖层270的顶部表面的水平平面的阻挡电介质层52可通过例如化学机械平坦化(CMP)过程等平坦化过程移除。
具有第二导电类型的掺杂的掺杂半导体材料的每一剩余部分构成源极区61。源极区61可具有与第一导电类型相反的第二导电类型的掺杂。举例来说，如果第一导电类型是p型，那么第二导电类型是n型，且反之亦然。源极区61中的掺杂剂浓度可在5.0×1019/cm3到2.0×1021/cm3的范围内，但也可采用更大和更小的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。
每一组邻接的字线层级通道部分60W和源极选择层级通道部分60S构成竖直半导体通道60，当包含竖直半导体通道60的竖直NAND装置接通时电流可流经竖直半导体通道60。因此，每一源极选择层级通道部分60S形成于相应竖直半导体通道60的上端区处。隧穿电介质层56由电荷存储层54环绕，且横向环绕竖直半导体通道60。每一组邻接的阻挡电介质层52、电荷存储层54和隧穿电介质层56共同地构成存储器膜50，存储器膜50可以宏观滞留时间存储电荷。在一些实施例中，阻挡电介质层52在此步骤处可能不存在于存储器膜50中，且阻挡电介质层可以随后在形成背侧凹部之后形成。如本文所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。
存储器开口49内的存储器膜50和竖直半导体通道60的每一组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体通道60、隧穿电介质层56、体现为电荷存储层54的部分的多个存储器元件，以及任选的阻挡电介质层52的组合。存储器开口49内的存储器堆叠结构55、电介质芯62和漏极区63的每一组合构成存储器开口填充结构58。每一存储器开口填充有相应的存储器开口填充结构58。存储器堆叠结构55中的每一个包括存储器膜50，和被存储器膜50横向环绕的竖直半导体通道60。每一存储器堆叠结构55可竖直地延伸穿过第一交替堆叠(132、142)内和第二交替堆叠(232、242)内的每一层，并且可形成于存储器阵列区100中的存储器堆叠结构55的二维阵列内。源极区61形成于存储器堆叠结构55的顶端处。
参看图10，源极线59和源极层级电介质层280的组合形成在第二绝缘盖层270上方。源极线59上覆于且接触每一源极区61，且定位于存储器阵列区100内。源极层级电介质层280包含例如氧化硅等电介质材料，且填充未被源极线59覆盖的区域。源极线59可包括一层或多层任何合适的导电材料，例如金属、金属合金(包含金属硅化物和/或导电金属氮化物)或重度掺杂半导体。举例来说，源极线59可包括重度掺杂源极半导体层(例如，重度掺杂多晶硅层)和上覆硅化物(例如，硅化钨、硅化钛等)层的组合。源极半导体层具有第二导电类型的掺杂。源极半导体层中的掺杂剂浓度可在5.0×1019/cm3到2.0×1021/cm3的范围内，但也可采用更小和更大的掺杂剂浓度。源极线59和源极层级电介质层280可互补地覆盖示例性结构的整个区域。在一个实施例中，源极线59可通过沉积和图案化具有第二导电类型的掺杂的掺杂半导体材料和任选的金属硅化物层而形成，且源极层级电介质层280可随后沉积于未被源极线59覆盖的区域中。或者，源极层级电介质层280可沉积和图案化，且源极线59可沉积于源极层级电介质层280中的开口内。在一个实施例中，源极线59和源极层级电介质层280的顶部表面可形成于相同水平平面内。
参看图11A、11B和12A，光致抗蚀剂层(未图示)可涂覆在源极层级电介质层280上方，且可经光刻图案化以在随后将在其中形成通孔腔的区域中形成各个开口。开口可形成于台阶区200中的阶梯式表面的水平表面上方。可执行各向异性蚀刻过程来转移光致抗蚀剂层中的开口的图案穿过上覆于蚀刻终止层105的各个材料部分。台阶区通孔腔183穿过台阶区200中的阶梯式表面的水平表面中的相应一个形成。每一台阶区通孔腔183可从源极层级电介质层280的顶部表面竖直地延伸到蚀刻终止层105。
在一个实施例中，台阶区通孔腔183中的每一个可以是圆柱形通孔腔。如本文中所使用，“圆柱形通孔腔”指代仅具有一个或多个直线侧壁使得每一直线侧壁为竖直或大体上竖直的通孔腔。如本文中所使用，如果表面相对于竖直方向的锥角小于5度，则所述表面“大体上竖直”。台阶区通孔腔183的第一子组可以是延伸穿过第二逆向阶梯式电介质材料部分265以及第二交替堆叠(232、242)和第一交替堆叠(132、142)内的层的子组的圆柱形通孔腔。台阶区通孔腔183的第二子组可以是延伸穿过第二逆向阶梯式电介质材料部分265和第一逆向阶梯式电介质材料部分165以及第一交替堆叠(132、142)内的层的子组的圆柱形通孔腔。蚀刻终止层105的顶部表面可在台阶区通孔腔183中的每一个的底部处物理地暴露。
参看图12B，可执行各向同性蚀刻过程来相对于例如第一和第二牺牲材料层(142、242)等间隔物材料层使绝缘层(132、232)横向凹进。每一台阶区通孔腔183可从圆柱形通孔腔转换为肋状通孔腔183'。如本文中所使用，“肋状通孔腔”指代包含至少一个环形横向突出体积的通孔腔。肋状通孔腔的每一环形横向突出体积在本文被称作“肋区”。
在一个实施例中，逆向阶梯式电介质材料部分(165、265)可包含与绝缘层(132、232)相同的电介质材料或类似的电介质材料。举例来说，第一和第二绝缘层(132、232)可包含未掺杂硅酸盐玻璃，且逆向阶梯式电介质材料部分(165、265)可包含未掺杂硅酸盐玻璃或经掺杂硅酸盐玻璃。在此情况下，可通过相对于间隔物材料层(即，第一和第二牺牲材料层(142、242))选择性地蚀刻逆向阶梯式电介质材料部分(165、265)和绝缘层(132、232)的材料而由圆柱形台阶区通孔腔183形成肋状通孔腔183'。
在一个实施例中，源极层级电介质层280、第一和第二绝缘盖层(170、270)、第一和第二逆向阶梯式电介质材料部分(165、265)和绝缘层(132、232)的电介质材料可包括氧化硅材料(例如，未掺杂硅酸盐玻璃和各种经掺杂硅酸盐玻璃)，且第一和第二牺牲材料层(142、242)可包含不是硅酸盐玻璃材料的牺牲材料(例如氮化硅或半导体材料)。在此情况下，各向同性蚀刻过程可蚀刻源极层级电介质层280、第一和第二绝缘盖层(170、270)、第一和第二逆向阶梯式电介质材料部分(165、265)的电介质材料，且绝缘层(132、232)可相对于第一和第二牺牲材料层(142、242)的材料选择性地被蚀刻以形成肋状通孔腔183'。
在一个实施例中，交替堆叠(132、142、232、242)的间隔物材料层可包含由氮化硅组成的牺牲材料层(142、242)，且绝缘层(132、232)和逆向阶梯式电介质材料部分(265、165)可包含氧化硅材料。在此情况下，物理地暴露于台阶区通孔腔183的逆向阶梯式电介质材料部分(165、265)和每一绝缘层(132、232)可通过采用氢氟酸的湿式蚀刻过程各向同性地凹进。每一肋状通孔腔183'可包含延伸穿过交替堆叠(132、142、232、242)的肋状腔区、被第二逆向阶梯式电介质材料部分265且任选地被第一逆向阶梯式电介质材料部分165(在肋状通孔腔183'仅延伸穿过第一层交替堆叠(132、142)且不延伸穿过第二层交替堆叠(232、242)的情况下)横向环绕的上覆腔，以及位于交替堆叠(132、142、232、242)之下的下伏腔。每一肋状通孔腔183'可包含环形凹部AR，或肋区，其形成于肋状通孔腔183'竖直地延伸穿过的交替堆叠(132、142、232、242)内的层的子组中的绝缘层(132、232)的层级处。
参看图12C，保形电介质通孔衬里846L可通过保形沉积过程沉积在肋状通孔腔183'的外围处。保形电介质通孔衬里846L包含不同于牺牲材料层(142、242)的材料的电介质材料。举例来说，保形电介质通孔衬里846L可包含氧化硅或介电金属氧化物(例如氧化铝)。在一个实施例中，保形电介质通孔衬里846L可包含通过正硅酸四乙酯(TEOS)的热分解形成的未掺杂硅酸盐玻璃。保形电介质通孔衬里846L的厚度可大于牺牲材料层(142、242)的最大厚度的一半。沉积在肋状通孔腔183'的外围处的保形电介质通孔衬里846L的部分填充环形凹部AR(即，肋区)。因此，通过绝缘层(132、232)的各向同性蚀刻形成的体积用保形电介质通孔衬里846L的肋部分填充。保形电介质通孔衬里846L的颈部部分84N可形成在填充每一肋状通孔腔183'的环形凹部的保形电介质通孔衬里846L的每一组至少一个环形部分周围。环形接缝84S可存在于填充环形凹部AR的保形电介质通孔衬里846L的每一部分内，其在本文被称作电介质衬里肋部分84R。保形电介质通孔衬里846L可直接形成在蚀刻终止层105的每一物理暴露顶部表面上。在沉积保形电介质通孔衬里846L之后，未填充的空隙183″可存在于每一肋状通孔腔183'内。
参看图12D和13，临时填充材料可通过保形沉积过程沉积在台阶区通孔腔中的未填充的空隙183″中的每一个中。临时填充材料部分16可通过沉积临时填充材料以及从源极层级电介质层280的顶部表面上方使临时填充材料平坦化而形成于未填充的空隙183″中。临时填充材料是可相对于保形电介质通孔衬里846L的材料选择性地移除的材料。举例来说，临时填充材料可包括例如非晶硅等半导体材料或例如有机硅酸盐玻璃等电介质材料。可通过非保形沉积过程或保形沉积过程沉积临时填充材料。腔16'可存在于每一台阶区通孔腔的下部部分处。临时填充材料的平坦化可通过化学机械平坦化(CMP)过程或通过凹部蚀刻过程来执行。保形电介质通孔衬里846L的水平部分可通过平坦化过程从源极层级电介质层280的顶部表面上方移除。
填充未填充的空隙183″的临时填充材料的每一剩余部分构成临时填充材料部分16。保形电介质通孔衬里846L的剩余部分构成绝缘间隔物。包含至少一个电介质衬里肋部分84R的每一绝缘间隔物在本文中被称作处理中肋状绝缘间隔物84。每一处理中肋状绝缘间隔物84可包含竖直地延伸穿过交替堆叠(132、142、232、242)中的层的相应子组的颈部部分84N、附接到颈部部分84N的外围的一个或多个电介质衬里肋部分84R、延伸穿过源极层级电介质层280和第二逆向阶梯式电介质材料部分265并任选地延伸穿过第一逆向阶梯式电介质材料部分165的上部圆柱形部分84U、延伸穿过漏极层级绝缘层122的下部圆柱形部分84L，以及底部部分84B。每一组邻接的处理中肋状绝缘间隔物84和临时填充材料部分16构成临时通孔填充结构36。每一临时通孔填充结构36可形成于一对相邻的竖直阶梯S之间并穿过第一和第二阶梯式表面内的水平表面中的相应一个。在一个实施例中，临时通孔填充结构36可形成为沿着第一水平方向hd1(例如，字线方向)延伸的数排。
参看图14A和14B，背侧沟槽79随后穿过源极层级电介质层280、源极线59和交替堆叠(132、142、232、242)而形成。举例来说，光致抗蚀剂层可涂覆和光刻图案化于源极层级电介质层280上方以形成沿着第一水平方向hd1延伸的伸长开口。执行各向异性蚀刻以转移图案化光致抗蚀剂层中的图案穿过源极层级电介质层280、源极线59和交替堆叠(132、142、232、242)直到蚀刻终止层105。通过各向异性蚀刻形成的腔构成背侧沟槽79。光致抗蚀剂层可随后例如通过灰化移除。背侧沟槽79沿着第一水平方向hd1延伸，且因此沿着第一水平方向hd1伸长。背侧沟槽79可沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向间隔。背侧沟槽79可延伸穿过存储器阵列区100(其可在存储器平面上方延伸)和台阶区200。背侧沟槽79可将交替堆叠(132、142、232、242)横向划分为存储器块。
参看图15，相对于第一和第二绝缘层(132、232)的材料、第一和第二绝缘盖层(170、270)、处理中肋状绝缘间隔物84的材料以及存储器膜50的最外层的材料选择性地蚀刻第一和第二牺牲材料层(142、242)的材料的蚀刻剂可例如采用各向同性蚀刻过程引入到背侧沟槽79中。举例来说，第一和第二牺牲材料层(142、242)可包含氮化硅，第一和第二绝缘层(132、232)的材料、第一和第二绝缘盖层(170、270)、处理中肋状绝缘间隔物84的材料以及存储器膜50的最外层的材料可包含氧化硅材料。在从其中移除第一牺牲材料层142的体积中形成第一背侧凹部143。在从其中移除第二牺牲材料层242的体积中形成第二背侧凹部243。
各向同性蚀刻过程可以是采用湿式蚀刻溶液的湿式蚀刻过程，或可以是其中将蚀刻剂以气相引入到背侧沟槽79中的气相(干式)蚀刻过程。举例来说，如果第一和第二牺牲材料层(142、242)包含氮化硅，那么蚀刻过程可以是其中第一示例性结构浸没于包含磷酸的湿式蚀刻槽内的湿式蚀刻过程，其相对于氧化硅、硅和此项技术中采用的各种其它材料选择性蚀刻氮化硅。在牺牲材料层(142、242)包括半导体材料的情况下，可以采用湿式蚀刻过程(其可以采用湿式蚀刻剂，例如KOH溶液)或干式蚀刻过程(其可以包含气相HCl)。
第一和第二背侧凹部(143、243)中的每一个可以是横向延伸的腔，其横向尺寸大于腔的竖直范围。换句话说，第一和第二背侧凹部(143、243)中的每一个的横向尺寸可大于相应背侧凹部(143、243)的高度。可在从其中移除第一牺牲材料层142的材料的体积中形成多个第一背侧凹部143。可在从其中移除第二牺牲材料层242的材料的体积中形成多个第二背侧凹部243。第一和第二背侧凹部(143、243)中的每一个可大体上平行于衬底109的顶部表面延伸。背侧凹部(143、243)可由下伏绝缘层(132或232)的顶部表面和上覆绝缘层(132或232)的底部表面竖直地定界。在一个实施例中，第一和第二背侧凹部(243、243)中的每一个可整体上具有均一的高度。
参看图16，背侧阻挡电介质层44可任选地沉积于背侧凹部(143、243)和背侧沟槽79中以及源极层级电介质层280上方。背侧阻挡电介质层44可沉积于存储器堆叠结构55的外表面的物理暴露部分上，所述物理暴露部分是存储器开口填充结构58的部分。背侧阻挡电介质层44包含例如介电金属氧化物、氧化硅或其组合等电介质材料。举例来说，背侧阻挡电介质层44可包含氧化铝。可以通过例如原子层沉积或化学气相沉积等保形沉积过程来形成背侧阻挡电介质层44。背侧阻挡电介质层44的厚度可在1nm到20nm(例如，2nm到10nm)的范围内，但是也可采用更小和更大的厚度。
至少一种导电材料(46A、46B)可沉积于所述多个背侧凹部(243、243)中、背侧沟槽79的侧壁上，以及源极层级电介质层280上方。所述至少一种导电材料(46A、46B)可通过保形沉积方法来沉积，所述保形沉积方法可例如为化学气相沉积(CVD)、原子层沉积(ALD)、无电镀敷、电镀或其组合。所述至少一种导电材料(46A、46B)可包含元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、例如金属硅化物等导电金属-半导体合金、其合金，以及其组合或堆叠。
在一个实施例中，所述至少一种导电材料(46A、46B)可包含至少一种金属材料，即，包含至少一种金属元素的导电材料。可在背侧凹部(143、243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。举例来说，所述至少一种导电材料(46A、46B)可包含包括例如TiN、TaN、WN或其组合等导电金属氮化物材料的导电金属氮化物衬里46A，以及例如W、Co、Ru、Mo、Cu或其组合等导电填充材料46B。在一个实施例中，用于填充背侧凹部(143、243)的所述至少一种导电材料(46A、46B)可以是氮化钛层和钨填充材料的组合。
导电层(146、246)可通过沉积所述至少一种导电材料(46A、46B)而形成于背侧凹部(143、243)中。多个第一导电层146可形成于所述多个第一背侧凹部143中，多个第二导电层246可形成于所述多个第二背侧凹部243中，且连续金属材料层(未图示)可形成于每一背侧沟槽79的侧壁上以及源极层级电介质层280上方。第一导电层146和第二导电层246中的每一个可包含相应导电金属氮化物衬里46A和相应导电填充材料46B。因此，第一和第二牺牲材料层(142、242)可分别用第一和第二导电层(146、246)替换。确切地说，每一第一牺牲材料层142可用背侧阻挡电介质层的任选部分和第一导电层146替换，且每一第二牺牲材料层242可用背侧阻挡电介质层的任选部分和第二导电层246替换。每一背侧沟槽79的未填充有连续金属材料层的部分中存在背侧腔。
可从背侧沟槽79内部移除残余导电材料。确切地说，可例如通过各向异性或各向同性蚀刻从每一背侧沟槽79的侧壁且从源极层级电介质层280上方回蚀连续金属材料层的所沉积金属材料。第一背侧凹部中的所沉积金属材料的每一剩余部分构成第一导电层146。第二背侧凹部中的所沉积金属材料的每一剩余部分构成第二导电层246。
位于源极选择层级隔离结构72的层级处的第二导电层246的子组构成源极选择栅极电极。位于源极选择栅极电极之下的导电层(146、246)的子组可充当位于相同层级处的控制栅极和字线的组合。每一导电层(146、246)内的控制栅极电极是用于包含存储器堆叠结构55的竖直存储器装置的控制栅极电极。
存储器堆叠结构55中的每一个包括位于导电层(146、246)的每一层级处的存储器元件的竖直堆叠。导电层(146、246)的子组可包括用于存储器元件的字线。存储器堆叠结构55竖直地延伸穿过所述至少一个交替堆叠(132、146、232、246)。所述至少一个交替堆叠(132、146、232、246)中的每一个包含相应绝缘层(132或232)和相应导电层(146或246)的交替层。所述至少一个交替堆叠(132、146、232、246)包括包含阶台的台阶区，其中每一下伏导电层(146、246)沿着第一水平方向hd1比上覆于导电层(146、246)的任何层延伸得更远。第一牺牲材料层142被包含第一导电层146和背侧阻挡电介质层44的子组的材料部分替换。第二牺牲材料层142被包含第二导电层246和背侧阻挡电介质层44的另一子组的材料部分替换。
存储器堆叠结构55竖直地延伸穿过载体衬底109上的绝缘层(132、232)和导电层(146、246)的交替堆叠(132、146、232、246)。存储器堆叠结构55中的每一个包括存储器膜50和被存储器膜50横向环绕的竖直半导体通道60。逆向阶梯式电介质材料部分(165和/或265)上覆于交替堆叠(132、142、232、242)的阶梯式表面。
参看图17，绝缘材料可通过保形沉积过程沉积于背侧沟槽79中。可通过例如凹部蚀刻或化学机械平坦化(CMP)过程等平坦化过程来移除沉积于源极层级电介质层280的顶部表面上方的绝缘材料的过量部分。背侧沟槽79中的绝缘材料的每一剩余部分构成电介质壁结构76。电介质壁结构76包含绝缘材料，例如氧化硅、氮化硅和/或介电金属氧化物。每一电介质壁结构76可竖直延伸穿过第一绝缘层132和第一导电层146的第一交替堆叠(132、146)以及第二绝缘层232和第二导电层246的第二交替堆叠(232、246)，且沿着第一水平方向hd1横向延伸并沿着第二水平方向hd2(例如，位线方向)彼此横向隔开。
图18A-18D示出根据本公开的实施例在用牺牲柱状结构857替换临时填充材料部分16期间的通孔腔的循序竖直横截面图。如本文中所使用，“柱状”元件指代具有多立克柱的大体形状的元件，即，具有随直线侧壁或锥形侧壁延伸的轴部分、拥有比轴部分大的横向尺寸且上覆于轴部分的柱顶(即，盖)部分，以及拥有比轴部分大的横向尺寸且下伏于轴部分的基底部分的元件。
参看图18A，示出包含临时填充材料部分16的示例性结构的区。每一临时填充材料部分16为柱状，且包含具有大体上均一水平横截面形状且延伸穿过导电层(146、246)的子组的轴部分16S、上覆于轴部分16S且具有比轴部分16S大的水平横截面区域的柱顶部分16C，以及下伏于轴部分16S且具有比轴部分16S大的水平横截面区域的基底部分16B。在一个实施例中，临时填充材料部分16的材料可包含非晶硅、多晶硅、经掺杂含硅合金材料，或经掺杂硅酸盐玻璃或有机硅酸盐玻璃，其具有比第一和第二绝缘层(132、232)的氧化硅材料、第一和第二绝缘盖层(170、270)、处理中肋状绝缘间隔物84的材料大的蚀刻速率。
参看图18B，可通过各向同性蚀刻过程相对于处理中肋状绝缘间隔物84(其为保形电介质通孔衬里846L的剩余部分)选择性地移除临时填充材料部分16。举例来说，如果临时填充材料部分16包含例如非晶硅等半导体材料，则可采用使用热三甲基-2羟基乙基铵氢氧化物(“热TMY”)或氢氧化四甲基铵(TMAH)的湿式蚀刻过程来移除临时填充材料部分16。任选地，图案化掩蔽层(例如图案化光致抗蚀剂层)可用于在各向同性蚀刻过程期间覆盖和保护源极线59。或者，如果临时填充材料部分16包含多孔或无孔有机硅酸盐玻璃或硼硅玻璃，则采用稀释氢氟酸的湿式蚀刻过程可用于移除临时填充材料部分16。
参看图18C，可执行各向异性蚀刻过程(例如反应性离子蚀刻过程)来蚀刻处理中肋状绝缘间隔物84的未掩蔽部分。可通过各向异性蚀刻过程移除每一上部圆柱形部分84U的环形顶部部分、每一颈部部分84N的环形顶部部分，以及接触蚀刻终止层105的处理中肋状绝缘间隔物84的每一最底部部分的中心部分。每一处理中肋状绝缘间隔物84划分成彼此不接触的两个离散材料部分。每一处理中肋状绝缘间隔物84的所划分的离散材料部分包含圆柱形绝缘间隔物844，其包含相应处理中肋状绝缘间隔物84的上部圆柱形部分84U的剩余部分；以及肋状绝缘间隔物842，其包含颈部部分84N的剩余部分、附接到颈部部分84N的外围的一个或多个电介质衬里肋部分84R、延伸穿过漏极层级绝缘层122的下部圆柱形部分842C，和作为处理中肋状绝缘间隔物84的底部部分84B的剩余部分的环形部分842A。肋状绝缘间隔物842和圆柱形绝缘间隔物844统称为接触通孔绝缘间隔物84。
每个肋状绝缘间隔物842竖直地延伸穿过的层(132、146、232、246)的子组内的最顶部导电层(146或246)的顶部表面在各向异性蚀刻过程之后物理地暴露。此外，肋状绝缘间隔物842的顶部表面可竖直地凹进，使得层(132、146、232、246)的子组内的最顶部导电层(146或246)的圆柱形侧壁的上部部分在每一肋状绝缘间隔物842上方物理地暴露。柱状腔85形成于由肋状绝缘间隔物842和圆柱形绝缘间隔物844横向环绕的每一体积内。
参看图18D，通过保形或非保形沉积过程在柱状腔85中沉积牺牲填充材料。牺牲填充材料是可相对于肋状绝缘间隔物842和圆柱形绝缘间隔物844的材料选择性地且相对于导电层(146、246)的材料选择性地移除的材料。举例来说，牺牲填充材料可包含例如氮化硅等电介质材料、例如硅-锗合金等半导体材料，或者非晶碳或类金刚石碳(DLC)。可通过平坦化过程从包含源极层级电介质层280的顶部表面的水平平面上方移除牺牲填充材料的过量部分。平坦化过程可采用凹部蚀刻和/或化学机械平坦化(CMP)。
牺牲填充材料的每一剩余部分构成牺牲柱状结构857。牺牲柱状结构857形成于从其移除临时填充材料部分16的体积中。每一牺牲柱状结构857包含具有大体上均一水平横截面形状的轴部分87S、上覆于轴部分87S且具有比轴部分87S大的水平横截面区域的柱顶部分87C，以及下伏于轴部分87S且具有比轴部分87S大的水平横截面区域的基底部分87B。每一基底部分87B可在其中包含未填充的空隙859。每一牺牲柱状结构857延伸穿过交替堆叠(132、146、232、246)的层的子组和逆向阶梯式电介质材料部分(165、265)。每一牺牲柱状结构857接触交替堆叠(132、146、232、246)的层的子组内的最顶部导电层(146或246)的顶部表面。在交替堆叠(132、146、232、246)的层的子组包含多个导电层(146和/或246)的情况下，牺牲柱状结构857竖直地延伸穿过多个导电层(146和/或246)中的每一个。每一组邻接的牺牲柱状结构857、肋状绝缘间隔物842和圆柱形绝缘间隔物844在本文中被称作牺牲通孔填充结构66。
参看图19，第一组合件结合电介质层282可沉积于源极层级电介质层280上。第一组合件结合电介质层282可包含在例如高温和施加压力等合适的条件下可与另一电介质材料结合的电介质材料。举例来说，第一组合件结合电介质层282可包含氧化硅。第一组合件结合电介质层282可通过化学气相沉积形成。第一组合件结合电介质层282的厚度可在30nm到600nm(例如，60nm到300nm)的范围内，但是也可采用更小和更大的厚度。可任选地执行额外CMP步骤。
参看图20，提供半导体衬底8、包含场效应晶体管的半导体装置710和第一金属互连结构780的第二组合件2000。半导体衬底8包含至少在其上部部分处的衬底半导体层9。浅沟槽隔离结构720可形成于衬底半导体层9的上部部分中以在半导体装置之间提供电隔离。半导体装置710可包含例如场效应晶体管，其包含相应晶体管有源区742(即，源极区和漏极区)、通道区746和门结构750。场效应晶体管可布置于CMOS配置中。每一栅极结构750可包含例如栅极电介质752、栅极电极754、电介质栅极间隔物756和栅极盖电介质758。半导体装置710可包含任何半导体电路系统以支持随后待连接的存储器装置的操作，且通常被称作驱动器电路系统或外围电路系统。如本文中所使用，外围电路系统是指可在用于存储器装置的存储器阵列结构外部实施的字线解码器电路系统、字线开关电路系统、位线解码器电路系统、位线感测和/或开关电路系统、供电/配电电路系统、数据缓冲器和/或锁存器，或任何其它半导体电路系统中的任一个、每一个或全部。举例来说，半导体装置可包含用于对将随后待形成的三维存储器结构的字线进行电偏置的字线切换装置。
电介质材料层形成于半导体装置上方，其在本文中被称作第一电介质层760。第一电介质层760构成电介质层堆叠，其中每一较低层级电介质层760上覆于或下伏于其它第一电介质层760。第一电介质层760可包含例如电介质衬里762，比如氮化硅衬里，其阻止移动的离子扩散和/或将适当应力施加到下伏结构；至少一个第一电介质材料层764，其上覆于电介质衬里762，即氮化硅层(例如，氢扩散屏障)；以及第二组合件结合电介质层766。
所述至少一个第一电介质材料层764充当在半导体装置和用于随后待形成的穿过堆叠的触点通孔结构的着陆衬里的各个节点之间提供电布线的第一金属互连结构780的矩阵。第一金属互连结构780内嵌于所述至少一个第一电介质材料层764内。所述至少一个第一电介质材料层764可以是其中循序地内嵌第一金属互连结构780的各个元件的多个电介质材料层。所述至少一个第一电介质材料层764当中的每一电介质材料层可以包含经掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(例如氧化铝)中的任一种。在一个实施例中，所述至少一个第一电介质材料层764可包括具有并不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电常数的电介质材料层，或基本上由所述电介质材料层组成。
第一金属互连结构780可包含各种装置触点通孔结构782(例如，接触装置或门电极接触件的相应源极和漏极节点的源极电极和漏极电极)、中间下部金属线路结构784、下部金属通孔结构786，以及配置成充当用于随后待形成的穿过堆叠的触点通孔结构的着陆衬里的最顶部下部金属线路结构788。在此情况下，所述至少一个第一电介质材料层764可以是逐层级形成的多个电介质材料层，同时在每一相应层级内并入有第一金属互连结构780的组件。举例来说，单个镶嵌过程可用于形成第一金属互连结构780，且下部金属通孔结构786的每一层级可内嵌于相应通孔层级电介质材料层内，且下部层级金属线路结构(784、788)的每一层级可内嵌于相应线路层级电介质材料层内。或者，双重镶嵌过程可用于形成集成的线路和通孔结构，其中的每一个包含下部金属线路结构和至少一个下部金属通孔结构。
最顶部下部金属线路结构788可形成于所述至少一个第一电介质材料层764(其可以是多个电介质材料层)的最顶部电介质材料层内。第一金属互连结构780中的每一个可包含金属氮化物衬里和金属填充部分。每一金属氮化物衬里可包含例如TiN、TaN和/或WN等导电金属氮化物材料。每一金属填充部分可包含元素金属(例如Cu、W、Al、Co、Ru)或至少两种金属的金属间合金。最顶部下部金属线路结构788的顶部表面和所述至少一个第一电介质材料层764的最顶部表面可通过例如化学机械平坦化等平坦化过程而平坦化。在此情况下，最顶部下部金属线路结构788的顶部表面和所述至少一个第一电介质材料层764的最顶部表面可在平行于衬底8的顶部表面的水平平面内。
第二组合件结合电介质层766可直接形成在最顶部下部金属线路结构788的顶部表面和所述至少一个第一电介质材料层764的最顶部表面上。第二组合件结合电介质层766可包含在例如高温和施加压力等合适的条件下可与另一电介质材料结合的电介质材料。举例来说，第二组合件结合电介质层766可包含氧化硅。第二组合件结合电介质层766可通过化学气相沉积形成。第二组合件结合电介质层766的厚度可在30nm到600nm(例如，60nm到300nm)的范围内，但是也可采用更小和更大的厚度。
第二组合件2000中的最顶部下部金属线路结构788的图案可包含第一组合件1000内的牺牲通孔填充结构66的镜像图案的区域。换句话说，第二组合件2000的俯视图中的最顶部下部金属线路结构788的图案的区域(在第二组合件结合电介质层766上覆于半导体衬底8的位置中)包含俯视图中的牺牲通孔填充结构66的区域的图案的镜像(在第一组合件结合电介质层282上覆于载体衬底109的位置中)。第一组合件1000和第二组合件2000可进入彼此的近程，使得第一组合件结合电介质层282面朝第二组合件结合电介质层766。此外，第一组合件1000和第二组合件2000可彼此对准使得最顶部下部金属线路结构788面朝牺牲通孔填充结构66中的相应一个。
参看图21，第一组合件结合电介质层282和第二组合件结合电介质层766变为彼此物理接触，且彼此结合。举例来说，可在高温下执行退火过程以致使氧化硅跨第一组合件结合电介质层282和第二组合件结合电介质层766之间的接合部发生相互扩散。退火过程的温度和持续时间可选择为跨第一组合件结合电介质层282和第二组合件结合电介质层766提供足够的结合强度。第一组合件1000可在与第二组合件2000结合后倒置，或反之亦然。换句话说，第一组合件1000的顶侧(即，背对形成第一组合件的底部表面的载体衬底109的一侧)结合到第二组合件2000的顶侧(即，背对形成第二组合件的底部表面的半导体衬底8的一侧)。
第一逆向阶梯式电介质材料部分165现处于翻转位置，且具有随着距半导体衬底8的竖直距离减小的横向范围。鉴于逆向阶梯式竖直横截面构型不存在，第一逆向阶梯式电介质材料部分165在本文中被称作第一阶梯式电介质材料部分165。同样，第二逆向阶梯式电介质材料部分265在本文中被称作第二阶梯式电介质材料部分265。
可例如通过引起牺牲分离层103处的分离而使载体衬底109从蚀刻终止层105拆离。举例来说，如果牺牲分离层103为粘合材料层，则载体衬底109可被拉动离开蚀刻终止层105和下伏结构。如果牺牲分离层103包含可相对于载体衬底109和蚀刻终止层105选择性地蚀刻的材料(例如硼硅玻璃或有机硅酸盐玻璃)，则牺牲分离层103可通过各向同性蚀刻过程(例如湿式蚀刻过程)移除。如果牺牲分离层103包含氢植入层，则可通过在高温继之以施加力的条件下形成气泡以使载体衬底109从蚀刻终止层105分裂而使载体衬底109从蚀刻终止层105分裂。或者，可通过碾磨掉载体衬底109并在蚀刻终止层105上终止来移除载体衬底109。在此实施例中，牺牲分离层103可省略。如果牺牲分离层103的任何残余部分保持在蚀刻终止层105的顶部表面上，则可通过合适的清洁过程、蚀刻过程或化学机械平坦化来移除此残余部分。图22示出包含牺牲通孔填充结构66的结合结构的区。
参看图23A-23C，可随后通过平坦化过程移除蚀刻终止层105和漏极层级绝缘层122的顶部部分。平坦化过程可采用化学机械平坦化(CMP)和/或凹部蚀刻过程。可移除整个蚀刻终止层105。此外，可在漏极层级绝缘层122的顶部部分的移除期间移除存储器堆叠结构55的最顶部部分和牺牲通孔填充结构66的最顶部部分。确切地说存储器膜50和竖直半导体通道60的水平部分可在平坦化过程期间移除使得电介质芯62的水平表面在平坦化过程之后物理地暴露。此外，可移除肋状绝缘间隔物842的环形部分842A使得肋状绝缘间隔物842的下部圆柱形部分842C的环形表面物理地暴露。牺牲柱状结构857的基底部分87B的水平表面也物理地暴露。
参看图24，电介质芯62可相对于漏极层级绝缘层122选择性地竖直凹进。在一个实施例中，电介质芯62可包含具有在稀释氢氟酸中比漏极层级绝缘层122高的蚀刻速率的基于氧化硅的材料。举例来说，电介质芯62可包含例如经掺杂硅酸盐玻璃、低温TEOS氧化物或有机硅酸盐玻璃等电介质材料，且漏极层级绝缘层122可包含致密的未掺杂硅酸盐玻璃。电介质芯62的顶部表面可在包含漏极层级绝缘层122的顶部表面的水平平面和包含漏极层级绝缘层122的底部表面的水平平面之间。凹进的腔形成在电介质芯62上方。
参看图25，第一导电类型或第二导电类型(其为与第一导电类型相反的导电类型)的电掺杂剂可任选地通过第二离子植入过程植入到竖直半导体通道60的在凹进的腔附近的部分中。每一字线层级通道部分60W的上部区植入有电掺杂剂，且转换成漏极选择层级通道部分60D。漏极选择层级通道部分60D具有与字线层级通道部分60W不同的净掺杂。离子植入过程的能量可选择为使得植入的电掺杂剂一直植入到最远侧漏极选择层级，其为距随后被漏极选择栅极电极替换的漏极层级绝缘层最远的第二牺牲材料层242的层级。
漏极选择层级通道部分60D的掺杂确定用于接通漏极选择层级处的竖直场效应晶体管的阈值电压。漏极选择层级通道部分60D可具有在1.0×1014/cm3到1.0×1018/cm3(例如1.0×1015/cm3到3.0×1017/cm3)的范围内的净掺杂剂浓度下的第一导电类型的净掺杂，但也可采用更小和更大的原子浓度。每一竖直半导体通道60可包含字线层级通道部分60W、上覆于字线层级通道部分60W的漏极选择层级通道部分60D，以及下伏于字线层级通道部分60W的源极选择层级通道部分60S。通过在使第一组合件1000与第二组合件2000结合之后执行第二离子植入过程，使漏极选择层级通道部分60D形成于竖直半导体通道60的远离半导体衬底8的端部区处。
具有第二导电类型的掺杂的掺杂半导体材料可沉积到上覆于电介质芯62的腔中。上覆于包含漏极层级绝缘层122的顶部表面的水平平面的第二导电类型的所沉积掺杂半导体材料的过量部分可通过例如化学机械平坦化(CMP)过程等平坦化过程移除。具有第二导电类型的掺杂的掺杂半导体材料的每一剩余部分构成漏极区63。漏极区63可具有与第一导电类型相反的第二导电类型的掺杂。举例来说，如果第一导电类型是p型，那么第二导电类型是n型，且反之亦然。漏极区63中的掺杂剂浓度可在5.0×1019/cm3到2.0×1021/cm3的范围内，但也可采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂多晶硅。在使第一组合件1000与第二组合件2000结合之后，使漏极区63形成于存储器堆叠结构55的远离半导体衬底8的端部区处。
参看图26A和26B，覆盖电介质层350可形成于漏极层级绝缘层122上方。覆盖电介质层350包含对随后待用于移除通孔腔中的牺牲柱状结构857的蚀刻剂具有抗性的电介质材料。举例来说，如果牺牲柱状结构857包含氮化硅，则覆盖电介质层350可包含氧化硅。覆盖电介质层350可通过保形沉积过程或非保形沉积过程来沉积。覆盖电介质层350的厚度可在10nm到300nm(例如30nm到100nm)的范围内，但是也可采用更小和更大的厚度。
参看图27A-27C，覆盖电介质层350可经图案化以在上覆于牺牲柱状结构857的区内形成开口。举例来说，光致抗蚀剂层(未图示)可涂覆在覆盖电介质层350上方，且可经光刻图案化以在上覆于牺牲柱状结构857的区域中形成开口。采用图案化光致抗蚀剂层作为蚀刻掩模执行蚀刻过程来移除覆盖电介质层350的未掩蔽部分。举例来说，采用氢氟酸的例如湿式蚀刻过程等各向同性蚀刻过程可用以形成穿过覆盖电介质层350的开口。随后例如通过灰化移除光致抗蚀剂层。
图28是包含图27A-27C的处理步骤处的示例性结构的替代性配置的存储器开口填充结构的区的竖直横截面图。在替代性配置中，每一存储器堆叠结构55的侧壁可形成为具有与相应竖直方向(其垂直于源极线59和源极层级绝缘层270之间的接合部)的非零锥角。在此配置中，源极区61和漏极区63可具有锥形侧壁。存储器堆叠结构55的侧壁的非零锥角可在0.1度到5度(例如0.5度到3度)的范围内，但也可采用更小和更大的锥角。
参看图29，可相对于肋状绝缘间隔物842和圆柱形绝缘间隔物844的材料选择性地以及相对于漏极层级绝缘层122的材料选择性地移除牺牲柱状结构857。各向同性蚀刻过程可用于移除牺牲柱状结构857。在一个实施例中，牺牲柱状结构857可包含氮化硅，且肋状绝缘间隔物842、圆柱形绝缘间隔物844和漏极层级绝缘层122可包含氧化硅。在此情况下，采用热磷酸的湿式蚀刻可用以选择性地移除牺牲柱状结构857。柱状腔85形成于从其移除牺牲柱状结构857的体积中。每一柱状腔85包含延伸穿过相应肋状绝缘间隔物842的颈部部分84N的收缩轴腔部分85S、上覆于收缩轴腔部分85S且具有比收缩轴腔部分85S大的水平横截面区域的柱顶腔部分85C，以及下伏于收缩轴腔部分85S且具有比收缩轴腔部分85S大的水平横截面区域的基底腔部分85B。
参看图30，图案化膜352可各向异性地沉积于示例性结构的顶侧上在柱状腔85上方。图案膜352可以是随后充当蚀刻掩模的基于碳的材料。可用作图案化膜352的示例性材料包含可购自Applied Materials,IncTM的Advanced Patterning FilmTM。图案化膜352的沉积为定向的使得图案化膜352沉积为在漏极侧绝缘层122的顶部表面上方以及肋状绝缘间隔物842的环形水平顶部表面上方具有比肋状绝缘间隔物842的颈部部分84N的侧壁上或第一组合件结合电介质层282的顶部表面的物理暴露部分上大的厚度。任选地，可执行修整过程以各向同性地移除图案化膜352的薄材料部分。
参看图31，在图案化膜352覆盖定位于收缩轴腔部分85S的区域外部的柱顶腔部分85C的区的同时执行各向异性蚀刻过程。离子向下移动且通过图案化膜352和收缩轴腔部分85S，并蚀刻第一组合件结合电介质层282和第二组合件结合电介质层766的位于收缩轴腔部分85S正下方的部分。互连开口85I可形成于每一柱状腔85和下伏第一金属互连结构780之间，所述下伏第一金属互连结构780可以是最顶部下部金属线路结构788。柱状腔85和下伏第一金属互连结构780之间的每一区可通过各向异性蚀刻过程蚀刻以形成相应的互连开口85I。每一互连开口85I穿过第一组合件结合电介质层282的顶部表面的物理曝露区的中心部分形成，且与上覆的柱状腔85和下伏的第一金属互连结构780邻接。
随后可例如通过灰化移除图案化膜352。柱状腔85和互连开口85I的每一邻接组合构成互连通孔腔185。每一互连通孔腔185包含延伸穿过相应肋状绝缘间隔物842的颈部部分84N的收缩轴腔部分85S、上覆于收缩轴腔部分85S且具有比收缩轴腔部分85S大的水平横截面区域的柱顶腔部分85C、下伏于收缩轴腔部分85S且具有比收缩轴腔部分85S大的水平横截面区域的基底腔部分85B，以及具有比基底腔部分85B小的水平横截面区域且延伸穿过第一组合件结合电介质层282和第二组合件结合电介质层766的互连开口85I。
参看图32A和32B，至少一种导电材料可沉积于互连通孔腔185中以形成导电通孔结构186。所述至少一种导电材料可包含金属衬里材料和导电填充材料。金属衬里材料可包含例如TiN、TaN、WN或其组合等导电金属氮化物材料。导电填充材料可包含例如W、Co、Ru、Mo、Cu或其组合等金属或金属间合金。导电材料的过量部分可通过平坦化过程从包含漏极层级绝缘层122的顶部表面的水平平面上方移除。在说明性实例中，所述至少一种导电材料可通过化学机械平坦化(CMP)从包含覆盖电介质层350的顶部表面的水平平面上方移除。所述至少一种导电材料可随后竖直地凹进覆盖电介质层350的厚度。
互连通孔腔185中的相应一个中的所述至少一种导电材料的每一剩余部分构成导电通孔结构186。在一个实施例中，每一导电通孔结构186可包含第二阶梯式电介质材料部分265的层级处或第一和第二阶梯式电介质材料部分(165、265)的层级处的空隙187。通过第一和第二阶梯式电介质材料部分(165、265)的阶梯式表面内的不同水平表面的导电通孔结构186可包含具有不同高度的空隙187。导电通孔结构186的第一子组包含仅在第二阶梯式电介质材料部分265的层级处的相应空隙187，即，在包含第二阶梯式电介质材料部分265的顶部表面的水平平面和包含第二阶梯式电介质材料部分265的底部表面的水平平面之间。导电通孔结构186的第二子组包含仅在第一和第二阶梯式电介质材料部分(165、265)的层级处的相应空隙187，即，在包含第一阶梯式电介质材料部分165的顶部表面的水平平面和包含第二阶梯式电介质材料部分265的底部表面的水平平面之间。在此些情况下，空隙187可跨第二逆向阶梯式电介质材料部分265和层间电介质层180之间的接合部竖直地延伸。
每一导电通孔结构186可包含柱状导电通孔结构(86S、86C、86B)。柱状导电通孔结构(86S、86C、86B)包含延伸穿过交替堆叠(132、146、232、246)的层的子组的导电轴部分86S、上覆于导电轴部分86S和交替堆叠(132、146、232、246)的每一层的导电柱顶部分86C，以及下伏于交替堆叠(132、146、232、246)的层的子组的导电基底部分86B。导电柱顶部分86C和导电基底部分86B具有比导电轴部分86S大的橫向范围。在每一导电通孔结构186内，导电柱顶部分86C的侧壁可从导电轴部分86S的侧壁朝外横向偏移均一橫向偏移距离，所述均一橫向偏移距离是图12B的处理步骤处的漏极层级绝缘层122的橫向蚀刻距离。在每一导电通孔结构186内，导电基底部分86B的侧壁可从导电轴部分86S的侧壁朝外横向偏移另一均一橫向偏移距离，所述另一均一橫向偏移距离是图12B的处理步骤处的第二逆向阶梯式电介质材料部分265或第一逆向阶梯式电介质材料部分165的橫向蚀刻距离。每一导电通孔结构186进一步包含导电互连区86I，其延伸穿过第一组合件结合电介质层282和第二组合件结合电介质层766且接触第一金属互连结构780中的相应一个(例如最顶部下部金属线路结构788)。每一组邻接的导电通孔结构186、肋状绝缘间隔物842和圆柱形绝缘间隔物844在本文中被称为接触通孔组合件86。
参看图33，例如氧化硅等电介质材料可沉积于覆盖电介质层350中的开口内。所沉积的电介质材料可平坦化以提供与覆盖电介质层350的顶部表面共面或上覆于且覆盖所述覆盖电介质层350的水平顶部表面。所沉积的电介质材料的剩余部分在本文中被称作平坦化电介质层360。
参看图34A和34B，可形成额外金属互连结构和额外电介质材料层以提供半导体衬底8上方的各个电节点之间的电连接。额外金属互连结构在本文中被称作第二金属互连结构(96、98、486、194、196、198)或上部金属互连结构，且额外电介质材料层在本文中被称作第二电介质层(90、190)或上部电介质层。
在一个实施例中，第二电介质层(90、190)可包含可沉积于平坦化电介质层360上方的通孔层级电介质层90，以及可沉积于通孔层级电介质层90上方的线路层级电介质层190。第二金属互连结构(96、98、486、194、196、198)可包含层互连通孔结构96，其接触导电通孔结构186中的相应一个且电短接到交替堆叠(132、146、232、246)内的导电层(146、246)中的相应一个。第二金属互连结构(96、98、486、194、196、198)可包含接触漏极区63中的相应一个的漏极触点通孔结构98。第二金属互连结构(96、98、486、194、196、198)可包含贯穿存储器层级触点通孔结构486，其竖直地延伸穿过第一和第二阶梯式电介质材料部分(165、265)且接触下部金属互连结构780中的相应一个。第二金属互连结构(96、98、486、194、196、198)可包含提供到贯穿存储器层级触点通孔结构486的电接触的金属线194、接触层互连通孔结构96的层互连线结构196，以及接触一组相应的漏极触点通孔结构98的位线198。
参看所有图式且根据本公开的各种实施例，提供一种三维存储器装置，所述三维存储器装置包括：场效应晶体管710，其位于衬底8上；下部金属互连结构780，其内嵌于第一电介质层760中且位于衬底8上方；源极线59，其位于第一电介质层760上方；阶梯式电介质材料部分(265和/或165)，其位于第一电介质层760上方且包含阶梯式表面，其中阶梯式电介质材料部分的横向范围随着距衬底8的竖直距离逐步减小；绝缘层(132、232)和导电层(146、246)的交替堆叠(132、146、232、246)，其位于源极线59上方且接触阶梯式电介质材料部分(265和/或165)的阶梯式表面，其中导电层(146、246)的橫向范围随着距源极线59的竖直距离而增加；以及存储器堆叠结构55，其延伸穿过交替堆叠(132、146、232、246)且包含存储器膜50和由存储器膜50横向环绕的竖直半导体通道60。
在一个实施例中，导电层(246、146)包含子组，所述子组除额外导电层(246、146)之外还包含交替堆叠(132、246、232、246)的最顶部导电层146。三维存储器装置进一步包括触点通孔结构186，其接触所述子组的最底部导电层(146或246)和下部金属互连结构780中的一个且竖直地延伸穿过阶梯式电介质材料部分(265和/或165)。
在一个实施例中，触点通孔结构186竖直地延伸穿过所述子组中的每一导电层(146、246)中的开口且接触最底部导电层的底部表面。在一个实施例中，场效应晶体管710包括三维存储器装置的外围电路系统，且导电层包括存储器装置的字线。
在一个实施例中，触点通孔结构186接触定位于包含交替堆叠(132、146、232、246)的最顶部导电层146的顶部表面的水平平面上方的上部金属互连结构例如层互连通孔结构96)的底部表面。
在一个实施例中，三维存储器装置进一步包括肋状绝缘间隔物842。肋状绝缘间隔物842包含从交替堆叠(132、146、232、246)的最顶部导电层246连续地延伸到子组的最底部导电层(146或246)的颈部部分84N，以及位于定位于交替堆叠(132、146、232、246)的最顶部导电层146和子组的最底部导电层(146或246)之间的绝缘层(132、232)的每一层级处的横向突出环形肋区84R。
在一个实施例中，触点通孔结构186包括柱状导电通孔结构(86S、86C、86B)，其包括：延伸穿过肋状绝缘间隔物842的颈部部分84N的导电轴部分86S；上覆于导电轴部分86S且上覆于交替堆叠(132、146、232、246)的最顶部导电层146的导电柱顶部分86C；以及下伏于子组的最底部导电层(146或246)且接触子组的最底部导电层(146或246)的底部表面的导电基底部分86B。
在一个实施例中，触点通孔结构186和子组的最底部导电层(146或246)之间的接触区域包含定位于由子组的最底部导电层(146或246)中的开口限定的内围和从所述内围朝外横向偏移均一橫向偏移距离的外围之间的环形区域。
在一个实施例中，竖直半导体通道60具有第一导电类型的掺杂；源极线59包括具有与第一导电类型相反的第二导电类型的掺杂的源极半导体层；且三维存储器装置进一步包括具有第二导电类型的掺杂且接触竖直半导体通道60中的相应一个的底端和源极半导体层的顶部表面的源极区61。
在一个实施例中，竖直半导体通道60中的每一个包括：字线层级通道部分60W，其位于包含交替堆叠(132、146、232、246)的最顶部导电层146的底部表面的水平平面下方和包含交替堆叠(132、146、232、246)的最底部导电层的顶部表面且包含第一原子浓度下的第一导电类型的掺杂剂的水平平面上方；以及源极选择层级通道部分60S，其邻接字线层级通道部分60W的底端且由交替堆叠(132、146、232、246)的最底部导电层横向环绕并包含不同于第一原子浓度的第二原子浓度下的第一导电类型的掺杂剂。
三维存储器装置可包括漏极区63，所述漏极区63具有第二导电类型的掺杂且接触竖直半导体通道60中的相应一个的顶端，其中竖直半导体通道60中的每一个包括漏极选择层级通道部分60D，所述漏极选择层级通道部分60D邻接相应字线层级通道部分60W的顶端并接触相应漏极区63的表面且包含不同于第一原子浓度的第三原子浓度下的第一导电类型的掺杂剂。
在一个实施例中，存储器堆叠结构55的外侧壁具有穿过交替堆叠(132、146、232、246)内的多个连续导电层(146或246)的直线锥形构型；且由每一存储器堆叠结构55的外围围封的水平横截面区域随着距穿过交替堆叠(132、146、232、246)内的多个连续导电层(146或246)的源极线59的竖直距离而减小。
在一个实施例中，三维存储器装置包括三维NAND存储器装置；导电层(146、246)包括或电连接到三维NAND存储器装置的相应字线；衬底8包括硅衬底；三维NAND存储器装置包括硅衬底上方的三维NAND串的阵列；且包括用于三维NAND存储器装置的驱动器电路的集成电路包含场效应晶体管710。导电层(146、246)包括具有大体上平行于衬底8的顶部表面延伸的条带形状的多个控制栅极电极；且单片三维NAND串的阵列包括多个电荷存储元件，每一电荷存储元件定位成邻近于竖直半导体通道60中的相应一个且在存储器膜50中的相应一个内。
本公开的实施例的三维存储器装置提供翻转的存储器堆叠结构和填充的台阶区。可在使第一组合件翻转为倒置之前和之后通过离子植入来设定用于源极选择栅极电极和漏极选择栅极电极的阈值电压的调整。因此，源极选择晶体管和漏极选择晶体管可通过此类通道掺杂而形成为具有适当的阈值电压。第一组合件1000中的存储器装置和第二组合件2000中的CMOS装置710可以独立的热预算制造。因此，存储器装置和CMOS装置可制造成具有较大过程容限和较高性能。从三维存储器阵列1000到CMOS装置710中的氢扩散的问题可通过单独地制造第一组合件1000和第二组合件2000且随后结合来消除。可通过在三维存储器阵列的制造期间消除支撑柱结构来减小芯片大小。此外，通过制造两个单独的组合件(1000、2000)而非在单芯片上制造所有装置，用于制造本公开的三维存储器装置的周转时间(TAT)可比现有技术制造方法缩短。
虽然前文涉及特定实施例，但应了解，本公开不限于此。所属领域的一般技术人员将想到可对所公开的实施例作出各种修改并且此类修改意图在本公开的范围内。推测并非彼此的替代方案的所有实施例之间存在兼容性。除非另外明确地陈述，否则词语“包括”或“包含”预期其中词语“基本上由…组成”或词语“由…组成”代替词语“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可以用在功能上等效的任何其它兼容的结构和/或配置来实践本公开，条件是此类替代物并未被明确禁用或以其它方式被所属领域的一般技术人员认为是不可能的。所有本文中列举的公开案、专利申请和专利都以全文引用的方式并入本文中。

Claims (18)

1.一种三维存储器装置，其包括：
场效应晶体管，其位于衬底上；
下部金属互连结构，其内嵌于第一电介质层中且位于所述衬底上方；
源极线，其位于所述第一电介质层上方；
阶梯式电介质材料部分，其位于所述第一电介质层上方且包含阶梯式表面，其中
所述阶梯式电介质材料部分的横向范围随着距所述衬底的竖直距离逐步减小；
绝缘层和导电层的交替堆叠，其位于所述源极线上方且接触所述阶梯式电介质材料部分的所述阶梯式表面，其中所述导电层的橫向范围随着距所述源极线的竖直距离而增加；以及
存储器堆叠结构，其延伸穿过所述交替堆叠且包含存储器膜和竖直半导体通道，
其中：
所述竖直半导体通道具有第一导电类型的掺杂；
所述源极线包括具有与所述第一导电类型相反的第二导电类型的掺杂的源极半导体层；且
所述三维存储器装置进一步包括源极区，所述源极区具有所述第二导电类型的掺杂且接触所述竖直半导体通道中的相应一个的底端和所述源极半导体层的顶部表面。
2.根据权利要求1所述的三维存储器装置，其中：
所述导电层包含子组，所述子组包含所述交替堆叠的最顶部导电层；且
所述三维存储器装置进一步包括触点通孔结构，所述触点通孔结构接触所述子组的最底部导电层和所述下部金属互连结构中的一个且竖直地延伸穿过所述阶梯式电介质材料部分。
3.根据权利要求2所述的三维存储器装置，其中所述触点通孔结构竖直地延伸穿过所述子组中的每一导电层中的开口且接触所述最底部导电层的底部表面。
4.根据权利要求3所述的三维存储器装置，其中：
所述场效应晶体管包括所述三维存储器装置的外围电路系统；
所述导电层包括字线；且
所述触点通孔结构接触定位于包含所述交替堆叠的所述最顶部导电层的顶部表面的水平平面上方的上部金属互连结构的底部表面。
5.根据权利要求3所述的三维存储器装置，其进一步包括肋状绝缘间隔物，所述肋状绝缘间隔物包含：
颈部部分，其从所述交替堆叠的所述最顶部导电层连续地延伸到所述子组的所述最底部导电层；以及
横向突出环形肋区，其位于定位于所述交替堆叠的所述最顶部导电层和所述子组的所述最底部导电层之间的绝缘层的每一层级处。
6.根据权利要求5所述的三维存储器装置，其中所述触点通孔结构包括柱状导电通孔结构，所述柱状导电通孔结构包括：
导电轴部分，其延伸穿过所述肋状绝缘间隔物的所述颈部部分；
导电柱顶部分，其上覆于所述导电轴部分且上覆于所述交替堆叠的所述最顶部导电层；以及
导电基底部分，其下伏于所述子组的所述最底部导电层且接触所述子组的所述最底部导电层的底部表面。
7.根据权利要求5所述的三维存储器装置，其中所述触点通孔结构和所述子组的所述最底部导电层之间的接触区域包含定位于由所述子组的所述最底部导电层中的开口限定的内围和从所述内围朝外横向偏移均一橫向偏移距离的外围之间的环形区域。
8.根据权利要求1所述的三维存储器装置，其中所述竖直半导体通道中的每一个包括：
字线层级通道部分，其位于包含所述交替堆叠的最顶部导电层的底部表面的水平平面下方和包含所述交替堆叠的最底部导电层的顶部表面且包含第一原子浓度下的所述第一导电类型的掺杂剂的水平平面上方；以及
源极选择层级通道部分，其邻接所述字线层级通道部分的底端且由所述交替堆叠的所述最底部导电层横向环绕，并包含不同于所述第一原子浓度的第二原子浓度下的所述第一导电类型的掺杂剂。
9.根据权利要求8所述的三维存储器装置，其进一步包括漏极区，所述漏极区具有所述第二导电类型的掺杂且接触所述竖直半导体通道中的相应一个的顶端，其中所述竖直半导体通道中的每一个包括漏极选择层级通道部分，所述漏极选择层级通道部分邻接相应字线层级通道部分的顶端且接触相应漏极区的表面并包含不同于所述第一原子浓度的第三原子浓度下的所述第一导电类型的掺杂剂。
10.根据权利要求1所述的三维存储器装置，其中：
所述存储器堆叠结构的外侧壁具有穿过所述交替堆叠内的多个连续导电层的直线锥形构型；且
由每一存储器堆叠结构的外围围封的水平横截面区域随着距穿过所述交替堆叠内的所述多个连续导电层的所述源极线的所述竖直距离而减小。
11.根据权利要求1所述的三维存储器装置，其中：
所述三维存储器装置包括三维NAND存储器装置；
所述导电层包括或电连接到所述三维NAND存储器装置的相应字线；
所述衬底包括硅衬底；
所述三维NAND存储器装置包括所述硅衬底上方的三维NAND串的阵列；
包括用于所述三维NAND存储器装置的驱动器电路的集成电路包含所述场效应晶体管；
所述导电层包括具有大体上平行于所述衬底的所述顶部表面延伸的条带形状的多个控制栅极电极；且
单片三维NAND串的所述阵列包括多个电荷存储元件，每一电荷存储元件定位成邻近于所述竖直半导体通道中的相应一个且在所述存储器膜中的相应一个内。
12.一种形成三维存储器装置的方法，其包括：
在载体衬底上方提供包括竖直地延伸穿过绝缘层和导电层的交替堆叠的存储器堆叠结构的第一组合件，其中所述存储器堆叠结构中的每一个包括存储器膜竖直半导体通道；
将所述第一组合件结合到第二组合件，所述第二组合件包括半导体衬底、位于所述半导体衬底上的场效应晶体管，以及内嵌于第一电介质材料层中的第一金属互连结构；
使所述载体衬底从所述交替堆叠分离；
穿过所述交替堆叠形成互连通孔腔；以及
在所述互连通孔腔中形成触点通孔结构；
通过在使所述第一组合件与所述第二组合件结合之前执行第一离子植入过程而在竖直半导体通道的上端区处形成源极选择层级通道部分；
通过在使所述第一组合件与所述第二组合件结合之后执行第二离子植入过程而在所述竖直半导体通道的远离所述半导体衬底的端部区处形成漏极选择层级通道部分；
在使所述第一组合件与所述第二组合件结合之前在所述存储器堆叠结构的顶端处形成源极区；
在使所述第一组合件与所述第二组合件结合之后在所述存储器堆叠结构的远离所述半导体衬底的端部区处形成漏极区；以及
在所述漏极区上形成第二金属互连结构。
13.根据权利要求12所述的方法，其进一步包括：
在所述交替堆叠的阶梯式表面上方形成逆向阶梯式电介质材料部分；以及
形成延伸穿过所述交替堆叠的层的子组和所述逆向阶梯式电介质材料部分的牺牲柱状结构。
14.根据权利要求13所述的方法，其中：
所述牺牲柱状结构接触层的所述子组内的最顶部导电层的顶部表面；
所述交替堆叠的层的所述子组包含多个导电层；且
所述牺牲柱状结构竖直地延伸穿过所述多个导电层中的每一个。
15.根据权利要求14所述的方法，其进一步包括：
形成所述绝缘层和牺牲材料层的处理中交替堆叠，其中所述存储器堆叠结构穿过所述处理中交替堆叠而形成；
穿过所述逆向阶梯式电介质材料部分和所述处理中交替堆叠形成圆柱形通孔腔；
通过在所述圆柱形通孔腔周围各向同性地蚀刻所述逆向阶梯式电介质材料部分和所述绝缘层的材料来形成肋状通孔腔；
在所述肋状通孔腔中形成临时填充材料部分；以及
在形成所述临时填充材料部分之后通过用所述导电层替换所述牺牲材料层来形成所述交替堆叠。
16.根据权利要求15所述的方法，其进一步包括：
将保形电介质通孔衬里沉积于所述肋状通孔腔中，其中通过所述绝缘层的各向同性蚀刻形成的体积被所述保形电介质通孔衬里的肋部分填充；
将临时填充材料沉积在所述保形电介质通孔衬里内部以形成所述临时填充材料部分；
相对于所述保形电介质通孔衬里选择性地移除所述临时填充材料部分；以及
采用各向异性蚀刻过程蚀刻所述保形电介质通孔衬里的材料，其中层的所述子组内的所述最顶部导电层的所述顶部表面在所述各向异性蚀刻过程之后物理地暴露，其中所述牺牲柱状结构形成于从其移除所述临时填充材料部分的体积中。
17.根据权利要求13所述的方法，其中所述触点通孔结构包括柱状导电通孔结构，所述柱状导电通孔结构包括：
导电轴部分，其延伸穿过所述交替堆叠的层的所述子组；
导电柱顶部分，其上覆于所述导电轴部分和所述交替堆叠的每一层；以及
导电基底部分，其下伏于所述交替堆叠的层的所述子组，其中所述导电柱顶部分和所述导电基底部分具有比所述导电轴部分大的橫向范围。
18.根据权利要求13所述的方法，其进一步包括：
在通过移除所述牺牲柱状结构形成的腔上方各向异性地沉积图案化膜，其中所述腔包含延伸穿过层的所述子组的收缩轴腔部分、上覆于所述收缩轴腔部分的柱顶腔部分，以及下伏于所述收缩轴部分的基底腔部分；以及
在所述图案化膜覆盖所述柱顶腔部分的定位于所述收缩轴腔部分的区域外部的区的同时执行各向异性蚀刻过程，其中所述牺牲柱状结构和所述第一金属互连结构之间的所述区通过所述各向异性蚀刻过程来蚀刻。
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Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018037513A (ja) * 2016-08-31 2018-03-08 東芝メモリ株式会社 半導体装置
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US20190043868A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
WO2020000315A1 (en) * 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
US10825828B2 (en) 2018-10-11 2020-11-03 Micron Technology, Inc. Semiconductor devices and systems with channel openings or pillars extending through a tier stack, and methods of formation
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
CN111587489B (zh) 2018-12-17 2023-09-29 桑迪士克科技有限责任公司 具有应力竖直半导体沟道的三维存储器器件及其制备方法
US10665581B1 (en) 2019-01-23 2020-05-26 Sandisk Technologies Llc Three-dimensional semiconductor chip containing memory die bonded to both sides of a support die and methods of making the same
US11508711B2 (en) 2019-02-13 2022-11-22 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11398451B2 (en) * 2019-03-01 2022-07-26 Sandisk Technologies Llc Methods for reusing substrates during manufacture of a bonded assembly including a logic die and a memory die
US11239253B2 (en) 2019-03-01 2022-02-01 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US11424231B2 (en) 2019-03-01 2022-08-23 Sandisk Technologies Llc Three-dimensional memory device having an epitaxial vertical semiconductor channel and method for making the same
US10797062B1 (en) 2019-04-16 2020-10-06 Sandisk Technologies Llc Bonded die assembly using a face-to-back oxide bonding and methods for making the same
US10923450B2 (en) * 2019-06-11 2021-02-16 Intel Corporation Memory arrays with bonded and shared logic circuitry
US11393780B2 (en) 2019-07-26 2022-07-19 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same
US11515273B2 (en) 2019-07-26 2022-11-29 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same
US10580795B1 (en) * 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11276705B2 (en) 2019-08-27 2022-03-15 Sandisk Technologies Llc Embedded bonded assembly and method for making the same
US11011209B2 (en) 2019-10-01 2021-05-18 Sandisk Technologies Llc Three-dimensional memory device including contact-level bit-line-connection structures and methods of making the same
US10910272B1 (en) 2019-10-22 2021-02-02 Sandisk Technologies Llc Reusable support substrate for formation and transfer of semiconductor devices and methods of using the same
US11069707B2 (en) 2019-10-29 2021-07-20 Sandisk Technologies Llc Variable die size memory device and methods of manufacturing the same
US11094704B2 (en) * 2019-10-31 2021-08-17 Sandisk Technologies Llc Method of forming a three-dimensional memory device and a driver circuit on opposite sides of a substrate
US11094653B2 (en) 2019-11-13 2021-08-17 Sandisk Technologies Llc Bonded assembly containing a dielectric bonding pattern definition layer and methods of forming the same
US11088116B2 (en) 2019-11-25 2021-08-10 Sandisk Technologies Llc Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
US11239204B2 (en) 2019-11-25 2022-02-01 Sandisk Technologies Llc Bonded assembly containing laterally bonded bonding pads and methods of forming the same
US11088076B2 (en) 2019-12-27 2021-08-10 Sandisk Technologies Llc Bonding pads embedded in a dielectric diffusion barrier and having recessed metallic liners
CN111199976B (zh) * 2020-01-08 2023-10-17 长江存储科技有限责任公司 3d存储器件及其制造方法
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11270963B2 (en) 2020-01-14 2022-03-08 Sandisk Technologies Llc Bonding pads including interfacial electromigration barrier layers and methods of making the same
KR20210092090A (ko) 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11342244B2 (en) 2020-01-21 2022-05-24 Sandisk Technologies Llc Bonded assembly of semiconductor dies containing pad level across-die metal wiring and method of forming the same
US11171097B2 (en) 2020-01-28 2021-11-09 Sandisk Technologies Llc Bonded assembly containing metal-organic framework bonding dielectric and methods of forming the same
US11646283B2 (en) 2020-01-28 2023-05-09 Sandisk Technologies Llc Bonded assembly containing low dielectric constant bonding dielectric material
US11211370B2 (en) 2020-01-28 2021-12-28 Sandisk Technologies Llc Bonded assembly with vertical power and control signal connection adjacent to sense amplifier regions and methods of forming the same
US11430745B2 (en) 2020-03-02 2022-08-30 Sandisk Technologies Llc Semiconductor die containing silicon nitride stress compensating regions and method for making the same
US11201139B2 (en) 2020-03-20 2021-12-14 Sandisk Technologies Llc Semiconductor structure containing reentrant shaped bonding pads and methods of forming the same
US11145628B1 (en) 2020-03-20 2021-10-12 Sandisk Technologies Llc Semiconductor structure containing reentrant shaped bonding pads and methods of forming the same
US11527500B2 (en) 2020-03-20 2022-12-13 Sandisk Technologies Llc Semiconductor structure containing multilayer bonding pads and methods of forming the same
JP7487320B2 (ja) * 2020-04-14 2024-05-20 長江存儲科技有限責任公司 バックサイド相互接続構造を備える３次元メモリデバイス
US11515319B2 (en) * 2020-05-05 2022-11-29 Macronix International Co., Ltd. Semiconductor memory structure and manufacturing method thereof
US11322466B2 (en) 2020-05-20 2022-05-03 Sandisk Technologies Llc Semiconductor die containing dummy metallic pads and methods of forming the same
US11335671B2 (en) * 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11309301B2 (en) 2020-05-28 2022-04-19 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11450624B2 (en) 2020-05-29 2022-09-20 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11444039B2 (en) 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11335602B2 (en) 2020-06-18 2022-05-17 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11380669B2 (en) 2020-06-18 2022-07-05 Micron Technology, Inc. Methods of forming microelectronic devices
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11778817B2 (en) 2020-06-25 2023-10-03 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
US11302713B2 (en) 2020-06-25 2022-04-12 Sandisk Technologies Llc Three-dimensional memory device including III-V compound semiconductor channel layer and method of making the same
KR20220006835A (ko) * 2020-07-09 2022-01-18 삼성전자주식회사 반도체 메모리 장치
KR20220010874A (ko) * 2020-07-20 2022-01-27 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
US11587920B2 (en) 2020-07-22 2023-02-21 Sandisk Technologies Llc Bonded semiconductor die assembly containing through-stack via structures and methods for making the same
KR20230002798A (ko) * 2020-07-31 2023-01-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스
US11355437B2 (en) 2020-08-04 2022-06-07 Sandisk Technologies Llc Three-dimensional memory device including bump-containing bit lines and methods for manufacturing the same
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
KR20220033781A (ko) * 2020-09-10 2022-03-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220036640A (ko) * 2020-09-16 2022-03-23 삼성전자주식회사 메모리 소자 및 이를 포함하는 전자 시스템
KR20220046283A (ko) * 2020-10-07 2022-04-14 삼성전자주식회사 반도체 메모리 소자
US11393757B2 (en) 2020-11-19 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device containing oxidation-resistant contact structures and methods of making the same
CN112614853B (zh) * 2020-12-01 2023-05-12 长江存储科技有限责任公司 一种三维存储器件及其形成方法
US11676954B2 (en) 2020-12-28 2023-06-13 Sandisk Technologies Llc Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11621202B2 (en) 2021-03-02 2023-04-04 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
US11569139B2 (en) 2021-03-02 2023-01-31 Western Digital Technologies, Inc. Electrical overlay measurement methods and structures for wafer-to-wafer bonding
CN113169120B (zh) * 2021-03-04 2022-12-16 长江存储科技有限责任公司 接触结构及其形成方法
US20220336484A1 (en) * 2021-04-16 2022-10-20 Sandisk Technologies Llc Three-dimensional memory device with isolated source strips and method of making the same
US11968826B2 (en) * 2021-04-29 2024-04-23 Sandisk Technologies Llc Three-dimensional memory device with metal-barrier-metal word lines and methods of making the same
US11758730B2 (en) 2021-05-10 2023-09-12 Sandisk Technologies Llc Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
US11869877B2 (en) 2021-08-06 2024-01-09 Sandisk Technologies Llc Bonded assembly including inter-die via structures and methods for making the same
CN113782537B (zh) * 2021-08-18 2023-12-12 长江存储科技有限责任公司 半导体器件的制作方法和三维存储器
KR20230137464A (ko) * 2021-08-31 2023-10-04 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스 및 이를 형성하기 위한 방법
US20230164995A1 (en) * 2021-11-22 2023-05-25 Sandisk Technologies Llc Three-dimensional memory device and method of making the same using differential thinning of vertical channels
US11925027B2 (en) 2021-12-27 2024-03-05 Sandisk Technologies Llc Three-dimensional memory device including sense amplifiers having a common width and separation
US20230284443A1 (en) * 2022-03-02 2023-09-07 Sandisk Technologies Llc Three-dimensional memory device containing a pillar contact between channel and source and methods of making the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR100806339B1 (ko) 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US8481845B2 (en) 2008-02-05 2013-07-09 Gtat Corporation Method to form a photovoltaic cell comprising a thin lamina
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9230973B2 (en) * 2013-09-17 2016-01-05 Sandisk Technologies Inc. Methods of fabricating a three-dimensional non-volatile memory device
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9455267B2 (en) * 2014-09-19 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device having nonlinear control gate electrodes and method of making thereof
US9305934B1 (en) 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
KR20160124294A (ko) 2015-04-16 2016-10-27 삼성전자주식회사 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9543318B1 (en) 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US10038006B2 (en) 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9530790B1 (en) 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9960181B1 (en) 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof

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US10381362B1 (en) 2019-08-13
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