CN110783260B - 蚀刻方法 - Google Patents

蚀刻方法 Download PDF

Info

Publication number
CN110783260B
CN110783260B CN201910681549.4A CN201910681549A CN110783260B CN 110783260 B CN110783260 B CN 110783260B CN 201910681549 A CN201910681549 A CN 201910681549A CN 110783260 B CN110783260 B CN 110783260B
Authority
CN
China
Prior art keywords
gas
etching
wiring layer
chamber
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910681549.4A
Other languages
English (en)
Other versions
CN110783260A (zh
Inventor
依田悠
神户乔史
松井久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN110783260A publication Critical patent/CN110783260A/zh
Application granted granted Critical
Publication of CN110783260B publication Critical patent/CN110783260B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Magnetic Heads (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明提供蚀刻方法,抑制因在布线层的蚀刻中使用的气体引起的半导体层的特性恶化。蚀刻方法包括供给工序、第一蚀刻工序、停止工序以及第二蚀刻工序。在供给工序中,为了形成半导体元件而向收容有被处理基板的腔室内供给还原性气体和含氯气体,被处理基板具有在氧化物半导体上层叠有包含铝的布线层的构造。在第一蚀刻工序中,利用包含混合气体的处理气体的等离子体对布线层进行蚀刻,该混合气体由被供给到腔室内的还原性气体和含氯气体构成。在停止工序中,在通过第一蚀刻工序将布线层蚀刻至规定的厚度的情况下,停止向腔室内供给还原性气体。在第二蚀刻工序中,利用包含被供给至腔室内的含氯气体的处理气体的等离子体,进一步对布线层进行蚀刻。

Description

蚀刻方法
技术领域
本公开的各个方面和实施方式涉及一种蚀刻方法。
背景技术
在FPD(Flat Panel Display:平板显示器)中使用的薄膜晶体管(TFT:Thin FilmTransistor)通过将栅极布线层、栅极绝缘层、半导体层等以图案化的方式依次层叠在玻璃基板等基板上来形成的。从提高电子迁移率、降低功耗等观点出发,TFT的沟道使用由铟(In)、镓(Ga)以及锌(Zn)形成的氧化物半导体。这样的氧化物半导体即使在非晶体状态下也具有比较高的电子迁移率。因此,通过将氧化物半导体用于TFT的沟道,能够实现高速的开关动作。
例如,在反向通道蚀刻型的底栅构造的TFT中,在玻璃基板上依次形成栅极布线层、栅极绝缘层以及氧化物半导体之后,在氧化物半导体之上形成布线层。然后,通过利用等离子体等对该布线层进行蚀刻来形成源极布线和漏极布线。作为成为源极布线和漏极布线的布线层,例如大多使用层叠钛(Ti)层、铝(Al)层以及Ti层而成的金属层,作为该情况下的蚀刻气体,使用Cl2气体等含氯气体。另外,在布线层的蚀刻中,为了抑制因蚀刻产生的反应副产物,有时在Cl2气体中添加BCl3气体。
现有技术文献
专利文献
专利文献1:日本特开平10-335313号公报
发明内容
发明要解决的问题
另外,在布线层的蚀刻中,布线层逐渐被削除,布线层的下层的氧化物半导体逐渐露出。为了在布线层形成源极、漏极等并将它们的电导通切断,而持续地对布线层进行蚀刻直至布线层的下层的氧化物半导体充分露出为止。因此,在氧化物半导体充分露出之前,由于对布线层进行蚀刻而使氧化物半导体的表面暴露在等离子体中。当在布线层的蚀刻中使用BCl3气体时,氧化物半导体中的氧原子会与等离子体中所含的硼原子结合,从而从氧化物半导体脱离。由此,氧化物半导体的绝缘性能下降,氧化物半导体的特性恶化。
用于解决问题的方案
本公开的一个方面是一种蚀刻方法,包括供给工序、第一蚀刻工序、停止工序以及第二蚀刻工序。在供给工序中,为了形成半导体元件而向收容有被处理基板的腔室内供给还原性气体和含氯气体,该被处理基板具有在氧化物半导体上层叠有包含Al的布线层的构造。在第一蚀刻工序中,利用包含混合气体的处理气体的等离子体对布线层进行蚀刻,该混合气体由被供给至腔室内的还原性气体和含氯气体构成。在停止工序中,在通过第一蚀刻工序将布线层蚀刻至规定的厚度的情况下,停止向腔室内供给还原性气体。在第二蚀刻工序中,利用包含被供给至腔室内的含氯气体的处理气体的等离子体,进一步对布线层进行蚀刻。
发明的效果
根据本公开的各个方面和实施方式,能够抑制因在布线层的蚀刻中使用的气体引起的氧化物半导体的特性恶化。
附图说明
图1是表示本公开的第一实施方式中的蚀刻装置的一例的概要截面图。
图2是表示作为底栅构造的TFT的半导体元件的布线形成工序的一例的示意图。
图3是表示作为底栅构造的TFT的半导体元件的布线形成工序的一例的示意图。
图4是示出与每种处理气体对应的、半导体层的电阻值和半导体层的蚀刻速率的一例的图。
图5是用于说明第一实施方式中的停止供给BCl3气体的定时的一例的图。
图6是表示第一实施方式中的蚀刻处理的一例的流程图。
图7是表示本公开的第二实施方式中的蚀刻装置的一例的概要截面图。
图8是用于说明第二实施方式中的停止供给BCl3气体的定时的一例的图。
图9是表示第二实施方式中的蚀刻处理的一例的流程图。
图10是示出控制装置的硬件的一例的图。
具体实施方式
下面,参照附图来详细地说明所公开的蚀刻方法的实施方式。此外,所公开的蚀刻方法不受以下的本实施方式的限定。
(第一实施方式)
[蚀刻装置1的结构]
图1是表示本公开的第一实施方式中的蚀刻装置1的一例的概要截面图。蚀刻装置1具有主体10和控制装置20。蚀刻装置1是利用等离子体对形成在被处理基板G上的多个半导体元件的布线层进行蚀刻的装置。在本实施方式中,被处理基板G例如是FPD面板用的玻璃基板,经过包括利用蚀刻装置1进行的蚀刻处理在内的各种工序来在被处理基板G上形成多个TFT。此外,下面将形成在被处理基板G上的各个TFT记载为半导体元件D。
主体10例如具有内壁面由被进行了阳极氧化处理的铝等形成的、方筒形状的气密的腔室101。腔室101接地。腔室101被电介质壁102划分为上下两部分,靠电介质壁102的上表面侧的部分是用于收容天线的天线室103,靠电介质壁102的下表面侧的部分是用于生成等离子体的处理室104。电介质壁102构成处理室104的顶壁,由Al2O3等陶瓷或石英等构成。
在腔室101中的天线室103的侧壁103a与处理室104的侧壁104a之间设置有向内侧突出的支承架105,电介质壁102被该支承架105支承。
在电介质壁102的下侧部分配置有用于将处理气体供给至处理室104内的长条的喷淋壳体111。喷淋壳体111兼用作用于支承电介质壁102的支承梁,例如呈通过多个吊杆(未图示)被悬挂于腔室101的顶部的状态。
喷淋壳体111例如由表面被进行了阳极氧化处理的铝等导电性材料构成。在喷淋壳体111的内部形成有沿水平方向扩展的气体扩散室112,气体扩散室112与朝向下方延伸的多个气体喷出孔112a连通。
在喷淋壳体111以与气体扩散室112连通的方式设置有气体供给管124。气体供给管124从腔室101的顶部向腔室101的外部贯通,并且与气体供给机构120连接。
气体供给机构120具有气体供给源121a、气体供给源121b、MFC(Mass FlowController:质量流量控制器)122a、MFC 122b、阀123a以及阀123b。MFC 122a例如与供给Cl2气体的气体供给源121a连接,用于控制从气体供给源121a供给的气体的流量。阀123a控制由MFC 122a控制了流量的气体向气体供给管124的供给和供给停止。Cl2气体是含氯气体的一例。
MFC 122b例如与供给BCl3气体的气体供给源121b连接,用于控制从气体供给源121b供给的气体的流量。阀123b控制由MFC 122b控制了流量的气体向气体供给管124的供给和供给停止。BCl3气体是还原性气体的一例。
从气体供给机构120供给的气体经由气体供给管124被供给至喷淋壳体111内的气体扩散室112,在气体扩散室112内扩散。而且,在气体扩散室112内扩散后的气体从喷淋壳体111的下表面的气体喷出孔112a向处理室104内的空间被喷出。
在天线室103内配设有天线113。天线113具有由铜、铝等导电性高的金属形成的天线引线113a。天线引线113a形成为环状、涡旋状等任意形状。天线113与电介质壁102以隔着由绝缘构件构成的间隔物117的方式分离。
天线引线113a的端子118与向天线室103的上方延伸的供电构件116的一端连接。供电构件116的另一端与供电线119的一端连接,供电线119的另一端经由匹配器114而与高频电源115连接。高频电源115经由匹配器114、供电线119、供电构件116以及端子118向天线113供给例如13.56MHz的频率的高频电力。由此,在处于天线113的下方的处理室104内形成感应电场,通过该感应电场,从喷淋壳体111供给的气体被等离子体化,在处理室104内生成电感耦合等离子体。
在处理室104内的底壁经由由绝缘性构件形成的矩形状的间隔物126设置有用于载置被处理基板G的载置台130。载置台130具有设置在间隔物126之上的基材131、设置在基材131之上的静电卡盘132以及由绝缘性构件形成且覆盖基材131和静电卡盘132的侧壁的保护构件133。基材131和静电卡盘132呈与被处理基板G的形状对应的矩形状,载置台130的整体形成为矩形板状或柱状。间隔物126和保护构件133由氧化铝等绝缘性陶瓷构成。
静电卡盘132设置于基材131的上表面。静电卡盘132具有由陶瓷喷镀膜构成的电介质层145以及设置在电介质层145的内部的电极146。电极146例如能够采用板状、膜状、栅状、网状等各种形状。电极146经由供电线147而与直流电源148连接,被施加从直流电源148供给的直流电压。从直流电源148经由供电线147施加于电极146的直流电压通过开关(未图示)来控制。通过从直流电源148施加的直流电压,在电极146产生库伦力等静电吸附力,使载置在静电卡盘132上的被处理基板G被吸附保持于静电卡盘132的上表面。作为静电卡盘132的电介质层145,能够使用Al2O3、Y2O3等。
基材131经由供电线151而与匹配器152及高频电源153连接。高频电源153经由匹配器152及供电线151向基材131供给规定频率的高频电力。通过经由供电线151及匹配器152向基材131供给高频电力,来向配置在基材131的上方的被处理基板G吸引离子。从高频电源153供给至基材131的高频电力的频率例如是50kHz~10MHz的范围的频率,例如是3.2MHz。
此外,在载置台130的基材131内设置有用于控制被处理基板G的温度的温度调节机构和温度传感器(均未图示)。另外,在主体10设置有向被处理基板G与静电卡盘132之间供给例如He气体等传热气体的传热气体供给机构(未图示),该传热气体用于调节从静电卡盘132向被处理基板G的热传递量。并且,在载置台130以能够相对于静电卡盘132的上表面突出和退回的方式设置有用于进行被处理基板G的交接的多个升降销(未图示)。
在处理室104的侧壁104a设置有用于搬入和搬出被处理基板G的开口155,开口155能够通过闸阀V来进行开闭。通过打开闸阀V,能够经由开口155进行被处理基板G的搬入和搬出。
在处理室104的底壁的边缘部或角部形成有多个排气口159,在各排气口159设置有排气机构160。排气机构160具有与排气口159连接的排气管161、通过调整开度来控制处理室104内的压力的APC(Auto Pressure Controller:自动压力控制)阀162以及用于对处理室104内进行排气的真空泵163。利用真空泵163对处理室104内进行排气,并且调整APC阀162的开度,由此将处理室104内的压力维持为规定的压力。
控制装置20具有存储器和处理器。控制装置20内的处理器通过读取并且执行控制装置20内的存储器中保存的程序来控制主体10的各部。在后文中叙述由控制装置20进行的具体的处理。
[半导体元件D的形成过程]
在此,对形成在被处理基板G上的半导体元件D的形成过程的一部分进行说明。图2和图3是表示作为底栅构造的TFT的半导体元件D的布线形成工序的一例的示意图。在被处理基板G上形成半导体元件D的布线形成工序中,首先,在玻璃基板等基板上形成栅极布线(未图示),并在栅极布线上层叠栅极绝缘膜30。然后,例如如图2所示,在栅极绝缘膜30上层叠半导体层31。在本实施方式中,半导体层31例如是由铟(In)、镓(Ga)以及锌(Zn)构成的氧化物半导体。作为氧化物半导体的半导体层31构成TFT的沟道。
然后,在将半导体层31图案化为规定的形状之后,以覆盖半导体层31的方式层叠包含Al的布线层32。例如如图2所示那样,通过在包含Ti的Ti层320上层叠包含Al的Al层321并且在Al层321上层叠包含Ti的Ti层322来形成布线层32。Ti层320是第一布线层的一例,Al层321是第二布线层的一例。然后,在布线层32上层叠光致抗蚀剂33,并对光致抗蚀剂33进行图案化,以将源极布线和漏极布线蚀刻为规定的形状。
接着,使用包含BCl3气体和Cl2气体的混合气体的等离子体,通过对未被光致抗蚀剂33覆盖的布线层32进行蚀刻来将其去除,例如如图3所示,形成源极布线和漏极布线。此时,通过对布线层32进行蚀刻,来使半导体层31露出,使半导体层31的表面31a暴露在等离子体中。
在本实施方式中,将包含BCl3气体和Cl2气体的混合气体的等离子体用作处理气体来开始对布线层32进行蚀刻。在此,当即使半导体层31的表面31a露出,也使用包含还原性气体的混合气体的等离子体继续对布线层32进行蚀刻时,与还原性气体接触的半导体层31的表面31a被还原,氧原子从半导体层31的表面31a脱离。由此,半导体层31的电阻值下降而导体化,半导体层31的性能恶化。
在此,为了验证半导体层31暴露在等离子体中的情况下的影响,针对每种处理气体测定半导体层31在等离子体中暴露固定时间的情况下的电阻值,结果例如如图4所示。并且,关于利用半导体层31的等离子体进行蚀刻的蚀刻速率也进行了测定。图4是示出与每种处理气体对应的、半导体层31的电阻值和半导体层31的蚀刻速率的一例的图。
例如如图4所示,即使半导体层31在Cl2气体的等离子体中暴露固定时间,半导体层31的电阻值也处于超出范围(O.R.),具体地说是1000MΩ以上,良好地维持了作为半导体的性能。另一方面,在半导体层31在包含Cl2气体和BCl3气体的混合气体的等离子体中暴露固定时间的情况下,半导体层31的电阻值下降至约900kΩ。可以认为原因是:形成半导体层31的氧化物被BCl3气体中包含的硼原子还原,半导体层31导体化而半导体层31的电阻值下降了。
此外,在将Cl2气体用作处理气体的情况以及将包含Cl2气体和BCl3气体的混合气体用作处理气体的情况中的任意情况下,半导体层31的蚀刻速率均为20nm/min左右的值,程度大致相同。另外,只要不包含具有还原性的BCl3气体,即使半导体层31在包含Cl2气体和Ar气体的混合气体的等离子体中暴露固定时间,半导体层31也能够良好地维持作为半导体的性能。另外,在将包含Cl2气体和Ar气体的混合气体用作处理气体的情况下,半导体层31的蚀刻速率也是20nm/min左右的值,与将Cl2气体用作处理气体的情况相同。因而,即使为了避免半导体层31的导体化而切换气体,也不用特别担心削除量增加。此外,与各种气体对应的Al层的蚀刻速率也与半导体层31的蚀刻速率相同。
像这样,在半导体层31暴露在包含Cl2气体和BCl3气体的混合气体的等离子体中的情况下,因BCl3气体中所含的硼原子引起半导体层31的性能恶化。因此,本实施方式的蚀刻装置1为了抑制半导体层31的性能恶化,在布线层32的蚀刻中,在半导体层31的表面31a露出之前停止供给BCl3气体。而且,蚀刻装置1使用不包含BCl3气体的Cl2气体的等离子体对剩余的厚度的布线层32进行蚀刻。由此,能够抑制因在布线层32的蚀刻中使用的气体引起的半导体层31的特性恶化。
此外,也考虑从最开始就仅利用Cl2气体对布线层32进行蚀刻,但通过向Cl2气体中添加BCl3气体能够抑制附着于腔室101内的构件的反应副产物(所谓的沉积物)。如果附着于腔室101内的构件的沉积物少,则能够降低腔室101内的清洁的频度,从而能够使处理的生产率提高。因此,优选的是,在半导体层31的表面31a被布线层32覆盖的期间,尽量使用包含BCl3气体的混合气体的等离子体对布线层32进行蚀刻。
另外,即使停止供给BCl3气体,直至BCl3气体的分子从腔室101消失为止也需要一些时间。因此,即使在半导体层31即将露出之前就停止供给BCl3气体,有时半导体层31的表面31a也会被残留在腔室101内的BCl3气体的分子还原。因此,在本实施方式的蚀刻装置1中,在布线层32达到规定的厚度的阶段就停止供给BCl3气体。“规定的厚度”例如比如下厚度厚:在从停止供给BCl3气体起至处理气体从包含Cl2气体和BCl3气体的混合气体被置换为不包含BCl3气体的气体所需的置换时间内布线层32被蚀刻的厚度。
在此,在被处理基板G上遍及整面地形成多个半导体元件D,因此希望布线层32在被处理基板G的整面上被均匀地蚀刻。但是,在腔室101内存在布线层32的蚀刻速率比较高的区域和比较低的区域。因此,在腔室101内,布线层32的蚀刻速率高的区域中的半导体层31比蚀刻速率低的区域中的半导体层31提前露出。因此,关于“规定的厚度”,优选比如下厚度厚:腔室101内的蚀刻速率最高的区域中的布线层32在上述的置换时间内被蚀刻的厚度。由此,在被处理基板G上的全部的区域中,能够在半导体层31露出之前将腔室101内的气体从包含Cl2气体和BCl3气体的混合气体置换为不包含BCl3气体的气体。
[BCl3气体的控制定时]
本实施方式的控制装置20例如如图5所示那样控制BCl3气体的供给。图5是用于说明第一实施方式中的BCl3气体的停止定时的一例的图。例如在图5中,时刻t0是通过蚀刻对被处理基板G上的全部的布线层32完成蚀刻的时刻。另外,时刻t1是蚀刻速率最高的区域中的半导体层31的表面31a露出的时刻。另外,时刻t3是停止供给BCl3气体的时刻,时刻t2是从时刻t3起经过了置换时间Δte的时刻。
在本实施方式中,在期间Δta,控制装置20利用等离子体对被处理基板G上的布线层32进行蚀刻。此时,在从开始对布线层32进行蚀刻起至时刻t3为止的期间Δtb,控制装置20使用包含Cl2气体和BCl3气体的混合气体的等离子体来进行蚀刻。然后,在时刻t3,控制装置20使BCl3气体的供给停止。在时刻t3之后的期间Δtc,主要利用Cl2气体的等离子体对布线层32进行蚀刻。
当在时刻t3停止供给BCl3气体时,例如如图5所示,腔室101内的BCl3气体的分子的浓度逐渐减小,在从时刻t3起经过了置换时间Δte的时刻t2,腔室101内的BCl3气体的分子的浓度变为0。然后,在从时刻t3起经过了比置换时间Δte长的期间Δtd的时刻t1,蚀刻速率最高的区域的半导体层31的表面31a露出。因此,能够防止在腔室101内残留有BCl3气体的分子的状态下半导体层31的表面31a露出。
在此,在从使用包含Cl2气体和BCl3气体的混合气体的等离子体开始进行蚀刻起经过了期间Δtb的时刻t3,蚀刻速率最高的区域的布线层32被蚀刻至“规定的厚度”。然后,在时刻t3停止供给BCl3气体之后,在期间Δtd,蚀刻速率最高的区域中的布线层32被蚀刻“规定的厚度”,在时刻t1半导体层31的表面31a露出。在期间Δtd内布线层32的被蚀刻的“规定的厚度”比如下厚度厚:蚀刻速率最高的区域中的布线层32的在置换时间Δte内被蚀刻的厚度。由此,能够在蚀刻速率最高的区域中的半导体层31的表面31a露出之前完成气体的置换。
此外,期间Δtb和Δtc的长度由Ti层322、Al层321以及Ti层320的厚度与各个层的蚀刻速率之间的关系决定。因此,有可能存在如下情况:在对Al层321进行蚀刻的中途停止供给BCl3气体的情况、在对Ti层320进行蚀刻的中途停止供给BCl3气体的情况。期间Δtb和Δtc的值是通过实验等来预先决定的,并且预先保存在控制装置20的存储器内。
[蚀刻处理]
图6是表示第一实施方式中的蚀刻处理的一例的流程图。通过控制装置20的控制来执行图6所例示的蚀刻处理。图6所示的处理是蚀刻方法的一例。
首先,打开闸阀V,将多个半导体元件D处于例如如图2这样的形成过程的状态的被处理基板G搬入处理室104内(S100)。然后,将被处理基板G载置在静电卡盘132上,关闭闸阀V。然后,控制装置20控制未图示的开关,来使来自直流电源148的直流电压经由供电线147施加于电极146。由此,被处理基板G被吸附保持于静电卡盘132的上表面。然后,控制装置20控制未图示的温度调整机构,来将被处理基板G调节为规定的温度。
接着,控制装置20控制APC阀162和真空泵163,将处理室104内排气至规定的真空度。然后,控制装置20使阀123a打开,并控制MFC 122a,以使从气体供给源121a供给的Cl2气体成为规定的流量。另外,控制装置20使阀123b打开,并控制MFC 122b,以使从气体供给源121b供给的BCl3气体成为规定的流量。由此,开始经由气体供给管124向处理室104内供给Cl2气体和BCl3气体(S101)。步骤S101是供给工序的一例。
接着,控制装置20控制高频电源115,来向天线113施加例如13.56MHz的高频电力。由此,在天线113的周围产生的磁场透过电介质壁102后到达天线113的下方的处理室104内,通过到达的磁场在处理室104内产生感应电场。由此,处理室104内的电子通过感应电场而被加速,加速后的电子与被导入处理室104内的Cl2气体以及BCl3气体的分子、原子撞击,由此在处理室104内生成电感耦合等离子体(S102)。
然后,控制装置20控制高频电源153,来向基材131供给例如3.2MHz的高频电力。由此,离子被吸引到被处理基板G上,开始对被处理基板G上的布线层32进行蚀刻。
本实施方式的蚀刻装置1对作为一例的G4.5代的尺寸(例如730mm×920mm)的被处理基板G进行处理。在步骤S102中开始的等离子体蚀刻处理的主要条件例如如下所示。
处理室104内的压力:10mT~20mT
用于生成等离子体的高频电力:2kW~4kW
用于生成偏压的高频电力:1kW~3kW
Cl2气体的流量:400sccm~1000sccm
BCl3气体的流量:200sccm~600sccm
此外,在对G6代的尺寸(例如1500mm×1850mm)的被处理基板G进行处理的蚀刻装置1中,用于生成等离子体的高频电力、用于生成偏压的高频电力、Cl2气体的流以及BCl3气体的流量分别为上述条件的4倍的值。
接着,控制装置20判定从开始对布线层32进行蚀刻起是否经过了规定时间Δtb(S103)。当从开始对布线层32进行蚀刻起经过了规定时间Δtb时,布线层32的厚度变为“规定的厚度”。在经过规定时间Δtb之前进行的布线层32的等离子体蚀刻处理是第一蚀刻工序的一例。在从开始对布线层32进行蚀刻起尚未经过规定时间Δtb的情况下(S103:“否”),即,在布线层32的厚度尚未变为“规定的厚度”的情况下,控制装置20再次执行步骤S103的处理。
另一方面,在从开始对布线层32进行蚀刻起经过了规定时间Δtb的情况下(S103:“是”),即,在布线层32的厚度变为“规定的厚度”的情况下,控制装置20使阀123b关闭。由此,停止从气体供给源121b供给BCl3气体(S104)。步骤S104是停止工序的一例。主要利用Cl2气体的等离子体来进行此后的布线层32的蚀刻。
接着,控制装置20判定从停止供给BCl3气体起是否经过了规定时间Δtc(S105)。在从停止供给BCl3气体起至经过规定时间Δtc为止的期间进行的布线层32的等离子体蚀刻处理是第二蚀刻工序的一例。在从停止供给BCl3气体起尚未经过规定时间Δtc的情况下(S105:“否”),即,在被处理基板G上的至少一部分区域的布线层32的蚀刻尚未完成的情况下,控制装置20再次执行步骤S105的处理。
另一方面,在从停止供给BCl3气体起经过了规定时间Δtc的情况下(S105:“是”),即,在被处理基板G上的全部区域的布线层32的蚀刻完成的情况下,控制装置20进行控制以使阀123a关闭。由此,停止从气体供给源121a供给Cl2气体(S106)。
接着,控制装置20通过使高频电源115和高频电源153停止供给高频电力来停止生成处理室104内的等离子体(S107)。然后,控制装置20使APC阀162和真空泵163的动作停止。然后,控制装置20控制未图示的开关来使直流电源148停止向电极146施加直流电压,并使未图示的多个升降销上升。然后,打开闸阀V,将被处理基板G从处理室104内搬出(S108)。
以上对第一实施方式进行了说明。本实施方式中的蚀刻方法包括供给工序、第一蚀刻工序、停止工序以及第二蚀刻工序。在供给工序中,为了形成半导体元件D而向收容有被处理基板G的腔室101内供给作为还原性气体的一例的BCl3气体和作为含氯气体的一例的Cl2气体,所述被处理基板G具有在半导体层31上层叠有包含Al的布线层32的构造。在第一蚀刻工序中,利用包含混合气体的处理气体的等离子体对布线层32进行蚀刻,该混合气体由被供给至腔室内的BCl3气体和Cl2气体构成。在停止工序中,在通过第一蚀刻工序将布线层32蚀刻至规定的厚度的情况下,停止向腔室101内供给BCl3气体。在第二蚀刻工序中,利用包含被供给至腔室101内的Cl2气体的处理气体的等离子体,进一步对布线层进行蚀刻。由此,能够抑制因在布线层32的蚀刻中使用的气体引起的半导体层31的特性恶化。
另外,在本实施方式中,“规定的厚度”比如下厚度厚:在从停止供给BCl3气体起至包含BCl3气体的处理气体被置换为不包含BCl3气体的气体所需的时间内布线层32被蚀刻的厚度。由此,能够防止半导体层31的表面31a暴露在BCl3气体中。
另外,在本实施方式中,预先设定混合气体处理时间来作为利用包含Cl2气体和BCl3气体的混合气体的等离子体将布线层32蚀刻至规定的厚度所需的时间,在将第一蚀刻工序执行了混合气体处理时间之后,执行停止工序。由此,能够容易地实现BCl3气体的供给停止以防半导体层31的表面31a暴露在BCl3气体中。
(第二实施方式)
在第一实施方式中,使用包含Cl2气体和BCl3气体的混合气体的等离子来开始对布线层32进行蚀刻,在布线层32的厚度成为规定的厚度的时刻t3,停止供给BCl3气体。即,在第一实施方式中,基于利用等离子体进行处理的时间来控制BCl3气体的供给停止。与此相对地,在第二实施方式中,基于从等离子体发出的特定波长的光的强度变化,来控制BCl3气体的供给停止。
[蚀刻装置1的结构]
图7是表示本公开的第二实施方式中的蚀刻装置1的一例的概要截面图。此外,在图7中标注了与图1相同的附图标记的结构除了以下说明的点以外具有与图1中的结构相同或同样的功能,因此省略说明。
在本实施方式的蚀刻装置1中,在处理室104的侧壁104a设置有例如由石英等形成的窗106。由在处理室104内生成的等离子体中的离子、自由基等发出的光经由窗106向处理室104的外部辐射。在窗106的外部设置有发光监视器170。发光监视器170接受从窗106漏出的光,并基于接受到的光来测定等离子体中的各个元素特有的波长的光的强度。控制装置20基于由发光监视器170测定出的特定波长的光的强度变化,来控制BCl3气体的停止定时。
图8是用于说明第二实施方式中的BCl3气体的停止定时的一例的图。此外,在图8中,期间Δta~Δte和时刻t0~t3与使用图5说明的期间Δta~Δte和时刻t0~t3相同。
例如如图8所示,当开始对布线层32进行蚀刻时,首先,通过对Ti层322进行蚀刻,包含从Ti层322脱离的Ti元素在内的反应生成物开始在处理室104内漂浮,与Ti元素对应的波长的光的发光强度增加。另外,通过对Ti层322进行蚀刻而使Cl元素被消耗,与Cl元素对应的波长的光的强度减小。
然后,当在蚀刻速率最高的区域中Al层321露出时,在处理室104内,与Ti元素对应的波长的光的发光强度转为减小,并且与Al元素的波长对应的光的发光强度开始增加。另外,通过对Ti层322进行蚀刻而消耗的Cl元素的量与通过对Al层321进行蚀刻而消耗的Cl元素的量不同。因此,随着开始对Al层321进行蚀刻,与Cl元素对应的光的发光强度发生变化(例如进一步减小)。
然后,当在蚀刻速率最低的区域中Al层321露出时,在处理室104内,与Ti元素对应的波长的光的发光强度变为最小,与Al元素的波长对应的光的发光强度变为最大。
然后,蚀刻进一步进展,当在蚀刻速率最高的区域中Ti层320露出时,与Al元素对应的波长的光的发光强度转为减小,并且与Ti元素的波长对应的光的发光强度再次开始增加。另外,随着开始对Ti层320进行蚀刻,与Cl元素对应的光的发光强度增加。
然后,当在蚀刻速率最低的区域中Ti层320露出时,在处理室104内,与Al元素对应的波长的光的发光强度变为最小,与Ti元素的波长对应的光的发光强度变为最大。
然后,蚀刻进一步进展,在蚀刻速率最高的区域中半导体层31开始露出的时刻t1,与Ti元素对应的波长的光的发光强度转为减小。另外,所消耗的Cl元素减少,因此与Cl元素对应的光的发光强度进一步开始增加。
然后,在对全部的布线层32结束蚀刻的时刻t0,与Ti元素对应的波长的光的发光强度变为最小,与Cl元素的波长对应的光的发光强度变为最大。此外,为了简化说明,以不考虑Cl2气体与BCl3气体之比的变化的方式进行了说明,但即使在中途停止供给BCl3的情况下,趋势也不改变。
在本实施方式中也是,在蚀刻速率最高的区域中的半导体层31开始露出的时刻t1之前,将腔室101内的气体从包含Cl2气体和BCl3气体的混合气体置换为不包含BCl3气体的气体。具体地说,在比时刻t1提前期间Δtd的时刻t3,停止供给BCl3气体。期间Δtd比腔室101内的气体从包含Cl2气体和BCl3气体的混合气体被置换为不包含BCl3气体的气体的置换时间Δte长。
在此,在对蚀刻速率最高的区域的Ti层320进行蚀刻所需的时间比气体的置换时间长的情况下,在与Ti元素对应的波长的光的发光强度再次转为增加的时刻t3,停止供给BCl3气体。由此,能够在半导体层31的表面31a露出之前完成气体的置换。此外,也可以检测与Al元素对应的波长的光的发光强度转为减小的时刻、与Cl元素对应的波长的光的发光强度转为增加的时刻来作为时刻t3
此外,在对蚀刻速率最高的区域的Ti层320进行蚀刻所需的时间比气体的置换时间短的情况下,也可以检测从与Ti元素对应的波长的光的发光强度最小的时刻t4起经过规定时间之后的时刻来作为时刻t3
[蚀刻处理]
图9是表示第二实施方式中的蚀刻处理的一例的流程图。通过控制装置20的控制来执行图9例示的蚀刻处理。此外,在图9中标注了与图6相同的附图标记的处理与在图6中说明的处理相同,因此省略说明。
在步骤S102中在处理室104内生成等离子体后,控制装置20基于由发光监视器170测定出的特定波长的光的发光强度,来判定特定波长的光的发光强度是否表现出规定的变化(S110)。控制装置20通过判定例如与Ti元素对应的波长的光的发光强度是否再次转为增加,来判定特定的波长的光的发光强度是否表现出规定的变化。在特定的波长的光的发光强度没有表现出规定的变化的情况下(S110:“否”),再次执行步骤S110的处理。另一方面,在特定的波长的光的发光强度表现出规定的变化的情况下(S110:“是”),执行步骤S104所示的处理。
以上对第二实施方式进行了说明。在本实施方式中,在停止工序中,在从包含Cl2气体和BCl3气体的混合气体的等离子体发出的光中包括的特定波长的光的发光强度表现出规定的变化的情况下,停止向腔室101内供给BCl3气体。由此,能够根据实际的布线层32的蚀刻的进展状况来控制BCl3气体的供给停止。
[控制部的硬件]
上述的第一实施方式和第二实施方式中的蚀刻装置1的控制装置20例如由图10所示的硬件实现。图10是示出控制装置20的硬件的一例的图。例如如图10所示,控制装置20具备CPU(Central Processing Unit:中央处理单元)21、RAM(Random Access Memory:随机存取存储器)22、ROM(Read Only Memory:只读存储器)23以及辅助存储装置24。另外,例如如图10所示,控制装置20还具备通信接口(I/F)25、输入输出接口(I/F)26以及媒体接口(I/F)27。CPU 21是处理器的一例,RAM 22、ROM 23以及辅助存储装置24是存储器的一例。
CPU 21基于ROM 23或辅助存储装置24中保存的程序进行动作,来进行各部的控制。ROM 23保存在控制装置20启动时由CPU 21执行的启动程序、依赖于控制装置20的硬件的程序等。
辅助存储装置24例如是HDD(Hard Disk Drive:硬盘驱动器)或SSD(Solid StateDrive:固态硬盘驱动器)等,保存由CPU 21执行的程序和由该程序使用的数据等。CPU 21例如将辅助存储装置24内保存的程序从辅助存储装置24读出后加载到RAM 22,并执行所加载的程序。通信I/F 25经由通信线缆从主体10的各部接收信号后发送至CPU 21,并经由通信线缆将由CPU 21生成的信号发送至主体10的各部。
CPU 21经由输入输出I/F 26对显示器等输出装置以及键盘、鼠标等输入装置进行控制。CPU 21经由输入输出I/F 26从输入装置获取数据。另外,CPU 21经由输入输出I/F 26将生成的数据输出至输出装置。
媒体I/F 27将存储介质28中保存的程序或数据等读出后保存在辅助存储装置24中。存储介质28例如是DVD(Digital Versatile Disc:数字多功能光盘)、PD(Phase changerewritable Disk:相变可擦写磁盘)等光学记录介质、MO(Magneto-Optical disk:磁光盘)等磁光记录介质、磁带介质、磁记录介质或者半导体存储器等。此外,控制装置20经由通信线路等从其它装置获取要在辅助存储装置24中保存的程序等,将获取到的程序等保存在辅助存储置24中。
[其它]
此外,本申请所公开的技术并不限定为上述的实施方式,在其主旨的范围内能够进行各种变形。
例如,在上述的各实施方式中,使用包含Cl2气体和BCl3气体的混合气体的等离子体对布线层32进行蚀刻,在布线层32变为规定的厚度的情况下停止供给BCl3气体,但公开的技术不限于此。例如,也可以是,使用包含Cl2气体和BCl3气体的混合气体的等离子体对布线层32进行蚀刻,在布线层32变为规定的厚度的情况下停止供给BCl3气体的并且向处理室104内供给非活性气体以取代BCl3气体。即,在供给停止BCl3气体之后,使用含有含氯气体和非活性气体的混合气体的等离子体对布线层32进行蚀刻。
通过向Cl2气体中添加Ar气体等非活性气体,能够控制通过蚀刻形成的槽的形状等。作为非活性气体,例如能够列举Ar气体、N2气体等。此外,例如如图4所例示的那样,即使在向Cl2气体中添加了Ar气体等非活性气体的情况下,也没有观察到半导体层31的电阻值的下降,关于半导体层31的蚀刻速率,也与将Cl2气体用作处理气体的情况相同。
另外,在上述的各实施方式中,作为还原性气体的一例,以BCl3气体为例进行了说明,但公开的技术不限于该技术,也可以将BCl3气体以外的HCl气体等用作还原性的气体。
另外,在上述的各实施方式中,根据蚀刻时间的经过来判定是否达到“规定的厚度”,但公开的技术不限于此。例如,也可以通过机械方法(例如触针式高度差计)、光学方法(例如光学式膜厚测定器)、基于固有振动频率的方法(例如水晶振子)等,直接或间接地测量膜厚来判定是否达到“规定的厚度”。
另外,在上述的各实施方式中的蚀刻装置1中,作为被处理基板G,以被用于FPD面板的玻璃基板为例进行了说明,但公开的技术不限于此,被处理基板G例如也可以是硅晶圆等半导体基板。
另外,在上述的各实施方式中,使用作为等离子体源的一例的电感耦合等离子体对被处理基板G进行处理,但公开的技术不限于此,关于使用电感耦合等离子体以外的等离子体源对被处理基板G进行处理的装置也能够应用公开的技术。作为电感耦合等离子体以外的等离子体源,例如能够列举电容耦合型等离子体(CCP)、微波激励表面波等离子体(SWP)、电子回旋共振等离子体(ECP)、螺旋波激励等离子体(HWP)等。
此外,应当认为本次公开的实施方式在所有方面均为例示,而非限制性的。实际上,上述的实施方式能够通过多种方式来具体实现。另外,上述的实施方式可以在不脱离所附的权利要求书及其主旨的范围内以各种方式进行省略、置换、变更。

Claims (7)

1.一种蚀刻方法,其特征在于,包括以下工序:
供给工序,为了形成半导体元件而向收容有被处理基板的腔室内供给还原性气体和含氯气体,所述被处理基板具有在氧化物半导体上层叠有包含铝的布线层的构造;
第一蚀刻工序,利用包含混合气体的处理气体的等离子体对所述布线层进行蚀刻,所述混合气体由被供给至所述腔室内的所述还原性气体和所述含氯气体构成;
停止工序,在通过所述第一蚀刻工序将所述布线层蚀刻至规定的厚度的情况下,停止向所述腔室内供给所述还原性气体;以及
第二蚀刻工序,利用包含被供给至所述腔室内的所述含氯气体的处理气体的等离子体,进一步对所述布线层进行蚀刻。
2.根据权利要求1所述的蚀刻方法,其特征在于,
所述规定的厚度比如下厚度厚:在从停止供给所述还原性气体起至包含所述还原性气体的处理气体被置换为不包含所述还原性气体的处理气体所需的时间内所述布线层被蚀刻的厚度。
3.根据权利要求1或2所述的蚀刻方法,其特征在于,
预先设定混合气体处理时间来作为利用所述混合气体的等离子体将所述布线层蚀刻至所述规定的厚度所需的时间,
在将所述第一蚀刻工序执行了所述混合气体处理时间之后,执行所述停止工序。
4.根据权利要求1或2所述的蚀刻方法,其特征在于,
所述布线层包括:
第一布线层,其不包含铝,层叠在所述氧化物半导体上;以及
第二布线层,其包含铝,层叠在所述第一布线层上,
在所述停止工序中,在从所述混合气体的等离子体发出的光中包含的特定波长的光的发光强度表现出规定的变化的情况下,停止向所述腔室内供给所述还原性气体。
5.根据权利要求1或2所述的蚀刻方法,其特征在于,
所述还原性气体为BCl3气体,
所述含氯气体为Cl2气体。
6.根据权利要求1或2所述的蚀刻方法,其特征在于,
在所述停止工序中,在通过所述第一蚀刻工序将所述布线层蚀刻至规定的厚度的情况下,向所述腔室内供给非活性气体以取代所述还原性气体,
在所述第二蚀刻工序中,利用包含被供给至所述腔室内的所述含氯气体和所述非活性气体的混合气体的等离子体,进一步对所述布线层进行蚀刻。
7.根据权利要求1或2所述的蚀刻方法,其特征在于,
所述氧化物半导体构成TFT即薄膜晶体管的沟道。
CN201910681549.4A 2018-07-26 2019-07-26 蚀刻方法 Active CN110783260B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-140008 2018-07-26
JP2018140008A JP7199174B2 (ja) 2018-07-26 2018-07-26 エッチング方法

Publications (2)

Publication Number Publication Date
CN110783260A CN110783260A (zh) 2020-02-11
CN110783260B true CN110783260B (zh) 2023-07-14

Family

ID=69384115

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910681549.4A Active CN110783260B (zh) 2018-07-26 2019-07-26 蚀刻方法

Country Status (4)

Country Link
JP (1) JP7199174B2 (zh)
KR (1) KR102281211B1 (zh)
CN (1) CN110783260B (zh)
TW (1) TWI813722B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023070771A (ja) 2021-11-10 2023-05-22 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202291A (en) * 1990-09-26 1993-04-13 Intel Corporation High CF4 flow-reactive ion etch for aluminum patterning
CN1136218A (zh) * 1995-02-03 1996-11-20 松下电器产业株式会社 半导体器件制造方法
JPH09232284A (ja) * 1996-02-22 1997-09-05 Hitachi Ltd Al配線のエッチング方法及びエッチング装置
US5827437A (en) * 1996-05-17 1998-10-27 Lam Research Corporation Multi-step metallization etch
JP2001185541A (ja) * 1999-12-27 2001-07-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002237485A (ja) * 2001-02-08 2002-08-23 Sony Corp 半導体装置の製造方法
CN107808824A (zh) * 2016-09-09 2018-03-16 东京毅力科创株式会社 等离子体蚀刻方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04103123A (ja) * 1990-08-23 1992-04-06 Nec Corp 配線形成方法
JPH04288827A (ja) * 1991-03-18 1992-10-13 Sony Corp ドライエッチング方法
JPH0567612A (ja) * 1991-09-06 1993-03-19 Nippon Telegr & Teleph Corp <Ntt> 配線層形成法
JP3360404B2 (ja) * 1994-04-01 2002-12-24 ソニー株式会社 プラズマエッチング方法
JPH10335313A (ja) 1997-06-03 1998-12-18 Hitachi Ltd プラズマエッチング方法
JP3526546B2 (ja) 2000-08-30 2004-05-17 シャープ株式会社 液晶表示装置の製造方法
JP3733021B2 (ja) 2000-12-15 2006-01-11 シャープ株式会社 プラズマプロセス方法
US7521369B2 (en) * 2006-10-23 2009-04-21 Interuniversitair Microelektronica Centrum (Imec) Selective removal of rare earth based high-k materials in a semiconductor device
WO2008142911A1 (en) * 2007-05-18 2008-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2009032794A (ja) * 2007-07-25 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2010038599A1 (en) * 2008-10-01 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI462180B (zh) * 2009-06-26 2014-11-21 United Microelectronics Corp 蝕刻複合膜的方式
US8664097B2 (en) 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6531422B2 (ja) 2014-03-11 2019-06-19 東京エレクトロン株式会社 プラズマ処理装置、基板処理システム、薄膜トランジスターの製造方法及び記憶媒体
WO2015186602A1 (ja) * 2014-06-03 2015-12-10 シャープ株式会社 半導体装置およびその製造方法
JP6326312B2 (ja) 2014-07-14 2018-05-16 株式会社ジャパンディスプレイ 表示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202291A (en) * 1990-09-26 1993-04-13 Intel Corporation High CF4 flow-reactive ion etch for aluminum patterning
CN1136218A (zh) * 1995-02-03 1996-11-20 松下电器产业株式会社 半导体器件制造方法
JPH09232284A (ja) * 1996-02-22 1997-09-05 Hitachi Ltd Al配線のエッチング方法及びエッチング装置
US5827437A (en) * 1996-05-17 1998-10-27 Lam Research Corporation Multi-step metallization etch
JP2001185541A (ja) * 1999-12-27 2001-07-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2002237485A (ja) * 2001-02-08 2002-08-23 Sony Corp 半導体装置の製造方法
CN107808824A (zh) * 2016-09-09 2018-03-16 东京毅力科创株式会社 等离子体蚀刻方法

Also Published As

Publication number Publication date
JP7199174B2 (ja) 2023-01-05
TWI813722B (zh) 2023-09-01
TW202007795A (zh) 2020-02-16
JP2020017646A (ja) 2020-01-30
CN110783260A (zh) 2020-02-11
KR20200012749A (ko) 2020-02-05
KR102281211B1 (ko) 2021-07-22

Similar Documents

Publication Publication Date Title
US9478387B2 (en) Plasma processing apparatus
US9337056B2 (en) Semiconductor device manufacturing method
EP2911187A1 (en) Etching method
US9039913B2 (en) Semiconductor device manufacturing method
US20100224587A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
US20080066868A1 (en) Focus ring and plasma processing apparatus
US8609549B2 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
US9355861B2 (en) Semiconductor device manufacturing method and computer-readable storage medium
US10453699B2 (en) Etching method and etching apparatus
US11251052B2 (en) Plasma processing method and plasma processing apparatus
KR20170118663A (ko) 플라즈마 처리 장치, 플라즈마 처리 방법 및 기록 매체
CN110783260B (zh) 蚀刻方法
JP6878154B2 (ja) エッチング方法およびエッチング装置
CN110808228B (zh) 蚀刻方法和半导体器件的制造方法
US20210035783A1 (en) Edge ring, substrate support, substrate processing apparatus and method
JP7479207B2 (ja) エッチング方法及び基板処理装置
US20230282452A1 (en) Cleaning method, method of manufacturing semiconductor device, plasma treatment device, and outer circumferential ring set
US20080176408A1 (en) Method and apparatus for manufacturing semiconductor devices, control program and computer-readable storage medium
KR20240053429A (ko) 기판 처리 장치 및 기판 처리 방법
CN113964010A (zh) 等离子体处理方法以及等离子体处理装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant