TWI813722B - 蝕刻方法 - Google Patents

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Abstract

[課題]抑制使用於配線層的蝕刻的氣體造成的半導體層的特性劣化。 [解決手段]蝕刻方法包含：供應工程、第1蝕刻工程、停止工程、第2蝕刻工程。在供應工程中，為了形成半導體元件，對收容具有在氧化物半導體上層積包含Al的配線層的構造的被處理基板的腔室內，供應還原性氣體及氯含有氣體。在第1蝕刻工程中，藉由包含由供應至腔室內的還原性氣體及氯含有氣體構成的混合氣體的處理氣體的電漿，蝕刻配線層。在停止工程中，藉由第1蝕刻工程將配線層蝕刻至預定的厚度時，停止向腔室內的還原性氣體的供應。在第2蝕刻工程中，藉由包含供應至腔室內的氯含有氣體的處理氣體的電漿，再蝕刻配線層。

Description

蝕刻方法
本發明的各種側面及實施形態係有關於蝕刻方法。
使用於FPD(Flat Panel Display)的薄膜電晶體(TFT: Thin Film Transistor)，在玻璃基板等基板上，藉由將閘極配線層及閘極絕緣層、半導體層等圖案化同時依序層積而形成。從高電子遷移率、及低消耗電力等觀點來看，在TFT通道使用由銦(In)、鎵(Ga)、及鋅(Zn)構成的氧化物半導體。這種氧化物半導體即便是非晶狀態也有較高的電子遷移率。因此，藉由在TFT通道使用氧化物半導體，能夠實現高速的開關動作。
例如，在背通道蝕刻型的底閘極構造的TFT中，在玻璃基板上依序形成閘極佈線層、閘極絕緣層、及氧化物半導體後，於氧化物半導體之上形成配線層。接著，藉由將該配線層以電漿等蝕刻，形成源極配線及汲極配線。作為成為源極配線及汲極配線的配線層，例如，常用層積鈦(Ti)層、鋁(Al)層、及Ti層的金屬層，作為此時的蝕刻氣體，使用Cl2 氣體等氯含有氣體。又，在配線層的蝕刻中，為了抑制蝕刻產生的反應副生成物，會在Cl2 氣體中添加BCl3 氣體。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開平10-335313號公報
[發明所欲解決的問題]
不過，在配線層的蝕刻中，配線層漸漸地被削除，配線層的下層的氧化物半導體漸漸地露出。在配線層形成源極及汲極等，為了遮斷該等的電導通，配線層的蝕刻持續到配線層的下層的氧化物半導體充分露出為止。因此，到氧化物半導體充分露出為止，藉由配線層的蝕刻讓氧化物半導體的表面曝晒於電漿。若在配線層的蝕刻使用BCl3 氣體，氧化物半導體中的氧原子會與電漿中包含的硼原子結合，從氧化物半導體脫離。因此，氧化物半導體的絕緣性能會降低，氧化物半導體的特性會劣化。 [解決問題的手段]
本揭示的一側面為蝕刻方法，包含：供應工程、第1蝕刻工程、停止工程、第2蝕刻工程。在供應工程中，為了形成半導體元件，對收容具有在氧化物半導體上層積包含Al的配線層的構造的被處理基板的腔室內，供應還原性氣體及氯含有氣體。在第1蝕刻工程中，藉由包含由供應至腔室內的還原性氣體及氯含有氣體構成的混合氣體的處理氣體的電漿，蝕刻配線層。在停止工程中，藉由第1蝕刻工程將配線層蝕刻至預定的厚度時，停止向腔室內的還原性氣體的供應。在第2蝕刻工程中，藉由包含供應至腔室內的氯含有氣體的處理氣體的電漿，再蝕刻配線層。 [發明的效果]
根據本揭示的各種側面及實施形態，能夠抑制用於配線層的蝕刻的氣體造成的氧化物半導體的特性劣化。
[實施形態]
以下，參照圖式並詳細說明有關揭示的蝕刻方法的實施形態。此外，根據以下的本實施形態，並非限定揭示的蝕刻方法。
(第1實施形態) [蝕刻裝置1的構成] 圖1為表示本揭示的第1實施形態的蝕刻裝置1的一例的概略剖面圖。蝕刻裝置1具有本體10及控制裝置20。蝕刻裝置1為將形成於被處理基板G上的複數半導體元件的配線層藉由電漿蝕刻的裝置。在本實施形態中，被處理基板G例如為FPD面板用的玻璃基板，經由包含蝕刻裝置1進行的蝕刻處理的各種工程，在被處理基板G上形成複數TFT。此外，在以下，將形成於被處理基板G上的各別的TFT記載成半導體元件D。
本體10，例如，具有藉由內壁面經陽極氧化處理的鋁等形成的角筒形狀的氣密腔室101。腔室101接地。腔室101由介電體壁102畫分成上下，介電體壁102的上面側成為收容天線的天線室103，介電體壁102的下面側成為生成電漿的處理室104。介電體壁102由Al2 O3 等陶瓷或石英等構成，構成處理室104的頂壁。
在腔室101中的天線室103的側壁103a與處理室104的側壁104a之間設有向內側突出的支持棚105，介電體壁102由該支持棚105支持。
在介電體壁102的下側部分配置用以將處理氣體供應至處理室104內的長尺狀噴淋框體111。噴淋框體111，兼支持介電體壁102的支持樑，例如，藉由複數吊桿(圖未示)呈垂吊於腔室101的頂部的狀態。
噴淋框體111，例如，以表面經陽極氧化處理的鋁等導電性材料構成。噴淋框體111的內部形成在水平方向擴展的氣體擴散室112，氣體擴散室112連通至向下方延伸的複數氣體吐出孔112a。
在噴淋框體111，以連通至氣體擴散室112的方式設置氣體供應管124。氣體供應管124從腔室101的頂部向腔室101的外部貫通，連接至氣體供應機構120。
氣體供應機構120具有：氣體供應源121a、氣體供應源121b、MFC(Mass Flow Controller)122a、MFC122b、閥門123a、及閥門123b。MFC122a例如連接至供應Cl2 氣體的氣體供應源121a，控制從氣體供應源121a供應的氣體的流量。閥門123a控制藉由MFC122a控制流量的氣體的向氣體供應管124的供應及供應停止。Cl2 氣體為氯含有氣體的一例。
MFC122b例如連接至供應BCl3 氣體的氣體供應源121b，控制從氣體供應源121b供應的氣體的流量。閥門123b控制藉由MFC122b控制流量的氣體的向氣體供應管124的供應及供應停止。BCl3 氣體為氯含有氣體的一例。
從氣體供應機構120供應的處理氣體，通過氣體供應管124供應至噴淋框體111內的氣體擴散室112，在氣體擴散室112內擴散。接著，在氣體擴散室112內擴散的氣體，從噴淋框體111下面的氣體吐出孔112a向處理室104內的空間吐出。
天線室103內配設天線113。天線113具有藉由銅及鋁等導電性高的金屬形成的天線線113a。天線線113a形成環狀及渦卷狀等任意的形狀。天線113藉由以絕緣構件構成的間隙物117從介電體壁102離間。
在天線線113a的端子118連接至向天線室103的上方延伸的供電構件116的一端。供電構件116的另一端連接供電線119的一端，在供電線119的另一端連通過匹配器114連接高頻電源115。高頻電源115通過匹配器114、供電線119、供電構件116、及端子118，向天線113供應例如13.56MHz的頻率的高頻電力。藉此，在位於天線113的下方的處理室104內形成感應電場，藉由該感應電場，將從噴淋框體111供應的氣體電漿化，在處理室104內生成感應耦合電漿。
在處理室104內的底壁，隔介藉由絕緣性構件形成矩形狀的間隙物126，設置載置被處理基板G的載置台130。載置台130具有：設於間隙物126之上的基材131、設於基材131之上的靜電夾盤132、以絕緣性構件形成，覆蓋基材131及靜電夾盤132的側壁的保護構件133。基材131及靜電夾盤132形成對應被處理基板G的形狀的矩形狀，載置台130的全體形成四角板狀或柱狀。間隙物126及保護構件133以氧化鋁等絕緣性陶瓷構成。
靜電夾盤132配置於基材131的上面。靜電夾盤132具有：由陶瓷溶射膜構成的介電體層145、設於介電體層145的內部的電極146。電極146例如能取板狀、膜狀、格子狀、網狀等各種形態。電極146通過供電線147連接直流電源148，施加從直流電源148供應的直流電壓。從直流電源148通過供電線147施加至電極146的直流電壓由開關(圖未示)控制。藉由從直流電源148施加的直流電壓，在電極146產生庫倫力等靜電吸附力，將載置於靜電夾盤132上的被處理基板G吸附保持於靜電夾盤132的上面。作為靜電夾盤132的介電體層145可以使用Al2 O3 及Y2 O3 等。
基材131通過供電線151連接匹配器152及高頻電源153。高頻電源153通過匹配器152及供電線151向基材131供應預定頻率的高頻電力。藉由通過供電線151及匹配器152對基材131供應高頻電力，離子被吸入至載置於基板131的上方的被處理基板G。藉由高頻電源153供應至基材131的高頻電力的頻率，例如為50kHz～10MHz的範圍的頻率，例如3.2MHz。
此外，在載置台130的基材131內，設置用來控制被處理基板G的溫度的調溫機構及溫度感測器(都未圖示)。又，本體10設有將用來調節從靜電夾盤132向被處理基板G的熱傳達量的例如He氣體等的傳熱氣體，供應至被處理基板G與靜電夾盤132之間的傳熱氣體供應機構(圖未示)。再來，在載置台130，將用來進行被處理基板G的收授的複數升降銷(圖未示)以相對於靜電夾盤132的上面可進行突陷動作的方式設置。
在處理室104的側壁104a，設置用來將被處理基板G搬入及搬出的開口155，開口155能藉由閘閥V開關。藉由閘閥V開啟，通過開口155能將被處理基板G搬入及搬出。
在處理室104的底壁的緣部或角落部形成複數排氣口159，在各排氣口159設有排氣機構160。排氣機構160具有：連接至排氣口159的排氣管161、藉由調整開度控制處理室104內的壓力的APC(Auto Pressure Controller)閥門162、用來將處理室104內排氣的真空泵163。藉由真空泵163將處理室104內排氣，調整APC閥門162的開度，將處理室104內的壓力維持在預定的壓力。
控制裝置20具有記憶體及處理器。控制裝置20內的處理器藉由將儲存於控制裝置20內的記憶體的程式讀出並執行，控制本體10的各部。關於藉由控制裝置20進行的具體處理將於後述。
[半導體元件D的形成過程] 在此，說明關於形成於被處理基板G上的半導體元件D的形成過程的一部分。圖2及圖3為表示底閘極構造的TFT即半導體元件D的配線形成工程的一例的示意圖。在被處理基板G上的半導體元件D的配線形成工程中，首先，在玻璃基板等基板上形成閘極佈線(圖未示)，在閘極佈線上層積閘極絕緣膜30。接著，例如如圖2所示，在閘極絕緣膜30上層積半導體層31。在本實施形態中，半導體層31例如為由銦(In)、鎵(Ga)、及鋅(Zn)所構成的氧化物半導體。氧化物半導體即半導體層31構成TFT的通道。
接著，將半導體層31以預定形狀圖案化後，以覆蓋半導體層31的方式，層積包含Al的配線層32。配線層32，例如如圖2所示，在含有Ti的Ti層320上，層積包含Al的Al層321，在Al層321上，藉由層積包含Ti的Ti層322而形成。Ti層320為第1配線層的一例，Al層321為第2配線層的一例。接著，在配線層32上層積光阻33，為了將源極配線及汲極配線蝕刻成預定的形狀而將光阻33圖案化。
接著，使用包含BCl3 氣體及Cl2 氣體的混合氣體的電漿，未被光阻33覆蓋的配線層32藉由蝕刻除去，例如如圖3所示，形成源極配線及汲極配線。此時，藉由蝕刻配線層32，半導體層31露出，半導體層31的表面31a曝晒於電漿。
在本實施形態中，作為處理氣體使用BCl3 氣體及Cl2 氣體混合氣體的電漿開始配線層32的蝕刻。其中，即便半導體層31的表面31a露出，使用包含還原性氣體的混合氣體的電漿繼續配線層32的蝕刻，接觸還原性氣體的半導體層31的表面31a被還原，氧原子從半導體層31的表面31a脫離。因此，半導體層31的電阻值會降低而導體化，半導體層31的性能會劣化。
在此，為了檢證半導體層31曝晒於電漿時的影響，將在電漿曝晒一定時間時的半導體層31的電阻值，在每種處理氣體測定後，例如如圖4所示。並且，也測定關於半導體層31的電漿所致的蝕刻速率。圖4為表示每種處理氣體的半導體層31的電阻值及半導體層31的蝕刻速率的一例的圖。
例如如圖4所示，即便半導體層31曝晒在Cl2 氣體的電漿一定時間晒，半導體層31的電阻值為超出範圍(O.R.)，具體來說為1000MΩ以上，良好地維持了作為半導體的性能。另一方面，半導體層31曝晒在包含Cl2 氣體及BCl3 氣體的混合氣體的電漿一定時間時，半導體層31的電阻值降低至約900kΩ左右。這應是因為包含於BCl3 氣體中的硼原子還原了形成半導體層31的氧化物，半導體層31導體化而半導體層31的電阻值降低。
此外，作為處理氣體使用Cl2 氣體時、及使用包含Cl2 氣體及BCl3 氣體的混合氣體的任一者時，半導體層31的蝕刻速率也為20nm/min前後的值，幾乎是同程度。又，若未包含具有還元性的BCl3 氣體，即便半導體層31曝晒在Cl2 氣體及Ar氣體混合氣體的電漿一定時間，半導體層31也良好地維持作為半導體的性能。又，作為處理氣體使用包含Cl2 氣體及Ar氣體的混合氣體時，半導體層31的蝕刻速率也為20nm/min前後的值，與作為處理氣體使用Cl2 的情形相同程度。因此，為了避免半導體層31的導體化，即便切換氣體也不用特別擔心切削量增加。此外，Al層對各種氣體的蝕刻速率也與半導體層31的蝕刻速率同程度。
因此，半導體層31曝晒在包含Cl2 氣體及BCl3 氣體混合氣體的電漿時，因包含於BCl3 氣體的硼原子，半導體層31的性能會劣化。在此，本實施形態的蝕刻裝置1為了抑制半導體層31的性能劣化，在配線層32的蝕刻中，於半導體層31的表面31a露出前，停止BCl3 氣體的供應。接著，蝕刻裝置1使用未包含BCl3 氣體的Cl2 氣體的電漿，進行剩下的厚度的配線層32的蝕刻。藉此，能夠抑制用於配線層32的蝕刻的氣體造成的半導體層31的特性劣化。
此外，雖也考慮從最初僅使用Cl2 氣體進行配線層32的蝕刻，但藉由在Cl2 氣體添加BCl3 氣體，抑制了附著於腔室101內的構件的反應副生成物(所謂的堆積物)。若附著於腔室101內的構件的堆積物少，能夠降低腔室101內的清理的頻度，能夠使處理的產率提升。因此，以配線層32覆蓋半導體層31的表面31a的期間，極力使用包含BCl3 氣體的混合氣體的電漿蝕刻配線層32較佳。
又，即便停止BCl3 氣體的供應，到腔室101內BCl3 氣體的分子消失為止需要花上多少時間。因此，即便在半導體層31露出前停止BCl3 氣體的供應，因殘留於腔室101內的BCl3 氣體的分子，有半導體層31的表面31a被還原的情形。因此，在本實施形態的蝕刻裝置1中，於配線層32成為預定的厚度的階段停止BCl3 氣體的供應。「預定的厚度」，例如，比從停止BCl3 氣體的供應後，處理氣體從包含Cl2 氣體及BCl3 氣體的混合氣體被置換成不包含BCl3 氣體的氣體所需要的置換時間內被蝕刻的配線層32的厚度還厚。
在此，於被處理基板G上，因為於全面形成複數半導體元件D，配線層32期望在被處理基板G的全面均勻地被蝕刻。不過，在腔室101內，存在有配線層32的蝕刻速率較高的區域與較低的區域。因此，在腔室101中配線層32的蝕刻速率高的區域，相較於蝕刻速率低的區域，半導體層31會較早露出。因此，「預定的厚度」，在腔室101內蝕刻速率最高的區域，比上述置換時間內被蝕刻的配線層32的厚度還厚較佳。藉此，在被處理基板G上的全部區域半導體層31露出前，能夠將腔室101內的氣體從包含Cl2 氣體及BCl3 氣體的混合氣體置換成未包含BCl3 氣體的氣體。
[BCl3 氣體的控制時點] 本實施形態的控制裝置20，例如，如圖5所示，控制BCl3 氣體的供應。圖5為用來說明第1實施形態中的BCl3 氣體的供應停止的時序的一例的圖。例如在圖5中，時刻t0 為藉由蝕刻被處理基板G上的全部配線層32的蝕刻結束的時刻。又，時刻t1 為蝕刻速率最高的區域中半導體層31的表面31a露出的時刻。又，時刻t3 為BCl3 氣體的供應停止的時刻，時刻t2 為從時刻t3 經過置換時間Δte 後的時刻。
在本實施形態中，控制裝置20於期間Δta 將被處理基板G上的配線層32藉由電漿蝕刻。此時，控制裝置20在從配線層32的蝕刻開始到時刻t3 為止的期間Δtb ，利用包含Cl2 氣體及BCl3 氣體的混合氣體的電漿進行蝕刻。接著，控制裝置20在時刻t3 停止BCl3 氣體的供應。在時刻t3 以後的期間Δtc 中，主要藉由Cl2 氣體的電漿進行配線層32的蝕刻。
在時刻t3 停止BCl3 氣體的供應後，例如如圖5所示，腔室101內的BCl3 氣體的分子濃度漸漸地減少，在從時刻t3 經過置換時間Δte 的時刻t2 腔室101內的BCl3 氣體的分子濃度成為0。接著，在從時刻t3 經過比置換時間Δte 還長的期間Δtd 的時刻t1 ，蝕刻速率最高的區域的半導體層31的表面31a露出。因此，在腔室101內殘留BCl3 氣體的分子的狀態下，能防止半導體層31的表面31a露出。
在這裡，在從使用包含Cl2 氣體及BCl3 氣體的混合氣體的電漿開始蝕刻後經過期間Δtb 的時刻t3 ，蝕刻速率最高的區域的配線層32被蝕刻至「預定的厚度」為止。接著，在時刻t3 停止BCl3 氣體的供應後，在蝕刻速率最高的區域，於期間Δtd 內蝕刻「預定的厚度」的配線層32，在時刻t1 中露出半導體層31的表面31a。在期間Δtd 內蝕刻的配線層32的「預定的厚度」，比在蝕刻速率最高的區域中，於置換時間Δte 內蝕刻的配線層32的厚度還厚。藉此，在蝕刻速率最高的區域中半導體層31的表面31a露出前，能夠結束氣體的置換。
此外，期間Δtb 及Δtc 的長度，由Ti層322、Al層321、及Ti層320的厚度、及各層的蝕刻速率的關係決定。因此，可能會有在蝕刻Al層321的途中停止BCl3 氣體的供應的情形、及蝕刻Ti層320的途中停止BCl3 氣體的供應的情形。期間Δtb 及Δtc 的值藉由實驗等預先決定，預先儲存於控制裝置20的記憶體內。
[蝕刻處理] 圖6為表示第1實施形態中的蝕刻處理的一例的流程圖。圖6例示的蝕刻處理藉由控制裝置20的控制執行。圖6所示的處理為蝕刻方法的一例。
首先，開啟閘閥V，複數半導體元件D為例如圖2那種於形成過程的狀態的被處理基板G被搬入處理室104內(S100)。接著，被處理基板G被載置於靜電夾盤132上，關閉閘閥V。接著，控制裝置20控制圖未示的開關使來自直流電源148的直流電壓通過供電線147施加至電極146。藉此，被處理基板G被吸附保持於靜電夾盤132的上面。接著，控制裝置20控制圖未示的溫度調整機構，將被處理基板G調節至預定的溫度。
接著，控制裝置20控制APC閥門162及真空泵163，將處理室104內排氣至預定的真空度。接著，控制裝置20開啟閥門123a，控制MFC122a，使得從氣體供應源121a供應的Cl2 氣體成為預定的流量。又，控制裝置20開啟閥門123b，控制MFC122b，使得從氣體供應源121b供應的BCl3 氣體成為預定的流量。藉此，通過氣體供應管124，對處理室104內開始Cl2 氣體及BCl3 氣體的供應(S101)。步驟S101為供應工程的一例。
接著，控制裝置20控制高頻電源115，使例如13.56MHz的高頻電力施加至天線113。藉此，在天線113的周圍產生的磁場透過介電體壁102，到達天線113下方的處理室104內，藉由到達的磁場在處理室104內產生感應電場。藉此，藉由感應電場加速處理室104內的電子，被加速的電子與導入處理室104內的Cl2 氣體及BCl3 氣體的分子及原子衝突，在處理室104內生成感應耦合電漿(S102)。
接著，控制裝置20控制高頻電源153，使例如3.2MHz的高頻電力供應至基材131。藉此，離子被吸引至被處理基板G上，開始被處理基板G上的配線層32的蝕刻。
本實施形態的蝕刻裝置1，作為一例，處理G4.5世代的大小(例如，730mm×920mm)的被處理基板G。步驟S102中開始的電漿蝕刻處理的主條件例如如以下。 處理室104內的壓力：10～20mT 電漿生成用的高頻電力：2k～4kW 偏壓生成用的高頻電力：1k～3kW Cl2 氣體的流量：400～1000sccm BCl3 氣體的流量：200～600sccm
此外，在處理G6世代的大小(例如，1500mm ×1850mm)的被處理基板G的蝕刻裝置1中，電漿生成用的高頻電力、偏壓生成用的高頻電力、Cl2 氣體的流量、及BCl3 氣體的流量分別為上述4倍的值。
接著，控制裝置20判定從配線層32的蝕刻開始是否經過預定時間Δtb (S103)。從配線層32的蝕刻開始經過預定時間Δtb 後，配線層32的厚度成為「預定的厚度」。到預定時間Δtb 經過為止進行的配線層32的電漿蝕刻處理為第1蝕刻工程的一例。從配線層32的蝕刻開始未經過預定時間Δtb 時(S103：No)，即配線層32的厚度未成為「預定的厚度」時，控制裝置20再執行步驟S103的處理。
另一方面，從配線層32的蝕刻開始經過預定時間Δtb 時(S103：Yes)，即配線層32的厚度成為「預定的厚度」時，控制裝置20關閉閥門123b。藉此，停止來自氣體供應源121b的BCl3 氣體的供應(S104)。步驟S104為停止工程的一例。從此以後的配線層32的蝕刻主要藉由Cl2 氣體的電漿進行。
接著，控制裝置20判定從BCl3 氣體的供應停止後是否經過預定時間Δtc (S105)。從BCl3 氣體的供應停止後經過預定時間Δtc 為止進行的配線層32的電漿蝕刻處理為第2蝕刻工程的一例。從BCl3 氣體的供應停止後未經過預定時間Δtb 時(S105：No)，即被處理基板G上的至少一部分的區域的配線層32的蝕刻未結束時，控制裝置20再執行步驟S105的處理。
另一方面，從BCl3 氣體的供應停止後經過預定時間Δtc 時(S105：Yes)，即被處理基板G上的全部區域的配線層32的蝕刻結束時，控制裝置20控制閥門123a關閉。藉此，停止來自氣體供應源121a的Cl2 氣體的供應(S106)。
接著，控制裝置20藉由停止來自高頻電源115及高頻電源153的高頻電力的供應，停止在處理室104內的電漿的生成(S107)。接著，控制裝置20使APC閥門162及真空泵163的動作停止。接著，控制裝置20控制圖未示的開關使從直流電源148向電極146的直流電壓的施加停止，使圖未示的複數升降銷上升。接著，開啟閘閥V，被處理基板G從處理室104內被搬出(S108)。
以上，說明有關第1實施形態。本實施形態的蝕刻方法包含：供應工程、第1蝕刻工程、停止工程、第2蝕刻工程。在供應工程中，為了形成半導體元件D，對收容具有半導體層31上層積包含Al的配線層32的構造的被處理基板G的腔室101內，供應還原性氣體的一例即BCl3 氣體、及氯含有氣體的一例即Cl2 氣體。在第1蝕刻工程中，藉由包含由供應至腔室內的BCl3 氣體及Cl2 氣體構成的混合氣體的處理氣體的電漿，蝕刻配線層32。在停止工程中，藉由第1蝕刻工程將配線層32蝕刻至預定的厚度時，停止向腔室101內的BCl3 氣體的供應。在第2蝕刻工程中，藉由包含供應至腔室101內的Cl2 氣體的處理氣體的電漿，再蝕刻配線層。藉此，能夠抑制使用於配線層32的蝕刻的氣體造成的半導體層31的特性劣化。
又，在本實施形態中，「預定的厚度」，比從停止BCl3 氣體的供應後，包含BCl3 氣體的處理氣體被置換成不包含BCl3 氣體的氣體所需要的時間內被蝕刻的配線層32的厚度還厚。藉此，能防止半導體層31的表面31a曝晒於BCl3 氣體。
又，在本實施形態中，作為藉由包含BCl3 氣體及Cl2 氣體的混合氣體的電漿將配線層32蝕刻至預定的厚度所需要的時間設定預先混合氣體處理時間，第1蝕刻工程在混合氣體處理時間執行後執行停止工程。藉此，能夠容易實現用來防止半導體層31的表面31a曝晒於BCl3 氣體的BCl3 氣體的供應停止。
(第2實施形態) 在第1實施形態中，使用包含Cl2 氣體及BCl3 氣體的混合氣體的電漿開始配線層32的蝕刻，在配線層32的厚度成為預定的厚度的時刻t3 ，停止BCl3 氣體的供應。亦即，在第1實施形態中，基於使用電漿的處理時間，控制BCl3 氣體的供應停止。相對於此，在第2實施形態中，基於從電漿發出的特定波長的光強度的變化，控制BCl3 氣體的供應停止。
[蝕刻裝置1的構成] 圖7為表示本揭示的第2實施形態的蝕刻裝置1的一例的概略剖面圖。此外，除了以下說明的點，在圖7中，與圖1附上相同符號的構成，因為具有與圖1中的構成相同或同樣的機能故把說明省略。
在本實施形態的蝕刻裝置1中，於處理室104的側壁104a，設置藉由例如石英等形成的窗106。在處理室104內生成的電漿中的離子及自由基等的發光，會通過窗106向處理室104的外部放射。在窗106的外部設有發光監視器170。發光監視器170接收從窗106漏出的光，基於接收到的光，測定電漿中的各元素特有的波長的光強度。控制裝置20，基於藉由發光監視器170測定到的特定波長的光強度變化，控制BCl3 氣體的停止時序。
圖8為用來說明第2實施形態中的BCl3 氣體的供應停止的時序的一例的圖。此外，在圖8中，期間Δta ～Δte 及時刻t0 ～t3 與利用圖5說明的期間Δta ～Δte 及時刻t0 ～t3 一樣。
例如如圖8所示，配線層32的蝕刻開始後，首先藉由Ti層322的蝕刻，從Ti層322脫離的包含Ti元素的反應生成物開始在處理室104內漂流，對應Ti元素的波長的光的發光強度增加。又，因Ti層322的蝕刻Cl元素被消耗，對應Cl元素的波長的光強度減少。
接著，在蝕刻速率最高的區域Al層321露出後，在處理室104內對應Ti元素的波長的光的發光強度會轉向減少，同時對應Al元素的波長的光的發光強度會開始增加。又，因Ti層322的蝕刻被消耗的Cl元素的量與因Al層321的蝕刻被消耗的Cl元素的量不同。因此，伴隨Al層321的蝕刻開始，對應Cl元素的光的發光強度會變化(例如再減少)。
接著，在蝕刻速率最低的區域Al層321也露出後，在處理室104內對應Ti元素的波長的光的發光強度成為最小，同時對應Al元素的波長的光的發光強度會成為最大。
接著，再進行蝕刻，在蝕刻速率最高的區域中Ti層320露出後，對應Al元素的波長的光的發光強度會轉向減少，同時對應Ti元素的波長的光的發光強度會再度開始增加。又，伴隨Ti層320的蝕刻開始，對應Cl元素的光的發光強度會增加。
接著，在蝕刻速率最低的區域Ti層320也露出後，在處理室104內對應Al元素的波長的光的發光強度成為最小，同時對應Ti元素的波長的光的發光強度會成為最大。
接著，再進行蝕刻，在蝕刻速率最高的區域中半導體層31開始露出的時刻t1 ，對應Ti元素的波長的光的發光強度會轉向減少。又，因為消耗的Cl元素減少，對應Cl元素的光的發光強度會再度開始增加。
接著，在全部的配線層32的蝕刻結束的時刻t0 ，對應Ti元素的波長的光的發光強度成為最小，同時對應Cl元素的波長的光的發光強度會成為最大。此外，為了將說明簡單化，雖不考慮Cl2 氣體與BCl3 氣體的比的變化而進行說明，但在途中停止BCl3 的供應時也沒有改變的傾向。
在本實施形態也一樣，在蝕刻速率最高的區域中比半導體層31開始露出的時刻t1 還之前，腔室101內的氣體從包含Cl2 氣體及BCl3 氣體的混合氣體被置換成不包含BCl3 氣體的氣體。具體來說，在比時刻t1 還早期間Δtd 的時刻t3 停止BCl3 氣體的供應。期間Δtd 比腔室101內的氣體從包含Cl2 氣體及BCl3 氣體的混合氣體被置換成不包含BCl3 氣體的氣體的置換時間Δte 還長。
在此，蝕刻速率最高的區域的Ti層320的蝕刻所需要的時間，比氣體的置換時間還長時，在對應Ti元素的波長的光的發光強度轉向再度增加的時刻t3 ，停止BCl3 氣體的供應。藉此，半導體層31的表面31a露出前，能夠結束氣體的置換。此外，對應Al元素的波長的光的發光強度會轉向減少的時刻、或對應Cl元素的波長的光的發光強度會轉向增加的時刻作為t3 時刻檢出也可以。
此外，蝕刻速率最高的區域的Ti層320的蝕刻所需要的時間，比氣體的置換時間還短時，將從對應Ti元素的波長的光的發光強度成為最小的時刻t4 經過預定時間的時刻作為時刻t3 檢出也可以。
[蝕刻處理] 圖9為表示第2實施形態中的蝕刻處理的一例的流程圖。圖9例示的蝕刻處理藉由控制裝置20的控制執行。此外，在圖9中，與圖6附加相同符號的處理，因為與在圖6中說明的處理一樣，故省略說明。
在步驟S102中於處理室104內生成電漿後，控制裝置20基於藉由發光監視器170測定的特定波長的光的發光強度，判定特定波長的光的發光強度是否表現出預定的變化(S110)。控制裝置20藉由判定例如對應Ti元素的波長的光的發光強度是否轉向再度增加，判定特定波長的光的發光強度是否表現出預定的變化。特定波長的光的發光強度未表現出預定的變化時(S110：No)，再度執行步驟S110的處理。另一方面，特定波長的光的發光強度表現出預定的變化時(S110：Yes)，執行步驟S104所示的的處理。
以上，說明有關第2實施形態。在本實施形態中，在停止工程中，包含於從包含Cl2 氣體及BCl3 氣體的混合氣體的電漿發出的光中的特定波長的光的發光強度表現出預定的變化時，停止向腔室101內的BCl3 氣體的供應。藉此，能夠因應實際的配線層32的蝕刻的進行狀況控制BCl3 氣體的供應停止。
[控制部的硬體] 上述第1及第2實施形態的蝕刻裝置1的控制裝置20，例如藉由圖10所示的硬體實現。圖10為表示控制裝置20的硬體的一例的圖。控制裝置20，例如如圖10所示，具備：CPU(Central Processing Unit)21、RAM(Random Access Memory)22、ROM(Read Only Memory)23、及補助記憶裝置24。又，控制裝置20，例如如圖10所示，具備：通信介面(I/F)25、輸入輸出介面(I/F)26、及媒體介面(I/F)27。CPU21為處理器的一例，RAM22、ROM23、及補助記憶裝置24為記憶體的一例。
CPU21基於儲存在ROM23或補助記憶裝置24的程式動作，進行各部的控制。ROM23儲存在控制裝置20的啟動時藉由CPU21執行的啟動程式、及相依於控制裝置20的硬體的程式等。
補助記憶裝置24為例如HDD(Hard Disk Drive)或SSD(Solid Stat e Drive)等，儲存藉由CPU21執行的程式及藉由該程式使用的資料等。CPU21將儲存於補助記憶裝置24內的程式，例如從補助記憶裝置24讀出並載入RAM22上，並執行載入的程式。通信I/F25通過通信電纜從本體10的各部接收信號並送至CPU21，將CPU21生成的信號通過通信電纜向本體10的各部發送。
CPU21通過輸入輸出I/F26，控制顯示器等輸出裝置、及鍵盤及滑鼠等輸入裝置。CPU21通過輸入輸出I/F26，從輸入裝置取得資料。又，CPU21將生成的資料通過輸入輸出I/F26向輸出裝置輸出。
媒體I/F27讀取儲存在記錄媒體28的程式或資料等，儲存於補助記憶裝置24。記錄媒體28，例如可以是DVD(Digital Versatile Disc)、PD(Phase change rewritable Disk)等光學記錄媒體、MO(Magneto-Optical disk)等光磁記錄媒體、磁帶媒體、磁記錄媒體、或半導體記憶體等。此外，控制裝置20將儲存於補助記憶裝置24的程式等從其他裝置通過通信回線等取得，將取得的程式等儲存於輔助記憶裝置24也可以。
[其他] 此外，本案揭示的技術，並不限定於上述實施形態，在其要旨的範圍內可以有各種可能的變形。
例如，在上述各實施形態中，使用包含Cl2 氣體及BCl3 氣體的混合氣體的電漿進行配線層32的蝕刻，在配線層32的厚度成為預定的厚度時停止BCl3 氣體的供應，但揭示的技術不限於此。例如，使用包含Cl2 氣體及BCl3 氣體的混合氣體的電漿進行配線層32的蝕刻，在配線層32成為預定的厚度時停止BCl3 氣體的供應，同時取代BCl3 氣體將不活性氣體供應至處理室104內也可以。亦即，停止BCl3 氣體的供應後，使用包含氯含有氣體及不活性氣體的混合氣體的電漿進行配線層32的蝕刻。
藉由在Cl2 氣體添加Ar氣體等不活性氣體，能夠控制由蝕刻形成的溝的形狀等。作為不活性氣體，例如可使用Ar氣體及N2 氣體等。此外，例如如圖4所例示那樣，即便是在Cl2 氣體添加Ar氣體等不活性氣體的情形，也不會看到半導體層31的電阻值的降低，關於半導體層31的蝕刻速率，也與作為處理氣體使用Cl2 氣體時同程度。
此外，在上述各實施形態中，作為還原性氣體的一例雖以BCl3 氣體為例說明，但不限於揭示的技術，作為還元性氣體除了BCl3 氣體以外也可以使用HCl氣體等。
此外，在上述各實施形態中，雖根據蝕刻時間的經過判定是否到達「預定的厚度」，但揭示的技術不限於此。例如，以機械手法(例如，觸針式段差計)、光學手法(例如，光學式膜厚測定器)、因固有振動數的手法(例如，水晶振動元件)等直接或間接地量測膜厚判定是否到達「預定的厚度」也可以。
又，上述各實施形態的蝕刻裝置1，雖作為被處理基板G以用於FPD面板的玻璃基板為例說明，但揭示的技術不限於此，被處理基板G例如是矽晶圓等半導體基板也可以。
又，在上述各實施形態中，作為電漿源的一例使用感應耦合電漿處理被處理基板G，但揭示的技術不限於此，關於使用感應耦合電漿以外的電漿源處理被處理基板G的裝置也適用揭示的技術。作為感應耦合電漿以外的電漿源，例如，可以是電容耦合型電漿(CCP)、微波激發表面波電漿(SWP)、電子迴旋加速器共振電漿(ECP)、及螺旋波激發電漿(HWP)等。
以上，應注意這次揭示的實施形態全部的點都是例示，並非用來限制者。實際上上述實施形態可以以多種形態具現。又，上述實施形態，在不脫離申請專利範圍及其要旨的情況下，以各種形態省略、置換、變更也可以。
D‧‧‧半導體元件 G‧‧‧被處理基板 1‧‧‧蝕刻裝置 10‧‧‧本體 101‧‧‧腔室 102‧‧‧介電體壁 103‧‧‧天線室 104‧‧‧處理室 106‧‧‧窗 111‧‧‧噴淋框體 112‧‧‧氣體擴散室 113‧‧‧天線 115‧‧‧高頻電源 120‧‧‧氣體供應機構 121‧‧‧氣體供應源 130‧‧‧載置台 131‧‧‧基材 132‧‧‧靜電夾盤 153‧‧‧高頻電源 160‧‧‧排氣機構 170‧‧‧發光監視器 20‧‧‧控制裝置 30‧‧‧閘門絕緣膜 31‧‧‧半導體層 32‧‧‧配線層 320‧‧‧Ti層 321‧‧‧Al層 322‧‧‧Ti層 33‧‧‧光阻
[圖1]圖1為表示本揭示的第1實施形態的蝕刻裝置的一例的概略剖面圖。 [圖2]圖2為表示底閘極構造的TFT即半導體元件的配線形成工程的一例的示意圖。 [圖3]圖3為表示底閘極構造的TFT即半導體元件的配線形成工程的一例的示意圖。 [圖4]圖4為表示每種處理氣體的半導體層的電阻值及半導體層的蝕刻速率的一例的圖。 [圖5]圖5為用來說明第1實施形態的BCl3 氣體的供應停止的時序的一例的圖。 [圖6]圖6為表示第1實施形態的蝕刻處理的一例的流程圖。 [圖7]圖7為表示本揭示的第2實施形態的蝕刻裝置的一例的概略剖面圖。 [圖8]圖8為用來說明第2實施形態的BCl3 氣體的供應停止的時序的一例的圖。 [圖9]圖9為表示第2實施形態的蝕刻處理的一例的流程圖。 [圖10]圖10為表示控制裝置的硬體的一例的圖。

Claims (5)

  1. 一種蝕刻方法，包含：為了形成半導體元件，對收容具有在氧化物半導體上層積包含Al的配線層的構造的被處理基板的腔室內，供應還原性氣體及氯含有氣體的供應工程；藉由包含由供應至前述腔室內的前述還原性氣體及前述氯含有氣體構成的混合氣體的處理氣體的電漿，蝕刻前述配線層的第1蝕刻工程；藉由前述第1蝕刻工程將前述配線層蝕刻至預定的厚度時，停止向前述腔室內的前述還原性氣體的供應的停止工程；藉由包含持續供應至前述腔室內的前述氯含有氣體的處理氣體的電漿，蝕刻前述配線層的第2蝕刻工程；前述配線層包含：鄰接於前述氧化物半導體之上並層積的包含Ti的第1配線層；及鄰接於前述第1配線層之上並層積的包含Al的第2配線層；前述預定的厚度，比在前述腔室內從停止前述還原性氣體的供應後到除去前述處理氣體的前述還原性氣體所需要的時間內前述配線層被蝕刻的厚度還厚；前述還原性氣體為BCl3氣體或HCl氣體；前述氯含有氣體為Cl2氣體。
  2. 如請求項1記載的蝕刻方法，其中，作為藉由包含前述混合氣體的前述處理氣體的電漿將前述配線層蝕刻至前述預定的厚度所需要的時間設定預先混合氣體處理時間；前述停止工程，在前述第1蝕刻工程於前述混合氣體處理時間執行後執行。
  3. 如請求項1記載的蝕刻方法，其中，在前述停止工程中，包含於從前述處理氣體的電漿發出的光中的特定波長的光的發光強度表現出預定的變化時，停止向前述腔室內的前述還原性氣體的供應。
  4. 如請求項1至3中任1項記載的蝕刻方法，其中，在前述停止工程中，藉由前述第1蝕刻工程將前述配線層蝕刻至預定的厚度時，取代前述還原性氣體向前述腔室內供應不活性氣體；在前述第2蝕刻工程中，藉由包含供應至前述腔室內的前述氯含有氣體及前述不活性氣體的處理氣體的電漿，再蝕刻前述配線層。
  5. 如請求項1至3中任1項記載的蝕刻方法，其中，前述 氧化物半導體構成TFT(Thin Film Transistor)的通道。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023070771A (ja) 2021-11-10 2023-05-22 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462180B (zh) * 2009-06-26 2014-11-21 United Microelectronics Corp 蝕刻複合膜的方式

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04103123A (ja) * 1990-08-23 1992-04-06 Nec Corp 配線形成方法
US5202291A (en) * 1990-09-26 1993-04-13 Intel Corporation High CF4 flow-reactive ion etch for aluminum patterning
JPH04288827A (ja) * 1991-03-18 1992-10-13 Sony Corp ドライエッチング方法
JPH0567612A (ja) * 1991-09-06 1993-03-19 Nippon Telegr & Teleph Corp <Ntt> 配線層形成法
JP3360404B2 (ja) * 1994-04-01 2002-12-24 ソニー株式会社 プラズマエッチング方法
JP2953974B2 (ja) * 1995-02-03 1999-09-27 松下電子工業株式会社 半導体装置の製造方法
JPH09232284A (ja) * 1996-02-22 1997-09-05 Hitachi Ltd Ａｌ配線のエッチング方法及びエッチング装置
US5827437A (en) * 1996-05-17 1998-10-27 Lam Research Corporation Multi-step metallization etch
JPH10335313A (ja) 1997-06-03 1998-12-18 Hitachi Ltd プラズマエッチング方法
JP4583533B2 (ja) * 1999-12-27 2010-11-17 株式会社半導体エネルギー研究所 金属配線の形成方法
JP3526546B2 (ja) 2000-08-30 2004-05-17 シャープ株式会社 液晶表示装置の製造方法
JP3733021B2 (ja) 2000-12-15 2006-01-11 シャープ株式会社 プラズマプロセス方法
JP2002237485A (ja) * 2001-02-08 2002-08-23 Sony Corp 半導体装置の製造方法
US7521369B2 (en) * 2006-10-23 2009-04-21 Interuniversitair Microelektronica Centrum (Imec) Selective removal of rare earth based high-k materials in a semiconductor device
KR101634970B1 (ko) 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP2009032794A (ja) 2007-07-25 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
KR101611643B1 (ko) * 2008-10-01 2016-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8664097B2 (en) 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6531422B2 (ja) 2014-03-11 2019-06-19 東京エレクトロン株式会社 プラズマ処理装置、基板処理システム、薄膜トランジスターの製造方法及び記憶媒体
JP6416899B2 (ja) * 2014-06-03 2018-10-31 シャープ株式会社 半導体装置およびその製造方法
JP6326312B2 (ja) 2014-07-14 2018-05-16 株式会社ジャパンディスプレイ 表示装置
JP6785101B2 (ja) * 2016-09-09 2020-11-18 東京エレクトロン株式会社 プラズマエッチング方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462180B (zh) * 2009-06-26 2014-11-21 United Microelectronics Corp 蝕刻複合膜的方式

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