TWI767002B - 蝕刻方法及蝕刻裝置 - Google Patents

蝕刻方法及蝕刻裝置 Download PDF

Info

Publication number
TWI767002B
TWI767002B TW107117356A TW107117356A TWI767002B TW I767002 B TWI767002 B TW I767002B TW 107117356 A TW107117356 A TW 107117356A TW 107117356 A TW107117356 A TW 107117356A TW I767002 B TWI767002 B TW I767002B
Authority
TW
Taiwan
Prior art keywords
gas
etching
film
chamber
electrode layer
Prior art date
Application number
TW107117356A
Other languages
English (en)
Other versions
TW201909273A (zh
Inventor
神戶喬史
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201909273A publication Critical patent/TW201909273A/zh
Application granted granted Critical
Publication of TWI767002B publication Critical patent/TWI767002B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Weting (AREA)

Abstract

[課題] 使FPD的品質提升。 　　[解決手段] 搬入工程中，係將設置了「在半導體層上形成電極層」之複數個元件的被處理基板搬入至腔室內，該電極層，係包含有第1Ti膜、Al膜及第2Ti膜。供給工程中，係將第1處理氣體供給至腔室內。第1蝕刻工程中，係藉由第1處理氣體之電漿，蝕刻各元件之電極層所含有的第2Ti膜，並於任一元件，蝕刻各元件之電極層所含有的Al膜直至第1Ti膜露出為止。切換工程中，係將被供給至腔室內之處理氣體從第1處理氣體切換成包含N2 氣體的第2處理氣體。第2蝕刻工程中，係藉由第2處理氣體之電漿，再度開始進行各元件之電極層的蝕刻。

Description

蝕刻方法及蝕刻裝置
本發明之各種態樣及實施形態，係關於蝕刻方法及蝕刻裝置。
FPD(Flat Panel Display)所使用之薄膜電晶體(TFT：Thin Film Transistor)，係藉由一面在玻璃基板等的基板上，將閘極電極或閘極絕緣膜、半導體層等圖案化，一面依序層積的方式而形成。從高電子移動率或消耗電力低等的觀點來看，在TFT之通道，係使用由銦(In)、鎵(Ga)及鋅(Zn)所構成的氧化物半導體。像這樣的氧化物半導體，係即便為非晶質狀態，亦具有比較高的電子移動率。因此，以在TFT之通道使用氧化物半導體的方式，可實現高速的開關動作。
例如，在通道蝕刻型之底部閘極構造的TFT中，係在玻璃基板上依序形成閘極電極、閘極絕緣膜、氧化物半導體膜後，在氧化物半導體膜上形成電極膜，其後，以電漿等蝕刻其金屬膜，藉此，形成源極電極及汲極電極。作為形成源極電極及汲極電極之電極膜，係例如大多使用層積有鈦(Ti)膜、鋁(Al)膜及Ti膜的金屬膜，作為該情況下之蝕刻氣體，係使用含氯氣體例如Cl2 氣體。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2000-235968號公報
[本發明所欲解決之課題]
然而，在FPD中，係為了抑制畫質之偏差，從而要求精度良好地加工FPD所含有之多數個TFT。但是，由於近年來之FPD，係有大型化的傾向，因此，在FPD之製造工程中，係變得難以均勻地加工被配置於大型之玻璃基板的多數個TFT。
例如，根據玻璃基板上之電漿的分布，係存在有電極膜之蝕刻速率依每個部位而異的情形。因此，在位於蝕刻速率較低之部位的TFT中，當繼續蝕刻直至電極膜被確實地蝕刻為止時，導致在位於蝕刻速率較高之部位的TFT中，被蝕刻至電極膜之下層的氧化物半導體層。藉此，各TFT之氧化物半導體的厚度產生偏差，從而導致FPD的品質劣化。
又，在位於蝕刻速率低之部位的TFT中，當繼續電漿所致之蝕刻直至電極膜被確實地蝕刻為止時，位於蝕刻速率高之部位之TFT的氧化物半導體層，係長時間地被曝露於電漿。藉此，存在有氧化物半導體層之特性發生變化的情形。藉此，各TFT之氧化物半導體的特性產生偏差，從而導致FPD的品質劣化。 [用以解決課題之手段]
本發明之一態樣，係一種蝕刻方法，其特徵係，包含有：搬入工程；供給工程；第1蝕刻工程；切換工程；及第2蝕刻工程。搬入工程中，係將設置了「在半導體層上形成電極層」之複數個元件的被處理基板搬入至腔室內，該電極層，係在第1Ti膜上層積Al膜，在Al膜上層積第2Ti膜。供給工程中，係將第1處理氣體供給至腔室內。第1蝕刻工程中，係在腔室內，藉由第1處理氣體之電漿，蝕刻各元件之電極層所含有的第2Ti膜，並於任一元件，蝕刻各元件之電極層所含有的Al膜直至第1Ti膜露出為止。切換工程中，係將被供給至腔室內之處理氣體從第1處理氣體切換成包含N2 氣體的第2處理氣體。第2蝕刻工程中，係在腔室內，藉由第2處理氣體之電漿，再度開始進行各元件之電極層的蝕刻。 [發明之效果]
根據本發明之各種態樣及實施形態，可使FPD的品質提升。
本案揭示之蝕刻方法，係於一實施形態，包含有：搬入工程；供給工程；第1蝕刻工程；第1切換工程；及第2蝕刻工程。搬入工程中，係將設置了「在半導體層上形成電極層」之複數個元件的被處理基板搬入至腔室內，該電極層，係在第1Ti膜上層積Al膜，在Al膜上層積第2Ti膜。供給工程中，係將第1處理氣體供給至腔室內。第1蝕刻工程中，係在腔室內，藉由第1處理氣體之電漿，蝕刻各元件之電極層所含有的第2Ti膜，並於任一元件，蝕刻各元件之電極層所含有的Al膜直至第1Ti膜露出為止。第1切換工程中，係將被供給至腔室內之處理氣體從第1處理氣體切換成包含N2 氣體的第2處理氣體。第2蝕刻工程中，係在腔室內，藉由第2處理氣體之電漿，再度開始進行各元件之電極層的蝕刻。
又，本案揭示之蝕刻方法中，係於一實施形態，亦可更包含有：第1判定工程，測定第1蝕刻工程中存在於腔室內的空間之對應Ti元素之波長之光的發光強度，並判定該發光強度是否減少後轉為增加。第1切換工程中，係亦可在第1判定工程，當被判定為對應Ti元素之波長之光的發光強度減少後轉為增加的情況下，將被供給至腔室內之處理氣體從第1處理氣體切換成第2處理氣體。
又，在本案揭示之蝕刻方法的一個實施形態中，第1處理氣體，係亦可為BCl3 氣體及Cl2 氣體的混合氣體或亦可為Cl2 氣體，第2處理氣體，係亦可為Cl2 氣體及N2 氣體的混合氣體。
又，本案揭示之蝕刻方法中，係於一個實施形態，更包含有：第2切換工程；及第3蝕刻工程。第2切換工程中，係在第2蝕刻工程，所有元件中之第1Ti膜露出後，將被供給至腔室內之處理氣體從第2處理氣體切換成不包含氮元素的第3處理氣體。第3蝕刻工程中，係在腔室內，藉由第3處理氣體之電漿，再度開始進行各元件之電極層的蝕刻。
又，本案揭示之蝕刻方法中，係於一個實施形態，亦可更包含有：第2判定工程，測定第2蝕刻工程中存在於腔室內的空間之對應Ti元素之波長之光的發光強度，並判定該發光強度之增加率是否成為預定值以下。第2切換工程中，係亦可在第2判定工程，當被判定為對應Ti元素之波長之光的發光強度之增加率成為預定值以下的情況下，將被供給至腔室內之處理氣體從第2處理氣體切換成第3處理氣體。
又，在本案揭示之蝕刻方法的一個實施形態中，第3處理氣體，係亦可為BCl3 氣體及Cl2 氣體的混合氣體或亦可為Cl2 氣體。
又，在本案揭示之蝕刻方法的一個實施形態中，半導體層，係亦可為氧化物半導體。
又，在本案揭示之蝕刻方法的一個實施形態中，氧化物半導體，係亦可構成TFT(Thin Film Transistor)之通道。
本案揭示之蝕刻裝置，係於一個實施形態，具備有腔室；載置台；供給部；生成部；及控制部。載置台，係被設置於腔室內，載置有設置了「在半導體層上形成電極層」之複數個元件的被處理基板，該電極層，係在第1Ti膜上層積Al膜，在Al膜上層積第2Ti膜。供給部，係將處理氣體供給至腔室內。生成部，係在被處理基板被載置於載置台的狀態下，生成被供給至腔室內之處理氣體的電漿。控制部，係執行：第1蝕刻工程；切換工程；及第2蝕刻工程。第1蝕刻工程中，控制部，係控制供給部，使第1處理氣體供給至腔室內，且控制生成部，在腔室內生成第1處理氣體之電漿，藉此，蝕刻各元件之電極層所含有的第2Ti膜，並於任一元件，蝕刻各元件之電極層所含有的Al膜直至第1Ti膜露出為止。切換工程中，控制部，係控制供給部，將被供給至腔室內之處理氣體從第1處理氣體切換成包含N2 氣體的第2處理氣體。第2蝕刻工程中，控制部，係控制生成部，在腔室內生成第2處理氣體之電漿，藉此，再度開始進行各元件之電極層的蝕刻。
以下，參閱圖面，詳細地說明關於本案揭示之蝕刻方法及蝕刻裝置的實施形態。另外，並非藉由以下的本實施形態來限定本案揭示之蝕刻方法及蝕刻裝置。
[蝕刻裝置1之構成] 　　圖1，係表示蝕刻裝置1之一例的圖。蝕刻裝置1，係具有本體10及控制部20。蝕刻裝置1，係藉由電漿蝕刻被形成於被處理基板W上之金屬膜的裝置。本實施形態中，被處理基板W，係例如FPD面板，經由蝕刻裝置1所致之蝕刻處理，在被處理基板W上形成複數個TFT。另外，以下中，係將被形成於被處理基板W上的各TFT記載為元件D。
本體10，係例如具有角筒形狀之氣密的腔室101，由內壁面經陽極氧化處理的鋁所形成。腔室101，係接地。腔室101，係藉由介電質壁102被區劃成上下，介電質壁102之上面側成為收容了天線之天線室103，介電質壁102之下面側成為生成電漿的處理室104。介電質壁102，係由Al2 O3 等的陶瓷或石英等所構成，且構成處理室104之頂棚壁。
在腔室101中之天線室103的側壁103a與處理室104的側壁104a之間，係設置有突出於內側的支撐棚架105，介電質壁102，係藉由該支撐棚架105所支撐。
在介電質壁102之下側部分，係嵌入有將處理氣體供給至處理室104內的淋浴頭框體111。淋浴頭框體111，係例如藉由複數根懸吊具(未圖示)，成為被吊掛於腔室101之頂棚的狀態。
淋浴頭框體111，係例如由表面經陽極氧化處理之鋁等的導電性材料所構成。在淋浴頭框體111之內部，係形成有往水平方向擴展的氣體擴散室112，在氣體擴散室112，係連通有朝向下方延伸的複數個氣體吐出孔112a。
在介電質壁102之上面大致中央，係以連通於氣體擴散室112的方式，設置有氣體供給管124。氣體供給管124，係從腔室101之頂棚朝腔室101的外部貫通，且被連接於氣體供給機構120。
氣體供給機構120，係具有氣體供給源121a、氣體供給源121b、MFC(Mass Flow Controller)122a、MFC122b、閥123a及閥123b。氣體供給機構120，係供給部之一例。MFC122a，係例如被連接於供給Cl2 氣體等的含氯氣體之氣體供給源121a，控制從氣體供給源121a所供給之氣體的流量。閥123a，係控制氣體向氣體供給管124的供給及停止供給，該氣體，係流量藉由MFC122a所控制。
MFC122b，係例如被連接於供給N2氣體等的含氮氣體之氣體供給源121b，控制從氣體供給源121b所供給之氣體的流量。閥123b，係控制氣體向氣體供給管124的供給及停止供給，該氣體，係流量藉由MFC122b所控制。
從氣體供給機構120所供給之氣體，係經由氣體供給管124被供給至淋浴頭框體111內，並擴散於淋浴頭框體111的氣體擴散室112內。而且，擴散於氣體擴散室112內之氣體，係從淋浴頭框體111之下面的氣體吐出孔112a被吐出至處理室104內的空間。
在天線室103內，係配設有天線113。天線113，係具有：天線線113a，藉由銅或鋁等的導電性高之金屬所形成。天線線113a，係形成為環狀或螺旋狀等的任意形狀。天線113，係藉由間隔件117自介電質壁102間隔開，該間隔物117，係由絕緣構件所構成。
在天線線113a之端子118，係連接有朝天線室103的上方延伸之供電構件116的一端。在供電構件116之另一端，係連接有供電線119的一端，在供電線119之另一端，係經由匹配器114連接有高頻電源115。高頻電源115，係經由匹配器114、供電線119、供電構件116及端子118，將例如13.56MHz之頻率的高頻電力供給至天線113。藉此，在位於天線113之下方的處理室104內形成感應電場，藉由該感應電場，使從淋浴頭框體111所供給之氣體電漿化，並在處理室104內生成感應耦合電漿。淋浴頭框體111及天線113，係生成部的一例。
在處理室104內之底壁，係經由間隔物126，設置有載置被處理基板W的載置台130，該間隔物126，係藉由絕緣性構件形成為框狀。載置台130，係具有：基材131，被設置於間隔物126上；靜電夾具132，被設置於基材131上；及保護構件133，由絕緣性構件所形成，覆蓋基材131及靜電夾具132的側壁。基材131及靜電夾具132，係呈與被處理基板W之形狀對應的矩形狀，載置台130之整體被形成為四角板狀或柱狀。間隔物126及保護構件133，係由氧化鋁等的絕緣性陶瓷所構成。
靜電夾具132，係被設置於基材131的上面。靜電夾具132，係具有：介電質層145，由陶瓷熔射膜所構成；及電極146，被設置於介電質層145的內部。電極146，係例如可採用板狀、膜狀、格子狀、網狀等的各種形態。在電極146，係經由供電線147連接有直流電源148，且施加有從直流電源148所供給的直流電壓。從直流電源148經由供電線147被施加至電極146之直流電壓，係藉由開關(未圖示)所控制。藉由從直流電源148所施加之直流電壓，在電極146產生庫倫力或強生拉貝克力等的靜電吸附力，載置於靜電夾具132上之被處理基板W被吸附保持於靜電夾具132的上面。作為靜電夾具132之介電質層145，係可使用Al2 O3 或Y2 O3 等。
在基材131，係經由供電線151，連接有匹配器152及高頻電源153。經由供電線151及匹配器152，對基材131供給高頻電力，藉此，離子被引入至配置於基材131之上方的被處理基板W。藉由高頻電源153被供給至基材131之高頻電力的頻率，係例如50kHz~10MHz之範圍的頻率，例如3.2MHz。
另外，在載置台130之基材131內，係設置有用以控制被處理基板W之溫度的溫度調整機構及溫度感測器(皆未圖示)。又，在本體10，係設置有傳熱氣體供給機構(未圖示)，該傳熱氣體供給機構，係在被處理基板W被載置於載置台130的狀態下，將用以調節被處理基板W與載置台130之間的熱傳達量之傳熱氣體例如He氣體供給至被處理基板W與載置台130之間。而且，在載置台130，係設置有可相對於靜電夾具132之上面側突出/沒入的複數個升降銷(未圖示)，該複數個升降銷，係用以進行被處理基板W之收授。
在處理室104之側壁104a，係設置有用以將被處理基板W朝處理室104搬入及搬出的搬入搬出口155，搬入搬出口155，係可藉由閘閥G進行開關。藉由閘閥G被控制成開啟狀態的方式，可經由搬入搬出口155進行被處理基板W之搬入及搬出。
又，在處理室104之側壁104a，係例如設置有藉由石英等所形成的窗106。處理室104內所生成的電漿中之離子或自由基等發出的光，係經由窗106被放射至處理室104之外部。在窗106之外部，係設置有發光監控器170。發光監控器170，係接收從窗106洩漏的光，並根據所接收的光，依每個波長測定電漿中之各元件發出的光之強度。在本實施形態中，發光監控器170，係測定對應Ti元素之波長之光的發光強度。
在處理室104之底壁的緣部或角隅部，係形成有複數個排氣口159，在各排氣口159，係設置有排氣機構160。排氣機構160，係具有：排氣管161，被連接於排氣口159；APC(Auto Pressure Controller)閥162，藉由調整排氣管161之開合度的方式，控制處理室104內之壓力；及真空泵163，用以經由排氣管161對處理室104內進行排氣。藉由真空泵163對處理室104內進行排氣，在電漿所致之蝕刻處理中，藉由調整APC閥162之開合度的方式，將處理室104內之壓力維持在預定壓力。
控制部20，係具有記憶體及處理器。控制部20內之處理器，係讀出並執行被儲存於控制部20之記憶體的程式，藉此，控制本體10之各部。關於藉由控制部20所進行之具體的處理，係如後所述。
[元件D之形成過程] 　　在此，說明關係設置於被處理基板W上之複數個元件D之形成過程的一部分。圖2，係表示底部閘極構造之TFT即元件D之電極形成工程之一例的示意圖。被處理基板W上之元件D的電極形成工程中，係首先，在玻璃基板等的基板上形成閘極電極，在閘極電極上層積閘極絕緣膜30。而且，例如如圖2(a)所示，在閘極絕緣膜30上層積半導體層31。在本實施形態中，半導體層31，係例如由銦(In)、鎵(Ga)及鋅(Zn)所構成的氧化物半導體。氧化物半導體即半導體層31，係構成TFT之通道。
而且，在半導體層31被圖案化成預定形狀後，以覆蓋半導體層31的方式，層積電極層32。在電極層32，係例如圖2(a)所示般，含有Ti膜320、Al膜321及Ti膜322。電極層32，係藉由在Ti膜320上層積Al膜321，並在Al膜321上層積Ti膜322的方式而形成。Ti膜320，係第1Ti膜之一例，Ti膜322，係第2Ti膜之一例。而且，在電極層32上層積光阻33，並將光阻33圖案化成源極電極及汲極電極的形狀。而且，藉由被處理基板W被曝露於含氯氣體之電漿的方式，例如如圖2(b)所示般，沿著光阻33之圖案蝕刻電極層32，藉由電極層32形成源極電極及汲極電極。
然而，FPD所使用之被處理基板W，係有大型化的傾向，蝕刻裝置1之本體10亦大型化。因此，在處理室104內變得難以生成均勻的電漿，從而變得難以均勻地加工被配置於被處理基板W上之多數個元件D。
在此，考慮在例如圖2(a)所示之被處理基板W中，使用含有氯之1種類的氣體蝕刻電極層32之情形。當電漿之分布在處理室104內存在有偏差時，則在被處理基板W上，電漿密度高的部位中，係蝕刻速率變高，電漿密度低的部位中，係蝕刻速率變低。因此，在被設置於被處理基板W上的複數個元件D中，元件D之蝕刻速率依被處理基板W上的部位而異。
位於電漿密度高之部位的元件D中，係例如如圖3(a)所示般，電極層32之蝕刻快速地進行，並藉由電極層32，早期形成源極電極及汲極電極。圖3，係表示比較例中之元件D之電極形成工程之一例的示意圖。
另一方面，位於電漿密度低之部位的元件D，係蝕刻速率比起位於電漿密度高之部位的元件D更低。因此，位於電漿密度高之部位的元件D中，係例如如圖3(a)所示般，即便為完成了電極層32之蝕刻的情況下，位於蝕刻速率低之部位的元件D中，係例如如圖3(b)所示般，電極層32之蝕刻亦尚未完成。
即便在蝕刻速率低之部位的元件D中，亦只要繼續進行蝕刻，則可例如如圖3(d)所示般，不久溝的底部達到半導體層31而形成源極電極及汲極電極。但是，在該情況下，由於配置於電漿之密度高之區域的元件D中，係藉由電極層32之蝕刻，在半導體層31露出後進一步繼續進行蝕刻，因此，例如如圖3(c)所示般，半導體層31被加以蝕刻。因此，位於電漿密度高之部位的元件D之半導體層31，係消耗量比起位於電漿密度低之部位的元件D之半導體層31更多。
又，即便電漿所致之半導體層31的消耗量少，配置於電漿之密度高的區域之元件D的半導體層31，亦係被曝露於電漿的時間比起配置於電漿之密度低的區域之元件D的半導體層31更長。藉此，在半導體層31中發生氧原子之脫離等的特性劣化。因此，導致被處理基板W上的各元件D中之半導體層31之特性的偏差變大。
因此，本實施形態中，係在進行Al膜321之蝕刻的期間，將被供給至處理室104內之氣體切換成Al膜對Ti膜之選擇比大的氣體。藉此，在配置於電漿之密度高的區域之元件D與配置於電漿之密度低的區域之元件D中，可縮小直至藉由蝕刻而使半導體層31露出為止的時間差。藉此，可降低配置於電漿之密度高的區域之元件D中之半導體層31的消耗量，並且，可縮短半導體層31被曝露於電漿的時間。藉此，可抑制被處理基板W上的各元件D中之半導體層31之特性的偏差，並可使FPD的品質提升。
具體而言，係藉由含氯氣體之電漿，蝕刻電極層32直至電極層32內之Al膜321的中途為止。藉此，配置於電漿之密度高的區域之元件D與配置於電漿之密度低的區域之元件D中，係例如如圖4(a)及圖4(b)所示般，電極層32之蝕刻量產生較大的差。圖4，係表示本實施形態中之元件D之電極形成工程之一例的示意圖。圖4(a)、(c)及(e)，係表示配置於電漿之密度高的區域之元件D之電極形成工程的一例，圖4(b)、(d)及(f)，係表示配置於電漿之密度低的區域之元件D之電極形成工程的一例。
而且，在配置於電漿之密度高的區域之元件D中，於完成了Al膜321之蝕刻的階段，將被供給至處理室104內之氣體切換成Al膜對Ti膜之選擇比大的氣體。藉此，比起配置於電漿之密度高的區域之元件D中之Ti膜320的蝕刻速率，配置於電漿之密度低的區域之元件D中之Al膜321的蝕刻速率更提升。因此，配置於電漿之密度高的區域之元件D與配置於電漿之密度低的區域之元件D中，係例如如圖4(c)及圖4(d)所示般，作為電極層32整體之蝕刻速率的差變小。藉此，可降低配置於電漿之密度高的區域之元件D中之半導體層31的消耗量，並且，可縮短曝露於電漿的時間。
另外，本實施形態中，作為Al膜對Ti膜之選擇比大的氣體，係使用Cl2 氣體及N2 氣體的混合氣體。但是，當半導體層31被曝露於N2 氣體之電漿時，則存在有表面被氮化而特性發生變化的情形。因此，在配置於電漿之密度高的區域之元件D中，在半導體層31露出之前，將蝕刻氣體從Cl2 氣體及N2 氣體的混合氣體切換成不含有N2 氣體的蝕刻氣體。而且，藉由不含有N2 氣體的蝕刻氣體之電漿，繼續進行電極層32之蝕刻，在配置於電漿之密度高的區域之元件D與配置於電漿之密度低的區域之元件D中，例如圖4(e)及圖4(f)所示般，電極層32之蝕刻完成。
[蝕刻氣體之選擇比] 　　在此，針對關於Al膜對Ti膜之選擇比大的氣體之實驗結果進行說明。圖5，係表示當相對於Cl2 氣體之流量而改變N2 氣體之流量的情況下之蝕刻速率及選擇比之實驗結果之一例的圖。
在僅使用了Cl2 氣體的情況下(亦即，將N2 氣體之流量設成為0的情況下)，例如如圖5所示般，Al之蝕刻速率為224(nm/min)，Ti之蝕刻速率為161(nm/min)。在該情況下，Al對Ti之選擇比，係約1.39。
又，在將Cl2 氣體的流量與N2 氣體的流量之比設成為4：1的情況下，例如如圖5所示般，Al之蝕刻速率為194(nm/min)，Ti之蝕刻速率為111(nm/min)。在該情況下，Al對Ti之選擇比，係約1.75。
又，在將Cl2 氣體的流量與N2 氣體的流量之比設成為3：2的情況下，例如如圖5所示般，Al之蝕刻速率為145(nm/min)，Ti之蝕刻速率為81(nm/min)。在該情況下，Al對Ti之選擇比，係約1.79。
如此一來，在蝕刻氣體中，Cl2 氣體所添加之N2 氣體的流量越多，則Al對Ti之選擇比越增加。在Ti膜320被蝕刻之期間所切換的蝕刻氣體中，Al對Ti之選擇比越高，則在配置於電漿之密度高的區域之元件D與配置於電漿之密度低的區域之元件D中，可縮小電極層32整體中之蝕刻速率的差。
另外可以說，只要添加N2 氣體，則相較於僅以Cl2 氣體蝕刻電極層32的情形，由於Al對Ti之選擇比變高，因此，在各元件D中，可縮小電極層32整體中之蝕刻速率的差。作為藉由添加N2 氣體的方式使Al對Ti之選擇比變高的理由，係被認為是Ti之表面被氮化而變得難以蝕刻。又，由於僅以N2 氣體，係皆無法蝕刻Al及Ti，因此，即便為增加N2 氣體之添加量的情況下，蝕刻氣體亦必需至少含有Cl氣體。又，根據圖5所示之實驗結果，N2 氣體的流量對Cl2 氣體的流體之比，係25%以上為較佳。而且，N2 氣體的流量對Cl2 氣體的流體之比，係25%以上67%以下為更佳。
[蝕刻氣體之切換時序] 　　圖6，係表示蝕刻中之Ti元素及Al元素之發光強度之變化之一例的示意圖。例如當藉由Cl2 氣體之電漿，對形成了圖2(a)所示之元件D的被處理基板W進行蝕刻時，則首先，蝕刻電極層32內之Ti膜322。藉此，從Ti膜322脫離之Ti元素開始漂移至處理室104內，例如如圖6所示般，在處理室104內，對應Ti元素之波長之光的發光強度開始增加。
而且，在配置於電漿之密度高的區域之元件D中，當Al膜321露出時，則在處理室104內，對應Ti元素之波長之光的發光強度轉為減少的同時，對應Al元素之波長之光的發光強度開始增加。
而且，即便在配置於電漿之密度低的區域之元件D中，當Al膜321亦露出時，則在處理室104內，對應Ti元素之波長之光的發光強度成為最小，對應Al元素之波長之光的發光強度成為最大。
而且，進一步進行蝕刻，在配置於電漿之密度高的區域之元件D中，於Ti膜320露出的時序t1 ，例如如圖6所示般，在處理室104內，對應Al元素之波長之光的發光強度轉為減少的同時，對應Ti元素之波長之光的發光強度再次開始增加。
本實施形態中，係於對應Ti元素之波長之光的發光強度從減少再次轉為增加之時序t1 ，將被供給至處理室104內之氣體切換成Al膜對Ti膜之選擇比大的氣體。具體而言，係將N2 氣體添加至Cl2 氣體。Cl2 氣體，係第1處理氣體之一例，包含有Cl2 氣體及N2 氣體的混合氣體，係第2處理氣體之一例。藉此，在配置於電漿之密度低的區域之元件D中，更迅速地蝕刻剩餘的Al膜321，且配置於電漿之密度高的區域之元件D中之Ti膜320的蝕刻速率會下降。因此，在配置於電漿之密度低的區域之元件D與配置於電漿之密度高的區域之元件D中，可縮小電極層32整體中之蝕刻速率的差。
而且，進一步進行蝕刻，即便在配置於電漿之密度低的區域之元件D中，亦於Ti膜320露出的時序t2 ，例如如圖6所示般，在處理室104內，對應Al元素之波長之光的發光強度之減少率及對應Ti元素之波長之光的發光強度之增加率均成為預定值以下(例如0)。
本實施形態中，係於對應Ti元素之波長之光的發光強度之增加率成為了預定值以下的時序t2 ，將被供給至處理室104內之氣體恢復為原來的蝕刻氣體。具體而言，係停止N2 氣體之添加，並恢復為Cl2 氣體之供給。藉此，藉由Ti膜320之蝕刻，可在Ti膜320之下層的半導體層31露出之際，防止半導體層31之表面被曝露於N2 氣體。
而且，進一步進行蝕刻，在配置於電漿之密度高的區域之元件D中，當半導體層31露出時，則在處理室104內，對應Ti元素之波長之光的發光強度開始減少。而且，即便在配置於電漿之密度低的區域之元件D中，亦於半導體層31露出的時序t3 ，對應Ti元素之波長之光的發光強度之減少量成為預定值以下(例如0)。於時序t3 ，係由於即便在配置於電漿之密度低的區域之元件D中，電極層32之蝕刻亦完成，因此，所有元件D的電極層32之蝕刻完成。
[蝕刻處理] 　　圖7，係表示蝕刻處理之一例的流程圖。圖6所示之蝕刻處理，係藉由控制部20的控制加以執行。
首先，開啟閘閥G，被處理基板W被搬入至處理室104內(S100)。而且，被處理基板W被載置於載置台130之靜電夾具132上，並關閉閘閥G。而且，控制部20，係控制未圖示之開關，使來自直流電源148的直流電壓經由供電線147施加至電極146。藉此，被處理基板W被吸附保持於靜電夾具132之上面。而且，控制部20，係控制未圖示之溫度調整機構，將被處理基板W調節為預定溫度。
其次，控制部20，係控制APC閥162及真空泵163，將處理室104內排氣至預定真空度。而且，控制部20，係以將閥123a控制成開啟狀態，使從氣體供給源121a所供給之Cl2 氣體成為預定流量的方式，控制MFC122a。藉此，經由氣體供給管124，開始供給Cl2 氣體至處理室104內(S101)。另外，閥123b，係被控制成關閉狀態。步驟S101，係供給工程之一例。
其次，控制部20，係控制高頻電源115，使例如13.56MHz的高頻電力施加至天線113。藉此，經由介電質壁102，在天線113之下方的處理室104內產生磁場，並藉由產生之磁場，在處理室104內產生感應電場。藉此，藉由感應電場加速處理室104內之電子，經加速之電子會與被導入至處理室104內之Cl2 氣體的分子或原子發生衝突，藉此，在處理室104內生成感應耦合電漿(S102)。
而且，控制部20，係控制高頻電源153，使例如3.2MHz的高頻電力施加至基材131。藉此，離子被引入至被處理基板W上，開始進行被處理基板W上之各元件D的電極層32之蝕刻。如此一來，步驟S102中，係在處理室104內，生成Cl2 氣體之電漿，藉此，蝕刻各元件D之電極層32所含有的Ti膜322。而且，在於任一元件，蝕刻各元件D之電極層32所含有的Al膜321直至Ti膜320露出為止。步驟S102，係第1蝕刻工程之一例。
其次，控制部20，係參閱發光監控器170所致之測定結果，判定相應Ti元素之波長之光的發光強度是否從減少轉為增加(S103)。步驟S103，係第1判定工程之一例。當對應Ti元素之波長之光的發光強度從減少轉為增加的情況下(S103：Yes)，控制部20，係以將閥123b控制為開啟狀態，使從氣體供給源121b所供給之N2 氣體成為預定流量的方式，控制MFC122b。控制部20，係以使N2 氣體的流量對Cl2 氣體的流體之比成為例如67%的方式，控制MFC122a及MFC122b。藉此，將被供給至處理室104內之氣體從Cl2 氣體切換成包含Cl2 氣體及N2 氣體的混合氣體，並經由氣體供給管124，開始供給Cl2 氣體及N2 氣體至處理室104內(S104)。步驟S104，係第1切換工程之一例。而且，藉由Cl2 氣體及N2 氣體的混合氣體之電漿，繼續進行各元件D的電極層32之蝕刻。在切換了供給至處理室104內之氣體後所進行的步驟S104之蝕刻，係第2蝕刻工程之一例。
其次，控制部20，係參閱發光監控器170所致之測定結果，判定相應Ti元素之波長之光的發光強度之增加率是否成為預定值以下(S105)。步驟S105，係第2判定工程之一例。當相應Ti元素之波長之光的發光強度之增加率成為了預定值以下的情況下(S105：Yes)，控制部20，係將閥123b控制成關閉狀態，停止來自氣體供給源121b之N2 氣體的供給(S106)。藉此，將被供給至處理室104內之氣體從包含有Cl2 氣體及N2 氣體的混合氣體切換成不包含氮元素的第3處理氣體之一例即Cl2 氣體。步驟S106，係第2切換工程之一例。而且，藉由Cl2 氣體之電漿，繼續進行各元件D的電極層32之電漿。在切換了供給至處理室104內之氣體後所進行的步驟S106之蝕刻，係第3蝕刻工程之一例。
其次，控制部20，係參閱發光監控器170所致之測定結果，判定相應Ti元素之波長之光的發光強度減少，其減少率是否成為預定值以下(S107)。當相應Ti元素之波長之光的發光強度之減少率成為了預定值以下的情況下(S107：Yes)，控制部20，係控制高頻電源115及高頻電源153，使對天線113及基材131之高頻電力的供給停止。藉此，停止處理室104內之電漿的生成(S108)。而，控制部20，係將閥123a控制成關閉狀態，使APC閥162及真空泵163的動作停止。而且，控制部20，係控制未圖示之開關，使從直流電源148對電極146之直流電壓的施加停止，並使未圖示之複數個升降銷上升。而且，開啟閘閥G，被處理基板W從處理室104內被搬出(S109)。
[控制部之硬體] 　　圖8，係表示控制部20之硬體之一例的圖。控制部20，係例如如圖8所示，具備有CPU(Central Processing Unit)21、RAM(Random Access Memory)22、ROM(Read Only Memory)23、輔助記憶裝置24、通信介面(I/F)25、輸出入介面(I/F)26及媒體介面(I/F)27。
CPU21，係根據被儲存於ROM23或輔助記憶裝置24之程式進行動作，並進行各部的控制。ROM23，係儲存有控制部20起動時藉由CPU21所執行的開機程式或依存於控制部20之硬體的程式等。
輔助記憶裝置24，係例如HDD(Hard Disk Drive)或SSD(Solid State Drive)等，儲存有藉由CPU21所執行的程式及藉由該程式所使用的資料等。CPU21，係將被儲存於輔助記憶裝置24內之程式例如從輔助記憶裝置24讀出而載入至RAM22上，並執行所載入的程式。通信I/F25，係經由通信電纜，從本體10的各部接收信號而發送至CPU21，並將CPU21生成之信號經由通信電纜發送至本體10的各部。
CPU21，係經由輸出入I/F26，控制顯示器等的輸出裝置及鍵盤或滑鼠等的輸入裝置。CPU21，係經由輸出入I/F26，從輸入裝置取得資料。又，CPU21，係將生成之資料經由輸出入I/F26輸出至輸出裝置。
媒體I/F27，係將被儲存於記錄媒體28的程式或資料等讀出，並儲存於輔助記憶裝置24。記錄媒體28，係例如DVD(Digital Versatile Disc)、PD(Phase change rewritable Disk)等的光學紀錄媒體、MO(Magneto-Optical disk)等的光磁性記錄媒體、帶式媒體、磁性記錄媒體或半導體記憶體等。另外，控制部20，係亦可從其他裝置，經由通信電纜等取得被儲存於輔助記憶裝置24的程式等，並將取得的程式等儲存於輔助記憶裝置24。
以上，說明了關於蝕刻裝置1之實施形態。從上述說明可清楚地明白，根據本實施形態之蝕刻裝置1，可降低配置於電漿之密度高的區域之元件D中之半導體層31的消耗量，並且，可縮短配置於電漿之密度高的區域之元件D中之半導體層31被曝露於電漿的時間。藉此，可使FPD的品質提升。
[其他] 　　另外，本發明，係不限定於上述之實施形態，可在其要旨的範圍內進行各種變形。
例如，上述的實施形態中，係在各元件D的電極層32之蝕刻中，藉由第1處理氣體之電漿，蝕刻電極層32直至Al膜321的中途為止，其後，添加N2 氣體，藉由第1處理氣體及N2 氣體的混合氣體之電漿，繼續進行蝕刻。而且，第1處理氣體，係例如Cl2 氣體。但是，本案揭示之技術並不限於此。例如，第1處理氣體，係亦可為BCl3 氣體及Cl2 氣體的混合氣體。在該情況下，在各元件D的電極層32之蝕刻中，藉由BCl3 氣體及Cl2 氣體的混合氣體之電漿，蝕刻電極層32直至Al膜321的中途為止，其後，停止BCl3 氣體的供給，添加N2 氣體，藉由Cl2 氣體及N2 氣體的混合氣體之電漿，繼續進行蝕刻。另外，第1處理氣體，係除了Cl2 氣體以外，亦可為BCl3 氣體或CCl4 氣體等的其他含氯氣體。
又，亦可將於第1處理氣體添加了N2 氣體的氣體設成為第2處理氣體。藉此，可簡化氣體供給機構120之構成。
又，上述的本實施形態中，雖係於對應Ti元素之波長之光的發光強度之增加率成為了預定值以下的時序t2 (參閱圖6)，停止N2 氣體之添加劑而再度開始進行Cl2 氣體的供給，但本案揭示之技術並不限於此。例如如圖6所示般，於對應Ti元素之波長之光的發光強度之增加率成為預定值以下的時序t2 ，係對應Al元素之波長之光的發光強度變低。因此，亦可監視對應Al元素之波長之光的發光強度以代替對應Ti元素之波長之光的發光強度之增加率，當對應Al元素之波長之光的發光強度成為了預定閾值以下的情況下，停止N2 氣體之添加，並再度開始進行Cl2 氣體之供給。
又，上述的實施形態中，雖係以使用作為電漿源之感應耦合電漿來進行蝕刻的蝕刻裝置1為例進行了說明，但本案揭示之技術並不限於此。只要是使用電漿來進行蝕刻的蝕刻裝置1，則電漿源不限於感應耦合電漿，例如可使用電容耦合電漿、微波電漿､磁控管電漿等任意的電漿源。
D‧‧‧元件G‧‧‧閘閥W‧‧‧被處理基板1‧‧‧蝕刻裝置10‧‧‧本體20‧‧‧控制部101‧‧‧腔室102‧‧‧介電質壁103‧‧‧天線室104‧‧‧處理室106‧‧‧窗111‧‧‧淋浴頭框體113‧‧‧天線115‧‧‧高頻電源120‧‧‧氣體供給機構130‧‧‧載置台131‧‧‧基材132‧‧‧靜電夾具148‧‧‧直流電源153‧‧‧高頻電源160‧‧‧排氣機構170‧‧‧發光監控器30‧‧‧閘極絕緣膜31‧‧‧半導體層32‧‧‧電極層320‧‧‧Ti膜321‧‧‧Al膜322‧‧‧Ti膜33‧‧‧光阻
【圖1】圖1，係表示蝕刻裝置之一例的圖。 　　【圖2】圖2，係表示底部閘極構造之TFT即元件之電極形成工程之一例的示意圖。 　　【圖3】圖3，係表示比較例中之元件之電極形成工程之一例的示意圖。 　　【圖4】圖4，係表示本實施形態中之元件之電極形成工程之一例的示意圖。 　　【圖5】圖5，係表示當相對於Cl2 氣體之流量而改變N2 氣體之流量的情況下之蝕刻速率及選擇比之實驗結果之一例的圖。 　　【圖6】圖6，係表示蝕刻中之Ti元素及Al元素之發光強度之變化之一例的示意圖。 　　【圖7】圖7，係表示蝕刻處理之一例的流程圖。 　　【圖8】圖8，係表示控制部之硬體之一例的圖。

Claims (8)

  1. 一種蝕刻方法，其特徵係，包含有：搬入工程，將設置了「在半導體層上形成電極層」之複數個元件的被處理基板搬入至腔室內，該電極層，係在第1Ti膜上層積Al膜，在前述Al膜上層積第2Ti膜；供給工程，將第1處理氣體供給至前述腔室內；第1蝕刻工程，在前述腔室內，藉由前述第1處理氣體之電漿，蝕刻各前述元件之前述電極層所含有的前述第2Ti膜，並於任一前述元件，蝕刻各前述元件之前述電極層所含有的前述Al膜直至前述第1Ti膜露出為止；第1切換工程，將被供給至前述腔室內之處理氣體從前述第1處理氣體切換成包含N2氣體的第2處理氣體；第2蝕刻工程，在前述腔室內，藉由前述第2處理氣體之電漿，再度開始進行各前述元件之前述電極層的蝕刻；第2切換工程，在前述第2蝕刻工程，所有前述元件中之前述第1Ti膜露出後，將被供給至前述腔室內之處理氣體從前述第2處理氣體切換成不包含氮元素的第3處理氣體；及第3蝕刻工程，在前述腔室內，藉由前述第3處理氣體之電漿，再度開始進行各個前述元件之前述電極層的蝕刻。
  2. 如申請專利範圍第1項之蝕刻方法，其中，更包含 有：第1判定工程，測定前述第1蝕刻工程中存在於前述腔室內的空間之對應Ti元素之波長之光的發光強度，並判定前述發光強度是否減少後轉為增加，前述第1切換工程中，係在前述第1判定工程，當被判定為前述發光強度減少後轉為增加的情況下，將被供給至前述腔室內之處理氣體從前述第1處理氣體切換成前述第2處理氣體。
  3. 如申請專利範圍第1或2項之蝕刻方法，其中，前述第1處理氣體，係Cl2氣體或BCl3氣體及Cl2氣體的混合氣體，前述第2處理氣體，係Cl2氣體及N2氣體的混合氣體。
  4. 如申請專利範圍第1項之蝕刻方法，其中，更包含有：第2判定工程，測定前述第2蝕刻工程中存在於前述腔室內的空間之對應Ti元素之波長之光的發光強度，並判定前述發光強度之增加率是否成為了預定值以下，前述第2切換工程中，係在前述第2判定工程，當被判定為前述發光強度之增加率成為了前述預定值以下的情況下，將被供給至前述腔室內之處理氣體從前述第2處理氣體切換成前述第3處理氣體。
  5. 如申請專利範圍第1項之蝕刻方法，其中，前述第3處理氣體，係BCl3氣體及Cl2氣體的混合氣體或Cl2氣體。
  6. 如申請專利範圍第1或2項之蝕刻方法，其中，前述半導體層，係氧化物半導體。
  7. 如申請專利範圍第6項之蝕刻方法，其中，前述氧化物半導體，係構成TFT(Thin Film Transistor)之通道。
  8. 一種蝕刻裝置，其特徵係，具備有：腔室；載置台，被設置於前述腔室內，載置有設置了「在半導體層上形成電極層」之複數個元件的被處理基板，該電極層，係在第1Ti膜上層積Al膜，在前述Al膜上層積第2Ti膜；供給部，將處理氣體供給至前述腔室內；生成部，在前述被處理基板被載置於前述載置台的狀態下，生成被供給至前述腔室內之前述處理氣體的電漿；及控制部，前述控制部，係執行：第1蝕刻工程，控制前述供給部，使第1處理氣體供給 至前述腔室內，且控制前述生成部，在前述腔室內生成第1處理氣體之電漿，藉此，蝕刻各前述元件之前述電極層所含有的前述第2Ti膜，並於任一前述元件，蝕刻各前述元件之前述電極層所含有的前述Al膜直至前述第1Ti膜露出為止；切換工程，控制前述供給部，將被供給至前述腔室內之前述處理氣體從前述第1處理氣體切換成包含N2氣體的第2處理氣體；及第2蝕刻工程，控制前述生成部，在前述腔室內生成前述第2處理氣體之電漿，藉此，再度開始進行各前述元件之前述電極層的蝕刻。
TW107117356A 2017-06-05 2018-05-22 蝕刻方法及蝕刻裝置 TWI767002B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017110524A JP6878154B2 (ja) 2017-06-05 2017-06-05 エッチング方法およびエッチング装置
JP2017-110524 2017-06-05

Publications (2)

Publication Number Publication Date
TW201909273A TW201909273A (zh) 2019-03-01
TWI767002B true TWI767002B (zh) 2022-06-11

Family

ID=64540067

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107117356A TWI767002B (zh) 2017-06-05 2018-05-22 蝕刻方法及蝕刻裝置

Country Status (4)

Country Link
JP (1) JP6878154B2 (zh)
KR (1) KR102136458B1 (zh)
CN (1) CN108987285B (zh)
TW (1) TWI767002B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200303053A (en) * 2002-02-06 2003-08-16 Applied Materials Inc A high selectivity and residue free process for metal on thin dielectric gate etch application
US20080087633A1 (en) * 2006-10-12 2008-04-17 Min-Seok Oh Method for forming a metal line and method for manufacturing display substrate having the metal line
US20090305503A1 (en) * 2008-03-28 2009-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing Method of Semiconductor Device
TW201546901A (zh) * 2014-03-11 2015-12-16 Tokyo Electron Ltd 電漿處理裝置、薄膜電晶體之製造方法及記憶媒體
US20160204068A1 (en) * 2015-01-08 2016-07-14 Canon Kabushiki Kaisha Semiconductor device and semiconductor device manufacturing method

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58206126A (ja) * 1982-05-26 1983-12-01 Hitachi Ltd 多層膜のプラズマエツチング方法
JPH01158733A (ja) * 1987-12-16 1989-06-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH06216069A (ja) * 1993-01-13 1994-08-05 Hitachi Ltd エッチング方法及び装置
US5545590A (en) * 1994-08-29 1996-08-13 International Business Machines Corporation Conductive rie-resistant collars for studs beneath rie-defined wires
JPH08340005A (ja) * 1995-06-09 1996-12-24 Yamaha Corp 配線形成法
US5976986A (en) * 1996-08-06 1999-11-02 International Business Machines Corp. Low pressure and low power C12 /HC1 process for sub-micron metal etching
US5883007A (en) * 1996-12-20 1999-03-16 Lam Research Corporation Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading
DE19728472A1 (de) * 1997-07-03 1999-01-07 Siemens Ag Strukturierungsverfahren
US6548413B1 (en) * 1998-03-26 2003-04-15 Chartered Semiconductor Manufacturing Ltd. Method to reduce microloading in metal etching
JP2000235968A (ja) 1999-02-15 2000-08-29 Sharp Corp ドライエッチング装置及びそれを用いたドライエッチング方法
JP4605554B2 (ja) * 2000-07-25 2011-01-05 独立行政法人物質・材料研究機構 ドライエッチング用マスク材
JP2007103604A (ja) * 2005-10-03 2007-04-19 Hitachi High-Technologies Corp エッチング方法および処理装置
JP5192209B2 (ja) * 2006-10-06 2013-05-08 東京エレクトロン株式会社 プラズマエッチング装置、プラズマエッチング方法およびコンピュータ読取可能な記憶媒体
JP2015076487A (ja) * 2013-10-08 2015-04-20 株式会社ジャパンディスプレイ 液晶表示装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200303053A (en) * 2002-02-06 2003-08-16 Applied Materials Inc A high selectivity and residue free process for metal on thin dielectric gate etch application
US20080087633A1 (en) * 2006-10-12 2008-04-17 Min-Seok Oh Method for forming a metal line and method for manufacturing display substrate having the metal line
US20090305503A1 (en) * 2008-03-28 2009-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing Method of Semiconductor Device
TW201546901A (zh) * 2014-03-11 2015-12-16 Tokyo Electron Ltd 電漿處理裝置、薄膜電晶體之製造方法及記憶媒體
US20160204068A1 (en) * 2015-01-08 2016-07-14 Canon Kabushiki Kaisha Semiconductor device and semiconductor device manufacturing method

Also Published As

Publication number Publication date
KR20180133221A (ko) 2018-12-13
KR102136458B1 (ko) 2020-07-21
TW201909273A (zh) 2019-03-01
CN108987285B (zh) 2023-05-16
JP6878154B2 (ja) 2021-05-26
JP2018206937A (ja) 2018-12-27
CN108987285A (zh) 2018-12-11

Similar Documents

Publication Publication Date Title
US9972503B2 (en) Etching method
US9396962B2 (en) Etching method
US10090191B2 (en) Selective plasma etching method of a first region containing a silicon atom and an oxygen atom
US9337056B2 (en) Semiconductor device manufacturing method
US9039913B2 (en) Semiconductor device manufacturing method
US20080066868A1 (en) Focus ring and plasma processing apparatus
US8404595B2 (en) Plasma processing method
US9039909B2 (en) Plasma etching method, semiconductor device manufacturing method and computer-readable storage medium
US9852922B2 (en) Plasma processing method
US20100224587A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
US9355861B2 (en) Semiconductor device manufacturing method and computer-readable storage medium
US20100144157A1 (en) Plasma etching apparatus and method
US10109495B2 (en) Plasma etching method for selectively etching silicon oxide with respect to silicon nitride
US20190198336A1 (en) Etching method
US20150206713A1 (en) Plasma processing apparatus
KR102281211B1 (ko) 에칭 방법
TWI767002B (zh) 蝕刻方法及蝕刻裝置
US9754797B2 (en) Etching method for selectively etching silicon oxide with respect to silicon nitride
US20080176408A1 (en) Method and apparatus for manufacturing semiconductor devices, control program and computer-readable storage medium