CN108987285B - 蚀刻方法和蚀刻装置 - Google Patents

蚀刻方法和蚀刻装置 Download PDF

Info

Publication number
CN108987285B
CN108987285B CN201810567822.6A CN201810567822A CN108987285B CN 108987285 B CN108987285 B CN 108987285B CN 201810567822 A CN201810567822 A CN 201810567822A CN 108987285 B CN108987285 B CN 108987285B
Authority
CN
China
Prior art keywords
gas
etching
process gas
film
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810567822.6A
Other languages
English (en)
Other versions
CN108987285A (zh
Inventor
神户乔史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN108987285A publication Critical patent/CN108987285A/zh
Application granted granted Critical
Publication of CN108987285B publication Critical patent/CN108987285B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Weting (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本发明的目的在于提高FPD的品质。在搬入工序中，设置有多个包括第一Ti膜、Al膜和第二Ti膜的电极层形成于半导体层上的多个元件的被处理基片被搬入腔体内。在供给工序中，向腔体内供给第一处理气体。在第一蚀刻工序中，利用第一处理气体的等离子体，对包含于各个元件的电极层中的第二Ti膜进行蚀刻，进而对包含于各个元件的电极层中的Al膜进行蚀刻直至在任一个元件中第一Ti膜露出。在切换工序中，将向腔体内供给的处理气体从第一处理气体切换成包含N2气体的第二处理气体。在第二蚀刻工序中，利用第二处理气体的等离子体，重新开始对各个元件的电极层进行蚀刻。

Description

蚀刻方法和蚀刻装置
技术领域
本发明的多个方面和实施方式涉及蚀刻方法和蚀刻装置。
背景技术
FPD(Flat Panel Display，平板显示器)中所使用的薄膜晶体管(TFT：Thin FilmTransistor)是通过在玻璃基片等基片上将栅极电极、栅极绝缘膜、半导体层等一边图案化一边依次层叠而形成。在TFT的沟道中，从电子移动度的高度和耗电低等观点来看，使用由铟(In)、镓(Ga)、和锌(Zn)构成的氧化物半导体。这种氧化物半导体在非结晶状态下也具有较高的电子移动度。因此，通过在TFT的沟道中使用氧化物半导体，能够实现高速的开关操作。
例如，在沟道蚀刻型的底栅构造的TFT中，在玻璃基片上依次形成栅极电极、栅极绝缘膜、氧化物半导体膜后，在氧化物半导体膜上形成电极膜，然后利用等离子体对该金属膜进行蚀刻，由此形成源极电极和漏极电极。作为形成源极电极和漏极电极的电极膜，例如，多使用层叠钛(Ti)膜、铝(Al)膜和Ti膜而成的金属膜，作为此时的蚀刻气体，使用例如Cl2气体的含氯气体。
现有技术文献
专利文献1：日本特开2000－235968号公报
发明内容
发明想要解决的技术问题
在FPD中，为了抑制画面的不均，要求对包含于FPD中的多个TFT进行高精加工。但是，近年来的FPD存在大型化的倾向，因此，在FPD的制造工序中，难以均匀地对配置在大型玻璃基片上的多个TFT进行加工。
例如，因玻璃基片上的等离子体的分布不同，不同部位的电极膜的蚀刻率也各不相同。因此，在位于蚀刻率低的部位的TFT中，如果为了确保电极膜被蚀刻而继续进行蚀刻，则在位于蚀刻率高的部位的TFT中，电极膜的下层的氧化物半导体层就会被蚀刻。于是，各个TFT的氧化物半导体的厚度产生不均，导致FPD的品质劣化。
另外，在位于蚀刻率低的部位的TFT中，如果为了确保电极膜被蚀刻而继续进行蚀刻，则位于蚀刻率高的部位的TFT的氧化物半导体层就会长时间暴露在等离子体中。于是，氧化物半导体层的特性有时发生变化。于是，各个TFT的氧化物半导体的特性产生不均，FPD的品质劣化。
用于解决技术问题的技术方案
本发明的一个方面是一种蚀刻方法，包括：搬入工序；供给工序；第一蚀刻工序；切换工序；和第二蚀刻工序。在搬入工序中，将设置有多个元件的被处理基片搬入腔体内，其中，所述多个元件在半导体层上形成有电极层，上述电极层通过在在第一Ti膜上层叠Al膜、在上述Al膜上层叠第二Ti膜而形成。在供给工序中，向腔体内供给第一处理气体。在第一蚀刻工序中，利用第一处理气体的等离子体，对包含于各个元件的电极层中的第二Ti膜进行蚀刻，进而对包含于各个元件的电极层中的Al膜进行蚀刻直至在任一个元件中第一Ti膜露出。在切换工序中，将向腔体内供给的处理气体从第一处理气体切换成包含N2气体的第二处理气体。在第二蚀刻工序中，利用第二处理气体的等离子体，重新开始对各个元件的电极层进行蚀刻。
发明效果
根据本发明的各个方面和实施方式，能够提高FPD的品质。
附图说明
图1是表示蚀刻装置的一个例子的图。
图2是表示作为底栅构造的TFT的元件的电极形成工序的一个例子的图。
图3是表示比较例中的元件的电极形成工序的一个例子的示意图。
图4是表示本实施方式中的元件的电极形成工序的一个例子的示意图。
图5是针对C12气体的流量改变N2气体的流量时蚀刻率和选择比的实验结果的一个例子的图。
图6是表示蚀刻中的Ti元素和Al元素的发光强度的变化的一个例子的示意图。
图7是表示蚀刻处理的一个例子的流程图。
图8是表示控制部的硬件的一个例子的图。
附图标记说明
D   元件
G   闸阀
W   被处理基片
1   蚀刻装置
10  主体
20  控制部
101 腔体
102 介质体壁
103 天线室
104 处理室
106 窗
111 喷头框体
113 天线
115 高频电源
120 气体供给机构
130 载置台
131 基材
132 静电卡盘
148 直流电源
153 高频电源
160 排气机构
170 发光显示器
30  栅极绝缘膜
31  半导体层
32  电极层
320 Ti膜
321 Al膜
322 Ti膜
33  光刻胶。
具体实施方式
所公开的蚀刻方法，在一个实施方式中，包括：搬入工序；供给工序；第一蚀刻工序；第一切换工序；和第二蚀刻工序。在搬入工序中，将设置有多个元件的被处理基片搬入腔体内，其中，上述多个元件在半导体层上形成有电极层，上述电极层通过在在第一Ti膜上层叠Al膜、在上述Al膜上层叠第二Ti膜而形成。在供给工序中，向腔体内供给第一处理气体。在第一蚀刻工序中，利用第一处理气体的等离子体，对包含于各个元件的电极层中的第二Ti膜进行蚀刻，进而对包含于各个元件的电极层中的Al膜进行蚀刻直至在任一个元件中第一Ti膜露出。在切换工序中，将向腔体内供给的处理气体从第一处理气体切换成包含N2气体的第二处理气体。在第二蚀刻工序中，利用第二处理气体的等离子体，重新开始对各个元件的电极层进行蚀刻。
另外，在所公开的蚀刻方法的一个实施方式中，在第一蚀刻工序中还可以包括第一判断工序，测量与存在于腔体内的空间中的Ti元素对应的波长的光的发光强度，判断该发光强度是否减小后增加。在第一切换工序中，在第一判断工序中判断为与Ti元素对应的波长的光的发光强度减小后增加的情况下，将向腔体内供给的处理气体从第一处理气体切换成第二处理气体即可。
另外，在所公开的蚀刻方法的一个实施方式中，第一处理气体也可以是BC13气体和C12的混合气体或者C12气体，第二处理气体也可以是C12气体和N2气体的混合气体。
另外，在所公开的蚀刻方法的一个实施方式中，还可以包括第二切换工序、第三蚀刻工序。在第二切换工序中，在第二蚀刻工序中在所有的元件中第一Ti膜露出后，将向腔体内供给的处理气体从第二处理气体切换成不包含氮元素的第三处理气体。在第三蚀刻工序中，在腔体内利用第三处理气体的等离子体，重新开始对各个元件的电极层进行蚀刻。
另外，在所公开的蚀刻方法的一个实施方式中，在第二蚀刻工序中还可以包括第二判断工序，测量与存在于腔体内的空间中的Ti元素对应的波长的光的发光强度，判断该发光强度的增加率是否为规定值以下。在第二切换工序中，在第二判断工序中判断位与Ti元素对应的波长的光的发光强度的增加率变为规定值以下的情况下，将向腔体内供给的处理气体从第二处理气体切换成第三处理气体即可。
另外，在所公开的蚀刻方法的一个实施方式中，第三处理气体是BC13气体和C12气体的混合气体，也可以是C12气体。
另外，在所公开的蚀刻方法的一个实施方式中，半导体层也可以是氧化物半导体。
另外，在所公开的蚀刻方法的一个实施方式中，氧化物半导体也可以构成TFT(Thin Film Transistor，薄膜晶体管)的沟道。
另外，在一个实施方式中，所公开的蚀刻装置包括：腔体、载置台、供给部、生成部和控制部。载置台设置于腔体内，用于载置设置有多个元件的被处理基片，其中，上述多个元件在半导体层上形成有电极层，上述电极层通过在在第一Ti膜上层叠Al膜、在上述Al膜上层叠第二Ti膜而形成。供给部向腔体内供给处理气体。生成部在被处理基片载置在载置台的状态下，生成向腔体内供给的处理气体的等离子体。控制部运行第一蚀刻工序、切换工序、第二蚀刻工序。在第一蚀刻工序中，控制部控制供给部向腔体内供给第一处理气体，控制生成部在腔体内生成第一处理气体的等离子体，由此，对包含于各个元件的电子层中的第二Ti膜进行蚀刻，进入对包含于各个元件的电极层中Al膜进行蚀刻直至在任一个元件中第一Ti膜露出。在切换工序中，控制部控制供给部使向腔体内供给的处理气体从第一处理气体切换成包含N2气体的第二处理气体。在第二蚀刻工序中，控制部控制生成部在腔体内生成第二处理气体的等离子体，由此，重新对各个元件的电极层进行蚀刻。
下面，参照附图，对所公开的蚀刻方法和蚀刻装置的实施方式进行说明。此外，所公开的蚀刻方法和蚀刻装置并不限于以下的本实施方式。
【蚀刻装置1的构造】
图1是表示蚀刻装置1的一个例子的图。蚀刻装置1具有主体10和控制部20。蚀刻装置1是利用等离子体对形成于被处理基片W上的金属膜进行蚀刻的装置。在本实施方式中，被处理基片W例如是FPD面板，经过蚀刻装置1的蚀刻处理，在被处理基片W上形成多个TFT。此外，以下将形成于被处理基片W上的各个TFT记作元件D。
主体10例如具有由内壁面被阳极氧化处理的铝形成的角筒形状的气密腔体101。腔体101接地。腔体101被电介质壁102上下划分，电介质壁102的上表面侧作为收纳天线的天线室103，电介质壁102的下表面侧作为生成等离子体的处理室104。电介质壁102采用Al2O3(氧化铝)等陶瓷或者石英等构成，构成处理室104的顶壁。
在腔体101中的天线室103的侧壁103a与处理室104的侧壁104a之间设置向内侧突出的支承架105，电介质壁102被该支承架105支承。
在电介质壁102的下侧部分嵌入用来向处理室104内供给处理气体的喷头框体111。喷头框体111例如处于利用多个悬臂(未图示)悬垂在腔体101的顶部的状态。
喷头框体111例如采用表面被阳极氧化处理的铝等导电性材料构成。在喷头框体111的内部形成向水平方向扩大的气体扩散室112，在气体扩散室112中连通着朝着下方延伸的多个气体喷出口112a。
在电介质壁102的上表面大致中央，以与气体扩散室112连通的方式设置有气体供给管124。气体供给管124从腔体101的顶部贯通至腔体101的外部，与气体供给机构120连接。
气体供给机构120具有气体供给源121a、气体供给源121b、MFC(Mass FlowController，流量控制器)122a、MFC122b、阀123a和阀123b。气体供给机构120是供给部的一个例子。MFC122a例如与供给C12气体等含氯气体的气体供给源121a连接，控制从气体供给源121a供给的气体的流量。阀123a控制向气体供给管124供给和停止供给流量被MFC122a所控制的气体。
MFC122b例如与供给N2气体等含氮气体的气体供给源121b连接，控制从气体供给源121b供给的气体的流量。阀123b控制向气体供给管124供给和停止供给流量被MFC122b所控制的气体。
从气体供给机构120供给的气体通过气体供给管124供给喷头框体111内，并在喷头框体111的气体扩散室112内扩散。在气体扩散室112内扩散的气体从喷头框体111下表面的气体喷出口112a向处理室104内的空间喷出。
在天线室103内配置有天线113。天线113具有采用铜和铝等导电性高的金属形成的天线113a。天线113a形成环状和旋涡状等任意的形状。天线113利用采用绝缘部件构成的垫圈117与电介质壁102隔开。
天线113a的端子118与向天线室103的上方延伸的送电部件116的一端连接。送电部件116的另一端与送电线119的一端连接，送电线119的另一端隔着匹配器114连接有高频电源115。高频电源115通过匹配器114、送电线119、送电部件116和端子118，向天线113供给例如13.56MHz频率的高频电力。由此，在处于天线113下方的处理室104内形成感应电场，根据该感应电场，从喷头框体111供给的气体被等离子体化，在处理室104内生成电感耦合等离子体。喷头框体111和天线113是生成部的一个例子。
在处理室104的底壁，隔着采用绝缘性部件形成框缘状的垫圈126设置有载置被处理基片W的载置台130。载置台130具有：设置于垫圈126上的基材131；设置于基材131之上的静电卡盘132；采用绝缘性部件形成，覆盖基材131和静电卡盘132侧壁的保护部件133。基材131和静电卡盘132形成与被处理基片W的形状对应的矩形，载置台130的整体形成四边板状或者棱状。垫圈126和保护部件133采用铝等绝缘性陶瓷构成。
静电卡盘132设置于基材131的上表面。静电卡盘132具有：由陶瓷喷镀膜构成的电介质层145；和设置于电介质层145内部的电极146。电极146例如可以采用板状、膜状、格子状、网状等多种方式。电极146通过送电线147连接有直流电源148，被施加从直流电源148供给的直流电压。从直流电源148通过送电线147施加在电极146上的直流电压由开关(未图示)控制。根据从直流电源148施加的直流电压，在电极146上产生库伦力和约翰森·拉贝克力等的静电吸附力，载置在静电卡盘132上的被处理基片W被吸附保持在静电卡盘132的上表面。作为静电卡盘132的电介质层145，可以使用A12O3和Y2O3等。
基材131经由送电线151连接有匹配器152和高频电源153。通过送电线151和匹配器152向基材131供给高频电力，由此，将离子吸引到配置在基材131上方的被处理基片W。通过高频电源153供给基材131的高频电力的频率例如是50kHz～10MHz范围的频率，例如是3.2MHz。
此外，在载置台130的基材131内设置有用于控制被处理基片W的温度调节机构和温度传感器(图中均未表示)。另外，在主体10上还设置有传热气体供给机构(未图示)，在被处理基片W被载置在载置台130上的状态下，将用于调节被处理基片W与载置台130之间的传热量的传热气体例如He气体供给到被处理基片W与载置台130之间。另外，在载置台130上，以能够相对于静电卡盘132突出和没入的方式设置有用于进行被处理基片W的交接的多个升降销(未图示)。
在处理室104的侧壁104a设置有用于将被处理基片W搬入处理室140和从处理室140搬出的搬入搬出口155，搬入搬出口155通过闸阀G能够开闭。将闸阀G控制在打开状态，由此，通过搬入搬出口155能够搬入和搬出被处理基片W。
另外，在处理室104的侧壁104a设置有例如由石英等形成的窗106。在处理室104内生成的等离子体中的离子和自由基等所发出的光通过窗106向处理室104的外部照射。在窗106的外部设置有发光显示器170。发光显示器170接收从窗106漏出的光，根据所接收的光，按照波长分别测量等离子体的各个元素所发出的光的强度。在本实施方式中，发光显示器170测量与Ti元素对应的波长的光的发光强度。
在处理室104的底壁的边缘部或者角落部形成有多个排气口159，在各个排气口159处设置排气机构160。排气机构160包括：与排气口159连接的排气管161；通过调整排气管161的开度来控制处理室104内的压力的APC(Auto Pressure Controller，压力自动调节器)阀162；和通过排气管161对处理室104内进行排气的真空泵163。利用真空泵163对处理室104内进行排气，在利用等离子体进行蚀刻的处理过程中，调整APC阀162的开度，由此，将处理室104内的压力保持在规定的压力。
控制部20具有存储器和处理器。控制部20内的处理器读取并运行保存在控制部20内的存储器中的程序，由此来控制主体10的各个部分。由控制部20所进行的具体处理在后文述说。
【元件D的形成过程】
此处，对设置于被处理基片W上的多个元件D的形成过程的一部分进行说明。图2是表示作为底栅构造的TFT的元件D的电极形成工序的一个例子的示意图。在被处理基片W上的元件D的电极形成工序中，首先，在玻璃基片等基片上形成栅电极，在栅电极上层叠栅极绝缘膜30。接着，如图2的(a)所示，在栅极绝缘膜30上层叠半导体层31。在本实施方式中，半导体层31例如是由铟(In)、镓(Ga)和锌(Zn)构成的氧化物半导体。作为氧化物半导体的半导体层31构成TFT的沟道。
在半导体层31图案化为规定的形状后，以覆盖半导体层31的方式层叠电极层32。在电极层32上，如图2的(a)所示，包含Ti膜320、Al膜321和Ti膜322。电极层32通过在Ti膜320上层叠Al膜321，在Al膜321上层叠Ti膜322而形成。Ti膜320是第Ti膜的一个例子，Ti膜322是第二Ti膜的一个例子。在电极层32上层叠光刻胶33，光刻胶33图案化为源极电极和漏极电极的形状。被处理基片W通过暴露在含氯气体的等离子体中，如图2的(b)所示，沿着光刻胶33的图案来蚀刻电极层32，由电极层32形成源极电极和漏极电极。
另外，用于FPD的被处理基片W呈现大型化趋势，蚀刻装置1的主体10也呈现大型化。因此，难以在处理室104内生成均匀的等离子体，难以均匀地加工配置在被处理基片W上的多个元件D。
此处，考虑在如图2的(a)所示的被处理基片W中，使用含氯的一种气体对电极层32进行蚀刻的情况。如果在处理室104内等离子体的分布出现偏离，则在被处理基片W上，在等离子体密度高的部位蚀刻率增大，在等离子体密度低的部位蚀刻率降低。因此，在设置于被处理基片W上的多个元件D中，因被处理基片W上的部位不同，元件D的蚀刻率也各异。
在等离子体密度高的部位的元件D中，如图3的(a)所示，电极层32的蚀刻加快，利用电极层32迅速形成源极电极和漏极电极。图3是表示比较例中的元件D的电极形成工序的一个例子的示意图。
另一方面，在等离子体密度低的部位的元件D中，蚀刻率比等离子体密度高的部位的元件D低。因此，在等离子体密度高的部位的元件D中，如图3的(a)所示，在电极层32的蚀刻结束的情况下，在蚀刻率低的部位的元件D中，如图3的(b)所示，电极层32的蚀刻仍未结束。
在蚀刻率低的部位的元件D中，如果也继续进行蚀刻，则如图3的(d)所示，沟底最终也会到达半导体层31，能够形成源极电极和漏极电极。但是，在此情况下，在配置在等离子体密度高的区域中的元件D中，根据电极层32的蚀刻半导体层31露出后继续进行蚀刻，因此，如图3的(c)所示，半导体层31最终被蚀刻。因此，等离子体密度高的部位的元件D的半导体层31与等离子体密度低的部位的元件的半导体层31相比，消耗增多。
另外，即使半导体层31的等离子体消耗少，配置在等离子体密度高的区域中的元件D的半导体层31与配置在等离子体密度低的区域中的元件D的半导体层31相比，暴露在等离子体中的时间也变长。由此，在半导体层31中发生氧原子的脱离等特性劣化。因此，被处理基片W上的各个元件D中的半导体层31的特性差异增大。
因此，在本实施方式中，在对Al膜321进行蚀刻的期间，向处理室104内供给的气体被切换成Al膜与Ti膜的选择比大的气体。由此，在配置在等离子体密度高的区域中的元件D、与配置在等离子体密度低的区域中的元件D中，能够缩小通过蚀刻半导体层31露出之前的时间差。由此，能降低配置在等离子体密度高的区域中的元件D中的半导体层31的消耗量，并且能够缩短半导体层31暴露在等离子体中的时间。由此，能够控制被处理基片W上的各个元件D中的半导体层31的特性不均，提高FPD的品质。
具体而言，利用含氯气体的等离子体对电极层32进行蚀刻，直至到达电极层32内的Al膜321的中途。这样，在配置在等离子体密度高的区域中的元件D与配置在等离子体密度低的区域中的元件D中，如图4的(a)和图4的(b)所示，电极层32的蚀刻量产生巨大的差别。图4是表示本实施方式中的元件D的电极形成工序的一个例子的示意图。图4的(a)、(c)和(e)表示配置在等离子体密度高的区域中的元件D的电极形成工序的一个例子，图4的(b)、(d)和(f)表示配置在等离子体密度低的区域中的元件D的电极形成工序的一个例子。
在配置在等离子体密度高的区域的元件D中，在Al膜321的蚀刻结束的阶段，向处理室104内供给的气体被切换成Al膜与Ti膜的选择比大的气体。于是，与配置在等离子体密度高的区域的元件D中的Ti膜320的蚀刻率相比，配置在等离子体密度低的区域的元件D中的Al膜321的蚀刻率增大。因此，在配置在等离子体密度高的区域的元件D与配置在低的区域中的元件D中，如图4的(c)和图4的(d)所示，作为整个电极层32的蚀刻率之差缩小。由此，能够减少配置在等离子体密度高的区域中的元件D中的半导体层31的消耗量，同时能够缩短暴露在等离子体中的时间。
此外，在本实施方式中，作为Al膜与Ti膜的选择比大的气体，使用C12气体和N2气体的混合气体。但是，如果半导体层31暴露在N2气体的等离子体中，有时其表面被氮化特性就会发生改变。因此，在配置在等离子体密度高的区域的元件D中，在半导体层31露出之前，将蚀刻气体从C12气体和N2气体的混合气体切换成不包含N2气体的蚀刻气体。利用不包含N2气体的蚀刻气体的等离子体，继续对电极层32进行蚀刻，在配置在等离子体密度高的区域的元件D与配置在等离子体密度低的区域的元件D中，如图4的(e)和图4的(f)所示，电极层32的蚀刻结束。
【蚀刻气体的选择比】
此处，对Al膜与Ti膜的选择比大的气体的实验结果进行说明。图5是表示针对C12气体的流量改变N2气体的流量时的蚀刻率和选择比的实验结果的一个例子。
在仅使用C12气体的情况下(即，N2气体的流量为0的情况下)，如图5所示，Al的蚀刻率为224(nm/min)，Ti的蚀刻率为161(nm/min)。在此情况下Al与Ti的选择比约为1.39。
另外，在C12气体的流量与N2气体的流量之比为4：1的情况下，如图5所示，Al的蚀刻率为194(nm/min)，Ti的蚀刻率为111(nm/min)。在此情况下Al与Ti的选择比约为1.75。
另外，在C12气体的流量与N2气体的流量之比为3：2的情况下，如图5所示，Al的蚀刻率为145(nm/min)，Ti的蚀刻率为81(nm/min)。在此情况下Al与Ti的选择比约为1.79。
像这样，在蚀刻气体中，C12气体中所添加的N2气体的流量越多，Al与Ti的选择比就越大。在Ti膜320被蚀刻期间而切换的蚀刻气体中，Al与Ti的选择比越高，在配置在等离子体密度高的区域中的元件D与配置在低的区域中的元件D中，就越能够缩小整个电极层32中的蚀刻率之差。
此外，如果添加N2气体，则与仅用C12气体来蚀刻电极层32的情况相比，Al与Ti的选择比增大，因此，可以说在各个元件D中能够缩小整个电极层32中的蚀刻率之差。作为通过添加N2气体Al与Ti的选择比增大的原因，Ti表面被氮化难以进行蚀刻。另外，如果仅使用N2气体，则Ti和Al均未被蚀刻，因此，即使在增加N2气体的添加量的情况下，蚀刻气体中也必须至少包含Cl气体。另外，根据图5所示的实验结果，N2气体与C12气体的流量之比优选25％以上。另外，N2气体与C12气体的流量之比更优选25％以上67％以下。
【蚀刻气体的切换时间】
图6是表示蚀刻过程中的Ti元素和Al元素的发光强度变化的一个例子的示意图。如果利用C12气体的等离子体对图2的(a)所示的元件D所形成的被处理基片W进行蚀刻，首先，对电极层32内的Ti膜322进行蚀刻。由此，从Ti膜322中脱离的Ti元素开始在处理室104内飘荡，如图6所示，在处理室104内与Ti元素对应的波长的光的发光去强度开始增加。
在配置在等离子体密度高的区域中的元件D中Al膜321露出后，在处理室104内与Ti元素对应的波长的光的发光强度开始减小，同时，与Al元素对应的波长的光的发光强度开始增加。
如果在配置在等离子体密度低的区域中的元件D中Al膜321也露出，则在处理室104内与Ti元素对应的波长的光的发光强度最小，与Al元素对应的波长的光的发光强度最大。
接着，继续进行蚀刻，在配置在等离子体的密度高的区域的元件D中在Ti膜320露出的时刻t1，如图6所示，在处理室104内与Al元素对应的波长的光的发光强度开始减小，同时，与Ti元素对应的波长的光的发光强度再次开始增加。
在本实施方式中，在与Ti元素对应的波长的光的发光强度从减小再次转为增加的时刻t1，向处理室104内供给的气体被切换成Al膜与Ti膜的选择比大的气体。具体而言，在C12气体中添加N2气体。C12气体是第一处理气体的一个例子，包含C12气体和N2气体的混合气体是第二处理气体的一个例子。由此，在配置在等离子体密度低的区域的元件D中，剩余的Al膜321被更加迅速地蚀刻，配置在等离子体密度高的区域的元件D中的Ti膜320的蚀刻率下降。因此，在配置在等离子体密度低的区域的元件D与配置在等离子体密度高的区域的元件D中，能够缩小整个电极层32中的蚀刻率之差。
接着，继续进行蚀刻，在配置在等离子体密度低的区域的元件D中在Ti膜320露出的时刻t2，如图6所示，在处理室104内，与Al元素对应的波长的光的发光强度的减少率和与Ti元素对应的波长的光的发光强度的增加率均为规定值以下(例如0)。
在本实施方式中，在与Ti元素对应的波长的光的发光强度的增加率变为规定值以下的时刻t2，向处理室104内供给的气体返回原来的蚀刻气体。具体而言，停止添加N2气体，重新供给C12气体。由此，能够防止在因Ti膜320的蚀刻使Ti膜320的下层的半导体层31露出之时，半导体层31的表面暴露在N2气体中。
接着，继续进行蚀刻，如果在配置在等离子体密度高的区域的元件D中半导体层31露出，则在处理室104内，与Ti元素对应的波长的光的发光强度开始减小。接着，在配置在等离子体密度低的区域的元件D中，在半导体层31也露出的时刻t3，与Ti元素对应的波长的光的发光强度的减少率变为规定值以下(例如0)。在时刻t3，在配置在等离子体密度低的区域的元件D中，电极层32的蚀刻结束，所以，整个元件D的电极层32的蚀刻结束。
【蚀刻处理】
图7是表示一例蚀刻处理的流程图。图6所示的蚀刻处理通过控制部20的控制来进行。
首先，打开闸阀G，将被处理基片W搬入处理室104内(S100)。接着，将被处理基片W载置在载置台130的静电卡盘132上，关闭闸阀G。控制部20控制未图示的开关，通过送电线147将来自直流电源148的直流电压施加在电极146上。由此，被处理基片W被吸附保持在静电卡盘132的上表面，控制部20控制未图示的调温机构，将被处理基片W调节至规定的温度。
接下来，控制部20控制APC阀162和真空泵163，将处理室104内排气至规定的真空度。控制部20将阀123a控制为打开状态，并控制MFC122a使从气体供给源121a供给的C12气体变为规定的流量。由此，通过气体供给管124开始向处理室104内供给C12气体(S101)。此外，将阀123b控制为关闭状态。步骤S101是供给工序的一例。
接着，控制部20控制高频电源115，例如将13.56MHz的高频电力施加在天线113上。由此，电介质壁102在天线113下方的处理室104内产生磁场，因所产生的磁场在处理室104内产生感应电场。由此，处理室104内的电子因感应电场而加速，加速后的电子与被导入处理室104内的C12气体的分子和原子碰撞，这样就在处理室104内生成电感耦合等离子体(S102)。
控制部20控制高频电源153，将例如3.2MHz的高频电力施加在基材131上。由此，离子被吸引至被处理基片W上，开始对被处理基片W上的各个元件D的电极层32进行蚀刻。像这样，在步骤S102中，在处理室104内生成C12气体的等离子体，由此来蚀刻包含于各个元件D的电极层32中Ti膜322。对包含于各个元件D的电极层32中的Al膜321进行蚀刻，直至在任一个元件D中Ti膜320露出。步骤S102是第一蚀刻工序的一例。
接着，控制部参照发光显示器170的测量结果，判断与Ti元素对应的波长的光的发光强度是否由减转增(S103)。步骤S103是第一判断工序的一例。在与Ti元素对应的波长的光的发光强度由减变增的情况下(S103：是)，控制部20将阀123b控制在打开状态，并控制MFC122b，使从气体供给源121b供给的N2气体变为规定的流量。控制部20控制MFC122a和MFC122b，例如，使氮气流量与C12气体的流量比例变为67％。由此，向处理室104内供给的气体从C12气体被切换成包含C12气体和N2气体的混合气体，通过气体供给管124开始向处理室104内供给C12和N2气体(S104)。步骤S104是第一切换工序的一个例子。利用C12气体和N2气体的混合气体的等离子体，继续对各个元件D的电极层32进行蚀刻。供给处理室104内的气体被切换后所进行的步骤S104的蚀刻是第二蚀刻工序的一个例子。
接下来，控制部20参照发光显示器170的测量结果，判断与Ti元素对应的波长的光的发光强度的增加率是否为规定值以下(S105)。步骤S105是第二判断工序的一个例子。在与Ti元素对应的波长的光的发光强度的增加率为规定值以下的情况下(S105：是)，控制部20将阀123b控制为打开状态，停止从气体供给源121b供给氮气(S106)。由此，将供给处理室104内的气体从包含C12气体和N2气体的混合气体切换成部包含氮元素的一例第三处理气体的C12气体。步骤S106是第二切换工序的一个例子。利用C12气体的等离子体，继续对各个元件D的电极层32进行蚀刻。向处理室104内供给的气体切换后所进行的步骤S106的蚀刻是第三蚀刻工序的一个例子。
接着，控制部20参照发光显示器170的测量结果，判断与Ti元素对应的波长的光的发光强度减少，其减少率是否为规定值以下(S107)。在与Ti元素对应的波长的光的发光强度的减少率变为规定值以下的情况下(S107：是)，控制部20控制高频电源115和高频电源153，停止向天线113和基材131供给高频电力。由此，在处理室104内停止生成等离子体(S108)。控制部20将阀123a控制为关闭状态，停止PC阀162和真空泵163的操作。接着，控制部20控制未图示的开关，停止从直流电源148向电极146施加直流电压，使未图示的多个升降销上升。接着，闸阀G打开，被处理基片W从处理室104内被搬出(S109)。
【控制部的硬件】
图8是表示控制部20的一例硬件的示意图。如图8所示，控制部20包括：CPU(Central Processing Unit)21、RAM(Random Access Memory)22、ROM(Read Only Memory)23、辅助存储装置24、通信界面(I/F)25、输入输出界面(I/F)26、和媒介界面(I/F)27。
CPU21根据保存在ROM23或者辅助存储装置24中的程序进行操作，进行各个部分的控制。ROM23用来保存在控制部20启动时CPU21所运行的引导程序和依赖控制部20的硬件的程序等。
辅助存储装置24例如是HDD(Hard Disk Drive，硬盘)或SSD(Solid State Drive，固态硬盘)等，保存由CPU21所运行的程序和该程序中所使用的数据等。CPU21例如从辅助存储装置24中读出被保存在辅助存储装置24内的程序并加载在RAM22上，运行所加载的程序。通信I/F25通过通信电缆从主体10的各个部分接收信号并向CPU21发送，将CPU21所生成的信号通过通信电缆向主体10的各个部分发送。
CPU21通过输入输出I/F26，控制显示器等输出装置和键盘和鼠标等输入装置。CPU21通过输入输出I/F26从输入装置获取数据。另外，CPU21通过输入输出I/F26将所生成的数据向输出装置输出。
媒介I/F27读取被保存在记录介质28中的程序或者数据等，并将其保存在辅助存储装置24中。记录介质28例如是DVD(Digital Versatile Disc)、PD(Phase changerewritable Disk)等光学记录介质、MO(Magneto Optical disk)等光磁记录介质、带式介质、磁记录介质、或者半导体存储器等。此外，控制部20也可以通过通信光缆从其他装置获取被保存在辅助存储装置24中的程序等，将所获取的程序等保存在辅助存储装置24中。
以上对蚀刻装置1的实施方式进行了说明。由上述说明可知，根据本实施方式1的蚀刻装置1，能够减少配置在等离子体密度高的区域中的元件D中的半导体层31的消耗量，并且，能够缩短配置在等离子体密度低的区域的元件D中的半导体层31暴露在等离子体中的时间。由此，能够提高FPD的品质。
此外，本发明并非限定于上述实施方式，在其主旨范围内能够有很多变形。
例如，在上述实施方式中，在各个元件D的电极层32的蚀刻中，利用第一处理气体的等离子体对电极层32进行蚀刻直至到达Al膜321的中途，然后添加N2气体，利用第一处理气体和N2气体的混合气体的等离子体继续进行蚀刻。第一处理气体例如是C12气体。但是，所公开的技术并非局限于此。例如，第一处理气体也可以是BC13气体和C12气体的混合气体。在此情况下，在各个元件D的电极层32的蚀刻中，利用BC13气体和C12气体的混合气体的等离子体对电极层32进行蚀刻直至到达Al膜321的中途，然后停止供给BC13气体，添加N2气体，利用C12气体和N2气体的混合气体的等离子体，继续进行蚀刻。此外，第一处理气体除了C12气体外，也可是BC13气体和CC14气体等其他含氯气体。
另外，也可以将在第一处理气体中添加N2气体后的气体作为第二处理气体。这样就能简化气体供给机构120的构造。
另外，在上述本实施方式中，在与Ti元素的波长对应的光的发光强度的增加率变为规定值以下的时刻t2(参照图6)，停止添加N2气体，重新开始供给C12气体，但是所公开的技术并非限于此。如图6所示，在与Ti元素的波长对应的光的发光强度的增加率变为规定值以下的时刻t2，与Al元素的波长对应的光的发光强度降低。因此，也可以取代与Ti元素的波长对应的光的发光强度的增加率，监视与Al元素的波长对应的光的发光强度，在与Al元素的波长对应的光的发光强度变为规定的阈值以下的情况下，停止添加N2气体，重新开始供给C12气体。
另外，在上述实施方式中，以作为等离子体源使用电感耦合等离子体进行蚀刻的蚀刻装置1为例进行了说明，但是所公开的技术并非局限于此。如果是使用等离子体进行蚀刻的蚀刻装置1，等离子体源并非局限于电感耦合等离子体，例如，也可以使用电容耦合等离子体、微波等离子体、磁等离子体等任意的等离子体源。

Claims (8)

1.一种蚀刻方法，其特征在于，包括：
将设置有多个元件的被处理基片搬入腔体内的搬入工序，其中，所述多个元件在半导体层上形成有电极层，其中，所述电极层通过在在第一Ti膜上层叠Al膜、在所述Al膜上层叠第二Ti膜而形成；
向所述腔体内供给第一处理气体的供给工序；
在所述腔体内利用所述第一处理气体的等离子体，对包含于各个所述元件的所述电极层中的所述第二Ti膜进行蚀刻，进而对包含于各个所述元件的所述电极层中的所述Al膜进行蚀刻直至在任一个所述元件中所述第一Ti膜露出的第一蚀刻工序；
将向所述腔体内供给的处理气体从所述第一处理气体切换成包含N2气体的第二处理气体的第一切换工序；和
在所述腔体内利用所述第二处理气体的等离子体，重新开始对各个所述元件的所述电极层进行蚀刻的第二蚀刻工序，
所述第一处理气体是C12气体或者BC13气体和C12气体的混合气体，
所述第二处理气体是C12气体和N2气体的混合气体。
2.如权利要求1所述的蚀刻方法，其特征在于：
还包括第一判断工序，在所述第一蚀刻工序中，测量与存在于所述腔体内的空间中的Ti元素对应的波长的光的发光强度，判断所述发光强度是否减小后转为增加，
在所述第一切换工序中，
在所述第一判断工序中判断为所述发光强度减小后增加的情况下，将向所述腔体内供给的处理气体从所述第一处理气体切换成所述第二处理气体。
3.如权利要求1或2所述的蚀刻方法，其特征在于，还包括：
在所述第二蚀刻工序中，在所有的所述元件中所述第一Ti膜露出后，将向所述腔体内供给的处理气体从所述第二处理气体切换成不包含氮元素的第三处理气体的第二切换工序；和
在所述腔体内利用所述第三处理气体的等离子体，重新开始对各个所述元件的所述电极层进行蚀刻的第三蚀刻工序。
4.如权利要求3所述的蚀刻方法，其特征在于，还包括：
在所述第二蚀刻工序中，测量与存在于所述腔体内的空间中的Ti元素对应的波长的光的发光强度，判断所述发光强度的增加率是否为规定值以下的第二判断工序；
在所述第二切换工序中，
在所述第二判断工序中判断为所述发光强度的增加率在所述规定值以下的情况下，将向所述腔体内供给的处理气体从所述第二处理气体切换成所述第三处理气体。
5.如权利要求3所述的蚀刻方法，其特征在于：
所述第三处理气体是BC13气体和C12气体的混合气体或者C12气体。
6.如权利要求1或2所述的蚀刻方法，其特征在于：
所述半导体层是氧化物半导体。
7.如权利要求6所述的蚀刻方法，其特征在于：
所述氧化物半导体构成薄膜晶体管的沟道。
8.一种蚀刻装置，其特征在于，包括：
腔体；
载置台，其设置于腔体内，用于载置设置有多个元件的被处理基片，其中，所述多个元件在半导体层上形成有电极层，其中，所述电极层通过在在第一Ti膜上层叠Al膜、在所述Al膜上层叠第二Ti膜而形成；
向所述腔体内供给处理气体的供给部；
在将所述被处理基片载置在所述载置台的状态下，生成向所述腔体内供给的所述处理气体的等离子体的生成部；和
控制部，
所述控制部实施：
控制所述供给部向所述腔体内供给第一处理气体，控制所述生成部在所述腔体内生成第一处理气体的等离子体，由此，对包含于各个所述元件的所述电极层中的所述第二Ti膜进行蚀刻，进而对包含于各个所述元件的所述电极层中的所述Al膜进行蚀刻直至在任一个所述元件中所述第一Ti膜露出的第一蚀刻工序；
控制所述供给部将向所述腔体内供给的所述处理气体从所述第一处理气体切换成包含N2气体的第二处理气体的切换工序；
控制所述生成部在所述腔体内生成所述第二处理气体的等离子体，由此，重新开始对各个所述元件的所述电极层进行蚀刻的第二蚀刻工序，
所述第一处理气体是C12气体或者BC13气体和C12气体的混合气体，
所述第二处理气体是C12气体和N2气体的混合气体。
CN201810567822.6A 2017-06-05 2018-06-05 蚀刻方法和蚀刻装置 Active CN108987285B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017110524A JP6878154B2 (ja) 2017-06-05 2017-06-05 エッチング方法およびエッチング装置
JP2017-110524 2017-06-05

Publications (2)

Publication Number Publication Date
CN108987285A CN108987285A (zh) 2018-12-11
CN108987285B true CN108987285B (zh) 2023-05-16

Family

ID=64540067

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810567822.6A Active CN108987285B (zh) 2017-06-05 2018-06-05 蚀刻方法和蚀刻装置

Country Status (4)

Country Link
JP (1) JP6878154B2 (zh)
KR (1) KR102136458B1 (zh)
CN (1) CN108987285B (zh)
TW (1) TWI767002B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103604A (ja) * 2005-10-03 2007-04-19 Hitachi High-Technologies Corp エッチング方法および処理装置
CN101523569A (zh) * 2006-10-06 2009-09-02 东京毅力科创株式会社 等离子体蚀刻装置和等离子体蚀刻方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58206126A (ja) * 1982-05-26 1983-12-01 Hitachi Ltd 多層膜のプラズマエツチング方法
JPH01158733A (ja) * 1987-12-16 1989-06-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH06216069A (ja) * 1993-01-13 1994-08-05 Hitachi Ltd エッチング方法及び装置
US5545590A (en) * 1994-08-29 1996-08-13 International Business Machines Corporation Conductive rie-resistant collars for studs beneath rie-defined wires
JPH08340005A (ja) * 1995-06-09 1996-12-24 Yamaha Corp 配線形成法
US5976986A (en) * 1996-08-06 1999-11-02 International Business Machines Corp. Low pressure and low power C12 /HC1 process for sub-micron metal etching
US5883007A (en) * 1996-12-20 1999-03-16 Lam Research Corporation Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading
DE19728472A1 (de) * 1997-07-03 1999-01-07 Siemens Ag Strukturierungsverfahren
US6548413B1 (en) * 1998-03-26 2003-04-15 Chartered Semiconductor Manufacturing Ltd. Method to reduce microloading in metal etching
JP2000235968A (ja) 1999-02-15 2000-08-29 Sharp Corp ドライエッチング装置及びそれを用いたドライエッチング方法
JP4605554B2 (ja) * 2000-07-25 2011-01-05 独立行政法人物質・材料研究機構 ドライエッチング用マスク材
US6933243B2 (en) * 2002-02-06 2005-08-23 Applied Materials, Inc. High selectivity and residue free process for metal on thin dielectric gate etch application
KR20080033589A (ko) * 2006-10-12 2008-04-17 삼성전자주식회사 금속 배선의 제조 방법 및 표시 기판의 제조 방법
US8399356B2 (en) * 2008-03-28 2013-03-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2015076487A (ja) * 2013-10-08 2015-04-20 株式会社ジャパンディスプレイ 液晶表示装置の製造方法
JP6349796B2 (ja) * 2014-03-11 2018-07-04 東京エレクトロン株式会社 プラズマ処理装置、薄膜トランジスターの製造方法及び記憶媒体
JP2016127224A (ja) * 2015-01-08 2016-07-11 キヤノン株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103604A (ja) * 2005-10-03 2007-04-19 Hitachi High-Technologies Corp エッチング方法および処理装置
CN101523569A (zh) * 2006-10-06 2009-09-02 东京毅力科创株式会社 等离子体蚀刻装置和等离子体蚀刻方法

Also Published As

Publication number Publication date
CN108987285A (zh) 2018-12-11
JP2018206937A (ja) 2018-12-27
KR20180133221A (ko) 2018-12-13
KR102136458B1 (ko) 2020-07-21
TWI767002B (zh) 2022-06-11
JP6878154B2 (ja) 2021-05-26
TW201909273A (zh) 2019-03-01

Similar Documents

Publication Publication Date Title
US9039913B2 (en) Semiconductor device manufacturing method
US9396962B2 (en) Etching method
US9337056B2 (en) Semiconductor device manufacturing method
US20100224587A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium
US20080066868A1 (en) Focus ring and plasma processing apparatus
US9530666B2 (en) Plasma etching method and plasma etching apparatus
US8609549B2 (en) Plasma etching method, plasma etching apparatus, and computer-readable storage medium
US10453699B2 (en) Etching method and etching apparatus
US9355861B2 (en) Semiconductor device manufacturing method and computer-readable storage medium
US10580655B2 (en) Plasma etching method for selectively etching silicon oxide with respect to silicon nitride
KR20170118663A (ko) 플라즈마 처리 장치, 플라즈마 처리 방법 및 기록 매체
US20150206713A1 (en) Plasma processing apparatus
KR102281211B1 (ko) 에칭 방법
CN108987285B (zh) 蚀刻方法和蚀刻装置
US9754797B2 (en) Etching method for selectively etching silicon oxide with respect to silicon nitride
KR20180094801A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
US20160211149A1 (en) Etching method
US20080176408A1 (en) Method and apparatus for manufacturing semiconductor devices, control program and computer-readable storage medium

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant